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デジタル回路及びA/D(Analog/Digital)変換回路並びにデジタル信号処理方法

国内特許コード P170013621
整理番号 S2015-1449-N0
掲載日 2017年1月19日
出願番号 特願2015-093073
公開番号 特開2016-213549
出願日 平成27年4月30日(2015.4.30)
公開日 平成28年12月15日(2016.12.15)
発明者
  • 池辺 将之
  • 渡辺 佳織
出願人
  • 国立大学法人北海道大学
発明の名称 デジタル回路及びA/D(Analog/Digital)変換回路並びにデジタル信号処理方法
発明の概要 【課題】回路規模を増大させることなく、デジタルデータの上位ビットと下位ビットとの間におけるメタスタビリティの発生を防止することが可能なデジタル回路を提供する。
【解決手段】デジタルデータの下位ビットにそれぞれ対応し且つ相互に位相が異なる複数のクロック信号CK1等を、ホールド信号Shldを基準としてそれぞれラッチし、下位ビットそれぞれについての時間計測結果として出力するTMC4と、クロック信号CK1に基づき、デジタルデータの上位ビットをそれぞれカウントするためのカウント信号を生成する上位ビットカウンタ1と、ホールド信号Shldを基準としたTMC4におけるクロック信号CK1のラッチ結果Sst2を基準として各カウント信号をそれぞれラッチする上位ビット用メモリ2と、を備える。
【選択図】図2
従来技術、競合技術の概要


従来、論理回路を用いて様々な機能を実現するための設計を行うとき、各機能を実現するモジュール毎に、それが使用するクロック信号を異ならせる場合がある。そして、担うべき機能がそれぞれ異なるモジュール間で、異なる周波数のクロック信号を基準としてデータの授受を行う場合、非同期転送される非同期データを同期化するための同期化回路が必要となる。



一方、このような非同期データを同期化する際に、例えば異なるクロック信号のフリップフロップ回路間でデータの授受を行う非同期転送を考えるとする。この場合に、例えば受信側におけるデータの取り込みタイミングと受信側のクロック信号における「0」、「1」間の変化タイミングとが近接すると、受信側のフリップフロップ回路の出力信号が「0」でも「1」でもない中間値になって不安定状態となる現象が生じることが知られている。この現象は、いわゆる「メタステーブル」又は「メタスタビリティ」と呼ばれる。そして、このメタスタビリティの発生により送受信モジュール間で正しいデータ転送が行われなければ、それらのモジュールが搭載される装置の誤動作の原因となってしまう。よって上記モジュール間での正確なデータ転送を求める場合には、上記同期化回路におけるメタスタビリティの防止が不可欠となる。



ここで、上記メタスタビリティの防止のための先行技術を開示した文献としては、例えば下記特許文献1が挙げられる。特許文献1に開示された先行技術では、位相は異なるが周波数が同じ二つのクロック信号を用いて入力データを非同期の二系統に分けた後に同期化して二系統のまま転送し、各系統のデータにおけるメタスタビリティの有無を個別に検出し、メタスタビリティが検出されなかった方の系統を同期化回路としての出力とする構成とされている。

産業上の利用分野


本発明は、デジタル回路及びA/D変換回路並びにデジタル信号処理方法の技術分野に属する。より詳細には、メタスタビリティを防止する機能を有するデジタル回路及び当該デジタル回路を含むA/D変換回路並びに当該デジタル回路において実行されるデジタル信号処理方法の技術分野に属する。

特許請求の範囲 【請求項1】
デジタルデータの下位ビットに対応し且つ相互に位相が異なる複数のクロック信号を、外部からのホールド信号を基準としてそれぞれラッチし、前記下位ビットそれぞれについての時間計測結果として出力する下位ビット時間計測手段と、
前記複数のクロック信号の一つである特定クロック信号に基づいて、前記デジタルデータの上位ビットをそれぞれカウントするためのカウント信号を生成する上位ビットカウンタと、
前記ホールド信号を基準とした前記下位ビット時間計測手段における前記特定クロック信号のラッチ結果を基準として、前記生成された各カウント信号をそれぞれラッチする上位ビット用メモリと、
を備えることを特徴とするデジタル回路。

【請求項2】
請求項1に記載のデジタル回路において、
前記特定クロック信号は、前記下位ビットにおける第1ビットに対応する前記クロック信号であることを特徴とするデジタル回路。

【請求項3】
請求項1又は請求項2に記載のデジタル回路において、
前記ラッチ結果を波形整形して前記上位ビット用メモリに出力する波形整形手段を更に備えることを特徴とするデジタル回路。

【請求項4】
請求項3に記載のデジタル回路において、
前記波形整形手段がシュミットトリガであることを特徴とするデジタル回路。

【請求項5】
請求項1から請求項4のいずれか一項に記載のデジタル回路において、
前記上位ビット用メモリに入力される際の前記ラッチ結果に含まれる遅延時間が、前記上位ビットカウンタから出力される各前記カウント信号に含まれる遅延時間より長くなるように設定されていることを特徴とするデジタル回路。

【請求項6】
請求項5に記載のデジタル回路において、
各前記遅延時間に基づいて予め設定された遅延時間だけ前記ラッチ結果を遅延させて前記上位ビット用メモリに出力する遅延手段を更に備えることを特徴とするデジタル回路。

【請求項7】
請求項1から請求項6のいずれか一項に記載のデジタル回路と、
前記デジタルデータに変換されるアナログ信号のレベルに対応する前記ホールド信号を生成して前記デジタル回路に出力するホールド信号生成手段と、
前記下位ビット時間計測手段から出力された前記時間計測結果と、前記上位ビットメモリにおいて各前記カウント信号をラッチしたラッチ結果と、により構成される前記デジタルデータを出力する出力手段と、
を備えることを特徴とするA/D(Analog/Digital)変換回路。

【請求項8】
デジタル回路において実行されるデジタル信号処理方法において、
デジタルデータの下位ビットに対応し且つ相互に位相が異なる複数のクロック信号を、外部からのホールド信号を基準としてそれぞれラッチし、前記下位ビットそれぞれについての時間計測結果として出力する下位ビット時間計測工程と、
前記複数のクロック信号の一つである特定クロック信号に基づいて、前記デジタルデータの上位ビットをそれぞれカウントするためのカウント信号を生成する生成工程と、
前記ホールド信号を基準とした前記下位ビット時間計測工程における前記特定クロック信号のラッチ結果を基準として、前記出力された各カウント信号をそれぞれラッチするラッチ工程と、
を含むことを特徴とするデジタル信号処理方法。
国際特許分類(IPC)
Fターム
画像

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JP2015093073thum.jpg
出願権利状態 公開
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