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III-V族化合物半導体ナノワイヤ、電界効果トランジスタおよびスイッチ素子 NEW

国内特許コード P170013972
整理番号 (S2014-0115-N0)
掲載日 2017年4月7日
出願番号 特願2015-544804
登録番号 特許第6095083号
出願日 平成26年10月29日(2014.10.29)
登録日 平成29年2月24日(2017.2.24)
国際出願番号 JP2014005463
国際公開番号 WO2015064094
国際出願日 平成26年10月29日(2014.10.29)
国際公開日 平成27年5月7日(2015.5.7)
優先権データ
  • 特願2013-226675 (2013.10.31) JP
発明者
  • 福井 孝志
  • 冨岡 克広
出願人
  • 国立大学法人北海道大学
  • 国立研究開発法人科学技術振興機構
発明の名称 III-V族化合物半導体ナノワイヤ、電界効果トランジスタおよびスイッチ素子 NEW
発明の概要 本発明は、小さなサブ閾値(100mV/桁以下)で動作可能なIII-V族化合物半導体MOSFET(FET)に使用されうるIII-V族化合物半導体ナノワイヤに関する。III-V族化合物半導体ナノワイヤの側面は、微小な(111)面で構成される(-110)面である。たとえば、III-V族化合物半導体ナノワイヤは、その側面が(111)A面である第1の層と、その側面が(111)B面である第2の層とを有する。前記第1の層および前記第2の層は、軸方向に沿って交互に積層されている。
従来技術、競合技術の概要


半導体マイクロプロセッサおよび高集積回路は、金属-酸化膜-半導体電界効果トランジスタ(以下「MOSFET」という)などの素子を半導体基板上に集積して製造される。一般的には、相補型MOSFET(以下「CMOS」という)が集積回路の基本素子(スイッチ素子)となる。半導体基板の材料には、IV族半導体であるシリコンが主として使用される。CMOSを構成するトランジスタを小型化することで、半導体マイクロプロセッサおよび高集積回路の集積度および性能を向上させることができる。



シリコンの代わりにIII-V族化合物半導体を使用したMOSFET(以下「III-V族化合物半導体MOSFET」という)も開発されている。III-V族化合物半導体MOSFETでは、III-V族化合物半導体と酸化膜との界面において化学結合状態に特有な欠陥が形成されてしまい、界面準位が高密度に導入されてしまう。このため、III-V族化合物半導体MOSFETの高性能化は困難であった。



ところが、近年、酸化物材料の原子層堆積(ALD)技術の進展により、界面準位密度がある程度低いIII-V族化合物半導体MOSFETを作製できるようになってきた。界面準位密度を低減するための技術としては、例えば、硫化物水溶液による表面処理や、表面エッチング、中間層の導入、異なる種類の酸化物の使用などが提案されている(例えば、非特許文献1~4参照)。

産業上の利用分野


本発明は、III-V族化合物半導体ナノワイヤ、前記III-V族化合物半導体ナノワイヤを有する電界効果トランジスタ(以下「FET」という)、および前記FETを有するスイッチ素子に関する。

特許請求の範囲 【請求項1】
III-V族化合物半導体からなるナノワイヤであって、
その側面が微小な(111)面で構成される(-110)面であり、
その側面のラフネスが1~6原子層の範囲内である、
III-V族化合物半導体ナノワイヤ。

【請求項2】
その側面が(111)A面である第1の層と、その側面が(111)B面である第2の層とが、軸方向に沿って交互に積層されている、請求項1に記載のIII-V族化合物半導体ナノワイヤ。

【請求項3】
その側面における(111)A面の割合は、50%を超え、100%未満である、請求項1または請求項2に記載のIII-V族化合物半導体ナノワイヤ。

【請求項4】
前記第1の層および前記第2の層は、それぞれ1~5原子層からなり、かつそのうちの90%以上が1~3原子層からなる、請求項2に記載のIII-V族化合物半導体ナノワイヤ。

【請求項6】
前記III-V族化合物半導体は、InAs、InP、GaAs、GaN、InSb、GaSb、AlSb、AlGaAs、InGaAs、InGaN、AlGaN、GaNAs、InAsSb、GaAsSb、InGaSb、AlInSb、InGaAlN、AlInGaP、InGaAsP、GaInAsN、InGaAlSb、InGaAsSbまたはAlInGaPSbである、請求項1~4のいずれか一項に記載のIII-V族化合物半導体ナノワイヤ。

【請求項7】
(111)面を有し、第1導電型にドープされたIV族半導体基板と、
前記IV族半導体基板の(111)面上に配置されたIII-V族化合物半導体ナノワイヤであって、前記IV族半導体基板の(111)面に接続された第1の領域と、前記第1導電型または前記第1導電型と異なる第2導電型にドープされた第2の領域とを含むIII-V族化合物半導体ナノワイヤと、
前記III-V族化合物半導体ナノワイヤの側面に配置されたゲート誘電体膜と、
前記IV族半導体基板に接続されたソース電極およびドレイン電極から選択されるいずれか一方と、
前記III-V族化合物半導体ナノワイヤの第2の領域に接続されたソース電極およびドレイン電極から選択されるいずれか他方と、
前記ゲート誘電体膜上に配置され、前記IV族半導体基板の(111)面と前記III-V族化合物半導体ナノワイヤとの界面に電界を作用させるゲート電極と、
を有し、
前記III-V族化合物半導体ナノワイヤは、請求項1~4および請求項6のいずれか一項に記載のIII-V族化合物半導体ナノワイヤである、
電界効果トランジスタ。

【請求項8】
トンネル電界効果トランジスタである、請求項7に記載の電界効果トランジスタ。

【請求項9】
請求項7または請求項8に記載の電界効果トランジスタを含むスイッチ素子。
国際特許分類(IPC)
Fターム
画像

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出願権利状態 登録
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