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A/D(Analog/Digital)変換回路並びにA/D変換方法

国内特許コード P170014504
整理番号 S2016-0305-N0
掲載日 2017年8月16日
出願番号 特願2016-002837
公開番号 特開2017-123613
出願日 平成28年1月8日(2016.1.8)
公開日 平成29年7月13日(2017.7.13)
発明者
  • 池辺 将之
  • 内田 大輔
出願人
  • 国立大学法人北海道大学
発明の名称 A/D(Analog/Digital)変換回路並びにA/D変換方法
発明の概要 【課題】回路規模を増大させることなく、雑音を増大させることなく、電圧及び電流制御発振器の位相検出精度を向上させることが可能なA/D変換回路を提供する。
【解決手段】直交する差動出力を持つ発振器からの四つの出力信号間の大小関係に基づき、上記発振器の一サンプリング周期の位相状態を四以上に分割して、サンプリング周期ごとにデジタルデータの下位ビットに相当するデジタル値に変換するエンコーダ22及びラッチドコンパレータ21を備える。また、上記出力信号のいずれかをクロック信号として、サンプリング周期ごとにデジタルデータの上位ビットをそれぞれカウントするためのカウント信号を生成する上位ビットカウンタ31と、生成された各カウント信号をそれぞれラッチする上位ビット用メモリ32と、を備える。
【選択図】図2
従来技術、競合技術の概要


従来、アナログ信号を特定の周波数(サンプリング周波数)で量子化してデジタルデータに変換するとき、当該アナログ信号に対応するアナログ情報量を物理量として表現し、その物理量に適した量子化回路を用いてデジタルデータに変換する必要がある。ここで、上記アナログ情報量として上記アナログ信号における電圧値又は電流値を用い、更に上記物理量として周波数を用いる場合、当該物理量を表現するための回路は上記電圧値又は電流値により制御される発振器となる。また当該物理量に適した量子化回路としては、位相検出器及び周波数検出器を用いることが不可欠となる。



ここで、上記物理量たる周波数をデジタルデータに変換するためのA/D変換回路の先行技術を開示した文献としては、例えば下記特許文献1が挙げられる。この特許文献1に開示された先行技術では、電圧値又は電流値により制御される上記発振器を構成する素子として、デジタル論理回路を用いた遅延素子が用いられている。そして、当該遅延素子を含む発振器と、当該遅延素子の段毎にその位相状態を保持する記憶素子を備えた位相検出器と、当該発振器の発振周波数をカウントするカウンタ回路と、により、A/D変換回路が構成されている。

産業上の利用分野


本発明は、A/D変換回路及びA/D変換方法の技術分野に属する。より詳細には、アナログ信号を高精度でデジタルデータに変換するA/D変換回路、及び当該A/D変換回路において実行されるA/D変換方法の技術分野に属する。

特許請求の範囲 【請求項1】
アナログ信号をデジタルデータに変換するA/D(Analog/Digital)変換回路において、
前記デジタルデータは、上位ビットと、nビット(nは2以上の自然数)の下位ビットと、とからなり、
それぞれが周期性を有する連続波であり且つ前記nに対応した数の出力信号であって、位相が相互にπ/2n-2ずつずれており且ついずれか二つの当該出力信号が相互に差動関係にある出力信号を出力する直交発振手段と、
各前記出力された出力信号からそれぞれ選択された二つの当該出力信号間の大小関係を、外部からのホールド信号を基準としてそれぞれラッチすることにより、当該選択された出力信号間の位相比較状態をそれぞれ検出する2n-1個の位相検出手段と、
各前記検出された位相比較状態をエンコードし、前記下位ビットのデータを生成する下位ビット生成手段と、
前記出力信号のいずれかをクロック信号として、前記上位ビットをそれぞれカウントするためのカウント信号を生成する上位ビットカウンタと、
前記ホールド信号に基づいて、前記生成された各カウント信号をそれぞれラッチする上位ビット用メモリと、
を備えることを特徴とするA/D変換回路。

【請求項2】
請求項1に記載のA/D変換回路において、
各前記出力信号の周波数が前記アナログ信号の値により制御され、
前記ホールド信号が外部からのサンプリング周期に従ったホールド信号であることを特徴とするA/D変換回路。

【請求項3】
請求項1に記載のA/D変換回路において、
各前記出力信号の周波数が一定であり、
前記ホールド信号が前記アナログ信号の値に対応したホールド信号であることを特徴とするA/D変換回路。

【請求項4】
請求項1から請求項3のいずれか一項に記載のA/D変換回路において、
前記上位ビットカウンタは、前記出力信号のいずれか一つを前記クロック信号として前記カウント信号を生成することを特徴とするA/D変換回路。

【請求項5】
請求項1から請求項4のいずれか一項に記載のA/D変換回路において、
前記nが3であり、
前記直交発振手段は、二つの差動反転増幅回路の巡回接続により構成されており、
各前記差動反転増幅回路の出力段から、相互に差動関係にあり且つ相互にπの位相差を有する二つの前記出力信号がそれぞれ出力されることを特徴とするA/D変換回路。

【請求項6】
請求項1から請求項5のいずれか一項に記載のA/D変換回路において、
前記下位ビット生成手段は、前記ホールド信号に対応した異なるタイミングそれぞれにおける前記位相比較状態のエンコード結果の差分を前記下位ビットのデータとし、
前記上位ビット用メモリは、前記異なるタイミングそれぞれにおける各前記カウント信号のラッチ結果の差分を前記上位ビットのデータとすることを特徴とするA/D変換回路。

【請求項7】
直交発振手段及び複数の位相検出手段を含んでアナログ信号をデジタルデータに変換するA/D変換回路において実行されるA/D変換方法であって、
前記デジタルデータは、上位ビットと、nビット(nは2以上の自然数)の下位ビットと、とからなり、
それぞれが周期性を有する連続波であり且つ前記nに対応した数の出力信号であって、位相が相互にπ/2n-2ずつずれており且ついずれか二つの当該出力信号が相互に差動関係にある出力信号を、前記直交発振手段から出力する出力工程と、
各前記出力された出力信号からそれぞれ選択された二つの当該出力信号間の大小関係を、外部からのホールド信号を基準としてそれぞれラッチすることにより、当該選択された出力信号間の位相比較状態を2n-1個の前記位相検出手段によりそれぞれ検出する位相検出工程と、
前記位相検出工程において各前記検出された位相比較状態をエンコードし、前記下位ビットのデータを生成する下位ビット生成工程と、
前記出力信号のいずれかをクロック信号として、前記上位ビットをそれぞれカウントするためのカウント信号を生成するカウント信号生成工程と、
前記ホールド信号に基づいて、前記生成された各カウント信号をそれぞれラッチする上位ビットラッチ工程と、
を含むことを特徴とするA/D変換方法。
国際特許分類(IPC)
Fターム
画像

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JP2016002837thum.jpg
出願権利状態 公開
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