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ナノデバイス UPDATE

国内特許コード P170014530
整理番号 (AF12P040)
掲載日 2017年8月24日
出願番号 特願2016-545560
出願日 平成27年8月25日(2015.8.25)
国際出願番号 JP2015073917
国際公開番号 WO2016031836
国際出願日 平成27年8月25日(2015.8.25)
国際公開日 平成28年3月3日(2016.3.3)
優先権データ
  • 特願2014-176634 (2014.8.29) JP
発明者
  • 真島 豊
  • 寺西 利治
  • 加納 伸也
  • 青山 詠樹
出願人
  • 国立研究開発法人科学技術振興機構
発明の名称 ナノデバイス UPDATE
発明の概要 金属ナノ粒子の電荷状態を制御可能なナノデバイスを提供する。ナノサイズのギャップを有するように一方の電極5Aと他方の電極5Bとが配置されて成るナノギャップ電極5と、ナノギャップ電極5の間に設けられるナノ粒子7と、複数のゲート電極9と、を備え、複数のゲート電極9のうち少なくとも一つをフローティングゲート電極として用い、ナノ粒子7の電荷状態を制御する。これにより、多値メモリ、書き換え可能な論理演算処理が実現される。
従来技術、競合技術の概要


ナノギャップを有するように対となる電極を向かい合わせ、そのナノギャップにナノ粒子や分子を配置して構成したデバイスは、スイッチング機能やメモリ機能を有するため、新たなデバイスとして有望視されている。本発明者らは、無電解金メッキにより作製したナノギャップ電極に対して化学的に合成した金ナノ粒子を導入して単電子トランジスタ(Single Electron Transistor:SET)を組み立て、常温で動作するSET集積回路を構築することを目指している(非特許文献1)。また、5nm以下のギャップ長を有するナノギャップ電極を90%の収率で作製することに成功し(非特許文献2)、さらに、界面活性剤分子をテンプレートとして用いた「分子定規無電解金メッキ法」(Molecular Ruler Electroless Gold Plating: MoREGP)を開発し、2nmのギャップ長を有するナノギャップ電極を再現性良く作製する技術を確立してきた(特許文献1,非特許文献3)。



一方、非特許文献4には、ポリSi超薄膜細線とゲート電極とが酸化膜を介して互いに交差している構造のトランジスタにおいて、単電子メモリの動作について報告がなされている。ポリSiは数nmの結晶粒が敷き詰められた構造を有しており、ゲート電圧を加えると、ポリSi結晶粒に電子が満たされてゆき、パーコレーションパスがつながり、ソースとドレインとの間に電流が流れるようになる。さらにゲート電圧として高い電圧を加えると、蓄積ドットに電子が捕獲され、電子間のクーロン反発力により電流経路のコンダクタンスが変化して、メモリ効果が生じる。



非特許文献5には、カーボンナノチューブをSiN膜で覆い、Auドットとブロッキング層Alを設けて、Auドットを電荷蓄積ノードとして用い、その上に、トップゲートを設ける技術が開示されている。

産業上の利用分野


本発明は、ナノギャップ電極間にナノ粒子を設け、そのナノ粒子の電荷状態を制御するナノデバイスに関する。

特許請求の範囲 【請求項1】
ナノサイズのギャップを有するように一方の電極と他方の電極とが配置されて成るナノギャップ電極と、
上記ナノギャップ電極間に設けられるナノ粒子と、
複数のゲート電極と、を備え、
上記複数のゲート電極のうち少なくとも一つをフローティングゲート電極として用い、前記ナノ粒子の電荷状態を制御する、ナノデバイス。

【請求項2】
前記フローティングゲートに加える電圧は、クーロンオシレーションのピーク状態とボトム状態の電圧の間とする、請求項1に記載のナノデバイス。

【請求項3】
前記フローティングゲートに加える電圧が、複数の階層に分かれることにより、前記一方の電極と前記他方の電極との間に流れる電流を段階的に異ならせる、請求項1に記載のナノデバイス。

【請求項4】
前記フローティングゲートに加える電圧は、クーロンオシレーション特性のうち緩やかな傾き又は急峻な傾きの何れかを用いる、請求項3に記載のナノデバイス。

【請求項5】
前記複数のゲート電極に印加される電圧のHighとLowの入力に相当する電位差として、一周期分のクーロンオシレーションにおけるピーク電流を与えるゲート電圧と隣のピーク電流を与えるゲート電圧との電位差ΔVの二等分、三等分又は四等分した或る一つの電圧区間の両端に相当する値が設定される、請求項1に記載のナノデバイス。

【請求項6】
前記複数のゲート電極は、前記ナノギャップ電極と同一の面に有る一又は複数のサイドゲート電極からなる、請求項1乃至5の何れかに記載のナノデバイス。

【請求項7】
前記ナノギャップ電極と前記ナノ粒子が絶縁層により覆われており、
前記複数のゲート電極は、サイドゲート電極及びトップゲート電極からなる、請求項1乃至5の何れかに記載のナノデバイス。

【請求項8】
さらに、前記フローティングゲート電極を挟んで前記ナノ粒子と対向する位置に、コントロールゲート電極を備えており、
前記コントロールゲート電極に電圧を印加することにより、前記フローティングゲート電極の電荷状態を変化させ、前記ナノ粒子の電荷状態を制御する、請求項1に記載のナノデバイス。

【請求項9】
前記一方の電極と前記他方の電極とが前記ナノ粒子を挟んで配置されており、
前記複数のゲート電極として、前記サイドゲート電極と前記フローティングゲート電極とが前記ナノ粒子を挟んで配置されており、
前記フローティングゲート電極を挟んで、前記ナノ粒子と対向するようにコントロールゲート電極が配置されている、請求項1に記載のナノデバイス。

【請求項10】
前記一方の電極、前記他方の電極、前記サイドゲート電極、前記フローティングゲート電極及び前記コントロールゲート電極が、同一面上に配置されている、請求項9に記載のナノデバイス。
国際特許分類(IPC)
Fターム
画像

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JP2016545560thum.jpg
出願権利状態 公開
参考情報 (研究プロジェクト等) CREST ナノ科学を基盤とした革新的製造技術の創成 領域
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