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CMOS多数決回路 コモンズ

国内特許コード P020000183
整理番号 U1999P123
掲載日 2003年5月27日
出願番号 特願2000-038280
公開番号 特開2001-230665
登録番号 特許第3297738号
出願日 平成12年2月16日(2000.2.16)
公開日 平成13年8月24日(2001.8.24)
登録日 平成14年4月19日(2002.4.19)
発明者
  • 中島 康治
  • 佐藤 茂雄
出願人
  • 学校法人東北大学
発明の名称 CMOS多数決回路 コモンズ
発明の概要 この発明は、符号化システム、ニューロチップ、論理回路、または故障許容システムなどに使える、CMOSインバータを用いた多数決回路に関するものである。
CMOS回路により形成された選択回路において、トランジスタ間のコンダクタンスの不一致に基づく誤動作を防止し、大きなファンインを実現する。
その内容は、複数の2値信号に対する入力部となるゲートをそれぞれ有する複数の並列接続されたCMOS回路を有し、このCMOS回路を構成する各第1ゲート導電型および第2ゲート導電型のトランジスタがそれぞれ対応する同一導電型の電流制御トランジスタと直列接続されている2値信号検出部と、2値信号検出部のノードの電位の変化応じて2値入力信号の多数決出力である2値出力を生成する出力インバータ回路と、上記各電流制御MOSトランジスタのゲートを制御するバイアス回路とを有する多数決回路である。
理論的には電源電圧の3%程度のマージンが必要な場合でも、1000程度の入力数が可能である。
従来技術、競合技術の概要 従来のディジタル回路による多数決回路は、一般に排他的論理和を複数個組み合わせることにより構成するものであった。しかし、ディジタル回路においては、多入力の多数決論理を形成する場合は複数段による構成とせざるを得ず、このため段数の増加と遅延の問題が生じていた。
この問題を解決するために、CMOSインバータ回路を用いた選択回路が提案された。しかしこの回路では、入力数が増加することによりマージンが小さくなった場合に、必要とされる精度の高い演算処理が困難であった。
そこでこの発明では、アナログ回路を含むCMOSインバータ回路を用いて多数決論理回路を構成し、製造上必然的に生ずるMOS特性のばらつきを自動的に調整する回路構成とした。これによって、多数決回路を標準的な製造方法を用いて形成されるCMOS回路素子を用いて実現でき、入力数が増加した場合でも論理の段数を増加する必要がない。また、このために並列演算が行われている多数決回路の各遅延時間は一定となる。
産業上の利用分野 CMOSインバータを用いた多数決回路
特許請求の範囲 【請求項1】 複数の2値信号に対する入力部となるゲートをそれぞれ有する複数の並列接続された第1のCMOS回路を有し、前記第1のCMOS回路を構成する各第1ゲート導電型および第2ゲート導電型のトランジスタはそれぞれ対応する同一導電型の電流制御MOSトランジスタと直列接続されており、前記第1のCMOS回路の出力部がそれぞれ接続されたノードの電位が前記複数の2値信号の“1”および“0”の組み合わせによって変化する2値信号検出部と、
前記2値信号検出部の前記ノードの電位の変化に応じて、前記複数の2値信号の多数決出力である2値出力を生成する出力回路と、
前記各電流制御MOSトランジスタのゲートを制御するバイアス回路とを有することを特徴とする多数決回路。

【請求項2】 前記出力回路は第2のCMOS回路を含み、前記第2のCMOS回路を構成する各第1ゲート導電型および第2ゲート導電型のトランジスタはそれぞれ対応する同一導電型のMOSトランジスタと直列接続されていることを特徴とする請求項1記載の多数決回路。

【請求項3】 前記バイアス回路は第3のCMOS回路を含み、前記第3のCMOS回路を構成する第1ゲート導電型および第2ゲート導電型のトランジスタはそれぞれ対応する同一導電型のMOSトランジスタと直列接続されていることを特徴とする請求項1記載の多数決回路。

【請求項4】 前記第3のCMOS回路およびその第1ゲート導電型および第2ゲート導電型のトランジスタと直列接続されたそれぞれ対応する同一導電型のMOSトランジスタとにより構成されるインバータ回路の反転閾値電圧が前記出力回路の反転閾値電圧に等しいことを特徴とする請求項3記載の多数決回路。

【請求項5】 第1および第2の第1ゲート導電型MOSトランジスタと第1および第2の第2ゲート導電型MOSトランジスタとが直列に接続されており、第1の第1ゲート導電型MOSトランジスタのソースと第2の第2ゲート導電型MOSトランジスタのゲートが電源電圧に接続され、第1の第1ゲート導電型MOSトランジスタのゲートと第2の第2ゲート導電型MOSトランジスタのソースが接地されており、第2の第1ゲート導電型MOSトランジスタのゲートおよびドレインと第1の第2ゲート導電型MOSトランジスタのゲートおよびドレインが所定のバイアス電圧に接続されているバイアス回路と、
複数の並列回路を構成する、それぞれ第3および第4の第1ゲート導電型MOSトランジスタと第3および第4の第2ゲート導電型MOSトランジスタとが直列接続されており、第3の第1ゲート導電型MOSトランジスタのソースが電源電圧に接続され、第4の第2ゲート導電型MOSトランジスタのソースが接地されており、そして、第3の第1ゲート導電型MOSトランジスタのゲートおよび第4の第2ゲート導電型MOSトランジスタのゲートが接続された各入力部にはそれぞれ複数の2値入力信号が入力され、第4の第1ゲート導電型MOSトランジスタのゲートおよび第3の第2ゲート導電型MOSトランジスタのゲートはそれぞれ前記バイアス電圧と接続されており、第4の第1ゲート導電型MOSトランジスタのドレインと第3の第2ゲート導電型MOSトランジスタのドレインの結合点がノードに接続されている複数の検出回路を有する2値信号検出部と、
第5および第6の第1ゲート導電型MOSトランジスタと第5および第6の第2ゲート導電型MOSトランジスタとが直列接続されており、第5の第1ゲート導電型MOSトランジスタのソースと第6の第2ゲート導電型MOSトランジスタのゲートは電源電圧に接続され、第5の第1ゲート導電型MOSトランジスタのゲートと第6のMOSトランジスタのソースは接地されており、第6の第1ゲート導電型MOSトランジスタのゲートと第5の第2ゲート導電型MOSトランジスタのゲートは前記ノードに接続されており、そして、第6の第1ゲート導電型MOSトランジスタのドレインと第5の第2ゲート導電型MOSトランジスタのドレインの結合点が出力部に接続され多数決の結果を2値信号により出力するインバータ回路とを有することを特徴とする多数決回路。

【請求項6】 前記バイアス電圧は前記インバータ回路の反転閾値電圧であることを特徴とする請求項5記載の多数決回路。

【請求項7】 複数の2値信号が入力する入力層と、
前記入力層からの所定の複数の出力信号が入力する請求項1または請求項5に記載の多数決回路を含む中間層と、
前記中間層からの所定の複数の出力信号が入力する請求項1または請求項5に記載の多数決回路を含む出力層とを有する3層構成の論理演算回路。
産業区分
  • 基本電子回路
国際特許分類(IPC)
Fターム
画像

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出願権利状態 権利存続中
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