TOP > 研究報告検索 > 表面帯電を用いたシリコンナノワイヤメモリー

表面帯電を用いたシリコンナノワイヤメモリー

研究報告コード R013000302
掲載日 2003年10月1日
研究者
  • 松川 貴
  • 金丸 正剛
  • 長尾 正善
  • 伊藤 順司
研究者所属機関
  • 独立行政法人 産業技術総合研究所
  • 独立行政法人 産業技術総合研究所
  • 独立行政法人 産業技術総合研究所
  • 独立行政法人 産業技術総合研究所
研究機関
  • 独立行政法人 産業技術総合研究所
報告名称 表面帯電を用いたシリコンナノワイヤメモリー
報告概要 帯電の制御用にサイドゲートをつけたシリコンナノワイヤを作り(図1),メモリーデバイスとしての電気的特性を調べた。50nmのSOI層がp型にドープされている(5×1017個/cm3)。50nm幅のワイヤとそれから150nm離したサイドゲートをEBリソグラフィでパターニングし,RIEでSOI層に転写した。ワイヤとサイドゲートは5nmの酸化膜で覆った。図2にVsg掃引時のワイヤ電流Idのヒステリシス特性を示す。Vsgの0V付近でワイヤ電流は二つの状態,すなわち負方向の掃引時はoff状態,正方向の掃引時はon状態を持つ。このメモリー効果の起源を調べるために走査型マックスウェル応力顕微鏡(SMM)を用いて表面ポテンシャル分布を測定した。図3にその結果を示す。はじめの状態(a)にくらべてon状態(b)ではワイヤ領域とサイドゲートのまわりが暗く変化している。すなわちワイヤ領域のポテンシャルが低くなった。これは書き込み操作でワイヤとゲートの間に負の電荷が蓄えられ,それがp型のワイヤにホールの蓄積を引き起こしたことを意味している。蓄えられた電荷は正のVsgで消去され,ポテンシャル像がはじめに戻ることも確かめられた。我々はシリコンナノワイヤメモリーを作ることができた。
画像

※ 画像をクリックすると拡大します。

R013000302_01SUM.gif R013000302_02SUM.gif R013000302_03SUM.gif
研究分野
  • 固体デバイス
研究制度
  • 戦略的創造研究推進事業 CRESTタイプ、電子・光子等の機能制御/研究代表者 鳳 紘一郎(東京大学大学院新領域創成科学研究科)/科学技術振興事業団
研究報告資料
  • 松川 貴,金丸 正剛,長尾 正善,伊藤 順司. Silicon Nanowire Memory Using Surface Charging. The Second CREST Symposium on ''Function Evolution of Materials and Devices based on Electron/Photon Related Phenomena'',2001. p.88 - 89.

PAGE TOP