TOP > 研究報告検索 > LSI内部の高速信号伝送技術の研究

LSI内部の高速信号伝送技術の研究

研究報告コード R070000149
整理番号 R070000149
掲載日 2008年4月11日
研究者
  • 橋本 昌宜
研究者所属機関
報告名称 LSI内部の高速信号伝送技術の研究
報告概要 本研究では,将来の超微細LSIにおいてブロック間の長距離信号伝送を高速に行う技術の開発を行ってきた。本信号伝送技術によって、CPUとメモリ間あるいはプロセッサ間の高速かつ大容量な通信を実現し、LSI内でのバスボトルネックの問題を解消する。これにより、超高性能システムLSIやオンチップ超並列コンピューティングを可能とする。近年、配線性能の制約によってLSIの性能が、製造プロセスが微細化されても向上しないのではないかと危惧されている。本研究では、LSI内部の配線によって伝送線路を実現し、電磁波の速度での信号伝播特性を利用して、配線性能の問題を解決する。しかし、単純に現在のグローバル配線を伝送線路に置き換えただけでは大幅な高速化は実現できない。光速という物理的な限界によりチップ全体のグローバルクロックをそれほど上昇させることができないためである。本研究では、線路にグローバルクロックよりも短いサイクルで信号を連続的に送り込むウエイブパイプライン技術を用い,データバンド幅を向上させる(図1参照)。これにより,配線性能ではなくトランジスタの性能の向上にそった信号伝送容量の向上を実現することが出来る(図2参照)。本伝送方式は,将来的に予想されているグローバルクロックとローカルクロック周波数が異なるLSIシステムにも適しており,将来の大規模なLSIにおける標準的な信号伝送方式となることが期待される。
画像

※ 画像をクリックすると拡大します。

R070000149_01SUM.gif R070000149_02SUM.gif R070000149_03SUM.gif R070000149_04SUM.gif R070000149_05SUM.gif R070000149_06SUM.gif R070000149_07SUM.gif R070000149_08SUM.gif R070000149_09SUM.gif
研究分野
  • 伝送線
  • 固体デバイス製造技術一般
  • 集積回路一般
関連発表論文 (1) A. Tsuchiya, M. Hashimoto and H. Onodera,“Performance Limitation of On-chip Global Interconnects for High-Speed Signaling,”IEICE Trans. on Fundamentals, to be published.
(2) T. Miyazaki, M. Hashimoto and H. Onodera,“A Performance Prediction of Clock Generation PLLs: A Ring Oscillator Based PLL and An LC Oscillator Based PLL,”IEICE Trans. on Electronics, to be published
(3) A. Tsuchiya, M. Hashimoto and H. Onodera,“Representative Frequency for Interconnect R(f)L(f)C Extraction,”_IEICE Trans. on Fundamentals, Vol. E86-A, No. 12, pp.2942-2951, December 2003.
(4) A. Muramatsu, M. Hashimoto and H. Onodera,“Effects of On-chip Inductance on Power Distribution Grid,”In Proceedings of International Symposium on Physical Design, to appear.
(5) A. Tsuchiya, M. Hashimoto and H. Onodera,“Return Path Selection for Loop RL Extraction,”In Proceedings of Asia and South Pacific Design Automation Conference, to appear,
(6) A. Shinmyo, M. Hashimoto and H. Onodera,“Design and Measurement of 6.4 Gbps 8:1 Multiplexer in 0.18um CMOS Process,”In Proceedings of Asia and South Pacific Design Automation Conference, to appear.
(7) M. Hashimoto, A. Tsuchiya, A. Shinmyo and H. Onodera,“Performance Prediction of On-chip Global Signaling,”In Proceedings of IEEE Electrical Design of Advanced Packaging and Systems, pp.87-1OO, 2004 (INVITED).
(8) M. Hashimoto, A. Tsuchiya and H. Onodera,“On-Chip Global Signaling by Wave Pipclining,”In Proceedings of IEEE 13th Topical Meeting on Electrical Performance of Electronic Packaging, pp.311-314, 2004.
(9) A. Muramatsu, M. Hashimoto and H. Onodera,“LSI Power Network Analysis with On-chip Wire Inductance,”In Proceedings of Workshop on Synthesis and System Integration of Mixed Technologies 2004, pp.55-60, 2004.
(10) T. Miyazaki, M. Hashimoto and H. Onodera,“A Performance Prediction of Clock Generation PLLs: A Ring Oscillator Based PLL and An LC Oscillator Based PLL,”In Proceedings of IEEJ International Analog VLSI Workshop, pp.45-50, 2004.
(11) A. Tsuchiya, M. Hashimoto and H. Onodera,“Performance Limitation of On-chip Global Interconnects for High-speed Signaling,”In Proceedings of IEEE Custom Integrated Circuits Conference, pp.489-492, 2004.
(12) A. Shinmyo, M. Hashimoto and H. Onodera,“Design and Optimization of CMOS Current Mode Logic Dividers,“ In Proceedings of IEEE Asia-Pacific Conference on Advanced System Integrated Circuits, pp.434-435, 2004.
(13) A. Tsuchiya, M. Hashimoto and H. Onodera,“Representative Frequency for Interconnect R(f)L(f)C Extraction,”In Proceedings of Asia and South Pacific Design Automation Conference, pp.691-696, 2004 (BEST PAPER AWARD).
(14) T. Miyazaki, M. Hashimoto and H. Onodera,“A Performance Comparison of PLLs for Clock Generation Using Ring Oscillator VCO and LC Oscillator in a Digital CMOS Process,”In Proceedings of Asia and South Pacific Design Automation Conference, pp.545-546, 2004.
(15) A. Tsuchiya, M. Hashimoto, and H. Onodera,“Frequency Determination for Interconnect RLC Extraction,”In Proceedings of Workshop on Synthesis and System Integration of Mixed Technologies 2003, pp.288-293, 2003.
(16) M. Hashimoto, D. Hiramatsu, A. Tsuchiya and H. Onodera,“Interconnect Structures for High-Speed Long-Distance Signal Transmission,”In Proceedings of IEEE International ASIC/SOC Conference, pp.426-430, 2002.
(17) 土谷亮,橋本昌宜,小野寺秀俊,“基板および周辺信号配線が配線特性に及ぼす影響の実測,”第二回シリコンアナログRF研究会,2004.
(18) 上村晋一朗,橋本昌宜,小野寺秀俊,“高周波CMOSデバイスモデルを用いたLCVCOの特性見積もりと実測,“第二回シリコンアナログRF研究会,2004.
(19) 村松篤,橋本昌宜,小野寺秀俊,“オンチップインダクタンスを考慮したLSI電源配線網解析,”情報処理学会DAシンポジウム,pp.277-282,2004.
(20) 土谷亮,橋本昌宜,小野寺秀俊,“配線RL抽出におけるリターンパス選択手法,”情報処理学会DAシンポジウム,pp,175-180,2004.
(21) 土谷亮,橋本昌宜,小野寺秀俊,“オンチップ伝送線路のリターン電流分布が信号波形に与える影響---平衡・不平衡伝送の比較---,”第17回 回路とシステム(軽井沢)ワークショップ,pp.567-572,2004.
(22) 土谷亮,橋本昌宜,小野寺秀俊,“オンチップ伝送線路におけるリターン電流評価精度が信号波形に与える影響,”第一回シリコンアナログRF研究会,2004.
(23) 村松篤,橋本昌宜,小野寺秀俊,“電源電圧変動に対するオンチップ配線インダクタンスの影響,”2004年電子情報通信学会総合大会講演論文集,A-3-22,pp.89,2004.
(24) 村松篤,橋本昌宜,小野寺秀俊,“電源配線の等価回路簡略化による電源解析高速化の検討,”平成15年度情報処理学会関西支部 支部大会VLSI研究会,No.C-Ol,pp.169-172,2003.
(25) 土谷亮,橋本昌宜,小野寺秀俊,“オンチップ高速信号配線における波形歪みの影響,”2003年電子情報通信学会ソサイエティ大会講演論文集,A-3-6,pp.56,2003.
(26) 宮崎崇仁,橋本昌宜,小野寺秀俊,“デジタルCMOSプロセスを使用したクロック生成向けPLLの将来性能予測─LC発振型VCOを用いたPLLの有効性─,”電子情報通信学会集積回路研究会,ICD2003-99,pp.29-34,2003.
(27) 土谷亮,橋本昌宜,小野寺秀俊“直交配線を持つオンチップ伝送線路の特性評価,”情報処理学会DAシンポジウム,pp.133-138,2003.
(28) 土谷亮,橋本昌宜,小野寺秀俊,“配線R(f)L(f)C抽出のための代表周波数決定手法,”第16回 回路とシステム(軽井沢)ワークショップ,pp.61-66,2003.
(29) 土谷亮,橋本昌宜,小野寺秀俊,“信号配線と下層配線との結合に対する直交配線の影響,”2003年電子情報通信学会総合大会講演論文集,A-3-14,pp.81,2003
(30) 宮崎崇仁,新名亮規,橋本昌宜,小野寺秀俊,“オンチップオシロ用サンプルホールド回路の広周波数帯域化,”2003年電子情報通信学会総合大会講演論文集,C-12-34,pp.103,2003.
(31) 村松篤,橋本昌宜,小野寺秀俊,“オンチップデカップリング容量の最適寄生抵抗値の決定法,”2003年電子情報通信学会総合大会講演論文集,A-3-13,pp.80,2003.
(32) 平松大輔,土谷亮,橋本昌宜,小野寺秀俊,“長距離高速信号伝送を可能にするVLSI配線構造の検討,”情報処理学会DAシンポジウム,pp.155-160,2002.
(33) 土谷亮,橋本昌宜,小野寺秀俊,“LSI配線インダクタンスに対する直交配線の影響,”2002年電子情報通信学会総合大会講演論文集,No.A-3-23,pp.102,2002.
研究制度
  • 戦略的創造研究推進事業 さきがけタイプ(旧若手個人研究推進事業を含む)/情報基盤と利用環境
研究報告資料
  • 橋本 昌宜. LSI内部の高速信号伝送技術の研究. さきがけライブ2004 情報・知能分野 -人間・機械・環境を支える知的情報システムの構築を目指して 講演要旨集 「情報基盤と利用環境」領域 第1期研究者(研究期間2001-2004), 2005. p.61 - 69.

PAGE TOP