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半導体素子、論理ゲート、ビットコンパレータ及び確率的連想処理回路

シーズコード S130011231
掲載日 2013年6月7日
研究者
  • 中島 安理
技術名称 半導体素子、論理ゲート、ビットコンパレータ及び確率的連想処理回路
技術概要 半導体素子1は、ソース領域12と、ドレイン領域13と、ソース領域とドレイン領域とを接続する抵抗線網14で構成する。複数の分岐部と、分岐部間を接続する複数の微小トンネル接合部とで形成された抵抗線網と、複数の分岐部各々と容量結合された第1のゲート電極と、複数の分岐部各々と容量結合された第2のゲート電極と、を備える。抵抗線網では、分岐部のサイズが実質的に均一であるとともに、微小トンネル接合部のサイズが実質的に均一である。この半導体素子を用いて、論理ゲート、ビットコンパレータ、さらに、ビットコンパレータを用いて確率的連想処理回路を作製することができる。
画像

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研究分野
  • 固体デバイス製造技術一般
展開可能なシーズ 単電子デバイスを、確率的に動作させるためには、デバイスに流れる電流のふるまいをポアソン分布に従ったものとすべく、その電流を極めて小さくする必要がある。その結果、単電子デバイスの動作速度が、CMOSデバイスに比べて著しく遅くなる。そこで、高速かつ高精度に確率的な動作を実行することができる半導体素子、論理ゲート、ビットコンパレータ及び確率的連想処理回路を提供する。
抵抗線網には、ソース領域とドレイン領域との間に、電流が流れる確率が均等な複数の伝導経路が形成する。電流が流れる確率は均等であるため、抵抗線網を流れる電流の伝導経路は、確率的に変動し、その度に、電圧対電流特性がばらつく。このばらつきにより、確率的な動作が可能となる。このように、この半導体素子等によれば、電流の伝導経路を変更することにより、電流を小さくしなくても確率的な動作が可能となるうえ、背景電荷の影響を考慮する必要がなくなる。この結果、高速かつ高精度に確率的な動作を実行することができる。
用途利用分野 半導体素子、論理ゲート、ビットコンパレータ、確率的連想処理回路
出願特許   特許 国際特許分類(IPC)
( 1 ) 国立大学法人広島大学, . 中島 安理, . 半導体素子、論理ゲート、ビットコンパレータ及び確率的連想処理回路. 特開2010-258242. 2010-11-11
  • H01L  29/66     
  • H01L  29/786    
  • H01L  29/06     

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