【技術分野】 【0001】 本発明は、イメージセンサ特にCMOSイメージセンサのカラムにA/D変換器を集積化し、ディジタル出力とするとともに、高速度の信号読みだしを可能にする技術に関する。この技術は、イメージセンサからの信号を集中して短時間で読みだす機能を備えたイメージセンサや、高速撮像用のイメージセンサとして有用である。 【背景技術】 【0002】 このようにCMOSイメージセンサのカラムにおいてA/D変換を行う従来技術としては、以下がある。 [1] 特許第2532374号明細書 [2] A. Simoni, A. Sartori, M. Gottaidi, A. Zorat, “ A digital vision sensor,”Sensors and Actuators, A46-47, pp. 439-443, 1995. [3] T. Sugiki, S. Ohsawa, H. Miura, M. Sasaki, N. Nakamura, I. Inoue, M. Hoshino, Y. Tomizawa, T. Arakawa, "A 60mW 10b CMOS image sensor with column-to-column FPN reduction," Dig. Tech. Papers, Int. Solid-State Circuits Conf.,"pp.108-109,2000. [4] B. Mansoorian, H.Y. Yee, S. Huang, E. Fossum," A 250mW 60frames/s 1280x 720 pixel 9b CMOS digital image sensor," Dig. Tech. Papers, Int. Solid-State Circuits Conf.,"pp.312-313,1999. [5] S. Decker, R. D. McGrath, K. Bremer, C. G. Sodini,"A 256 x 256 CMOS imaging array with wide dynamic range pixels and column-parallel digital output, “ IEEE J. Solid-State Circuits, vol. 33, no. 12, Dec. 1998. 【0003】 上記[1]は、ランプ信号発生器、比較器、レジスタを用いた8-bitの積分型A/D変換器要素をカラムに集積化するものである。同様なものが[2]にも報告されている。また[3]は、同様に積分型A/D変換器要素をカラムに集積化するものであるが、精度向上した比較器を用いて10bを実現している。これら積分型A/D変換器は、変換時間が長く、特に分解能をあげようとすると指数関数的に変換時間が長くなるので、そのままではこれ以上の分解能の実現は困難である。しかし、線形性に優れる利点がある。 また、[4]は、キャパシタを用いた逐次比較型A/D変換器をカラムに並べて動作させるもので、高速なA/D変換が可能であるため、高フレームレート、多画素数のイメージセンサに適している。しかし、これも実際の精度としては、8bit程度にとどまっている。また、[5]は2段の巡回型A/D変換器要素をカラムに並べて動作させるもので、これも高速A/D変換に適している。しかし2個のアンプを用いるため、回路規模が大きくなる。 【0004】 なお、これら以外に、画素内にA/D変換要素をもつイメージセンサが幾つか報告されているが、本発明と直接関係しないため割愛する。
【特許文献1】特許第2532374号明細書 【非特許文献1】A. Simoni, A. Sartori, M. Gottaidi, A. Zorat, “ A digital vision sensor,”Sensors and Actuators, A46-47, pp. 439-443, 1995. 【非特許文献2】T. Sugiki, S. Ohsawa, H. Miura, M. Sasaki, N. Nakamura, I. Inoue, M. Hoshino, Y. Tomizawa, T. Arakawa, "A 60mW 10b CMOS image sensor with column-to-column FPN reduction," Dig. Tech. Papers, Int. Solid-State Circuits Conf.,"pp.108-109,2000. 【非特許文献3】B. Mansoorian, H.Y. Yee, S. Huang, E. Fossum," A 250mW 60frames/s 1280x 720 pixel 9b CMOS digital image sensor," Dig. Tech. Papers, Int. Solid-State Circuits Conf.,"pp.312-313,1999. 【非特許文献4】S. Decker, R. D. McGrath, K. Bremer, C. G. Sodini,"A 256 x 256 CMOS imaging array with wide dynamic range pixels and column-parallel digital output, “ IEEE J. Solid-State Circuits, vol. 33, no. 12, Dec. 1998. 【0005】 従来技術の[5]は、本発明に最も関連があるので回路を取り上げて説明する。これは、図1のように、1ビットのA/D変換を行う回路を2段従属接続し、その出力を入力に戻すことで巡回型のA/D変換を行うものである。このような方式では、各段毎に増幅器が必要であり、面積が大きくなるとともに、消費電力が増大する。また、イメージセンサのカラムに集積化するA/D変換器として用いた場合、ノイズキャンセル用アンプとA/D変換器用アンプと合わせて、3つのアンプが各カラム毎に必要である。 【発明を実施するための最良の形態】 【0006】 カラムにA/D変換器を集積化する本発明のCMOSイメージセンサの構成を図2に示す。行単位でカラム読みだし回路に読み出された信号は、まずノイズキャンセルがなされ、その信号が各画素毎に巡回型A/D変換回路に与えられる。ここで、必要な分解能のA/D変換を行い、そのディジタル値を水平走査により読み出す。高速な信号の読みだしのため、全部を直列に水平走査するのではなく、複数の出力を設けて部分的な水平走査を並列に実行する方法、図3のように、ADC(アナログディジタル変換器)出力をマルチプレクスして、ディジタル化された信号を複数線で並列に出力する方法が多々考えられる。また、後述するが、図2,3において、1の部分、すなわちノイズキャンセルと巡回型ADCを、1つのアンプを用いて構成し、一体化することも可能である。 以下において述べるように、巡回型A/D変換として、1サイクルあたり、例えば2進で-1,0,1の3値を取る冗長表現を用いるが、最終的にはデータ出力線数を減らすために、非冗長表現に変換した後に、そのディジタルデータを、水平走査(あるいは並列出力のときは部分的水平走査)を行って出力する。なお出力のデータレートが低い場合には、水平走査後、冗長表現から非冗長表現に変換してもよい。この変換は、Nビットの場合には、N+1桁の加算を行う加算器を用いて行うことができる。 【実施例1】 【0007】 本発明は、巡回型のA/D変換を行うための増幅器の数とキャパシタの数を減らしたことを特徴とする。図4に、1サイクルあたり1ビットまたは1ビット半のA/D変換を行う本発明の巡回型A/D変換器の回路例を示す。これは機能としては、図6と等価である。 図5に、図4の巡回型A/D変換器の変換特性を示す。図4において、VRM, VRPは、図5のVref,-Vrefに対応する。図4のディジタル出力D0,D1と図5のD、及び比較器(3)への入力信号Vinとの関係は、次式のようになる。 【数1】 すなわち、入力に(1) -Vrefから-Vref/4, (2) -Vref/4からVref/4, (3) Vref/4からVrefの3領域に分割し、これらの領域に対して3値のA/D変換を行って-1,0,1のディジタルコードを割り当てる。最初のコードは最上位桁になる。図4の特性に従って演算し、出力を生成する。その演算は、次式で表される。 【数2】 すなわちこれは、上位桁から順にA/D変換し、入力を2倍して、そのA/D変換値によって、一定値をさしひくことで、その出力が必ず±Vrefの範囲になるようにし、これを再び入力に与えて同じことを繰り返すことで、多ビットのA/D変換を行うというものである。このときに1回あたり(1桁)、3値でA/D変換を行うので、ディジタル値には冗長性が生じる。この冗長性により、比較器の精度要求が大きく緩和され、高精度なA/D変換が可能となる。 【0008】 2進数では、各桁毎に0と1の2値を取るが、各桁毎に-1,0,1の3値を取るので、1段あたり1.5ビットのA/D変換を行っていると考えることができる。実際の動作としては、図6に示すように、最初は、制御信号φA(以下、φAと略す)によるスイッチをオンし、入力信号を与え、1段あたり1.5ビットの演算を行う。その結果により、式(2)に従って演算を行う。その出力をS/H(サンプルホールド)回路に記憶する。これで最初の1サイクルが完了する。次に、制御信号φB(以下、φBと略す)によるスイッチをオンし、φAによるスイッチをオフして、S/H回路の出力を1.5ビットのビットのA/D変換器に与え、同じことを繰り返す。これを、N回繰り返した場合、N+1ビットのA/D変換が行える。 【0009】 図4は、図6と同じ機能を実現しながら、必要なアンプと容量の数を減らしたものである。その動作タイミング図を図7に示す。図7では、3サイクル目までを示している。 図4では、まず最初C1とC2にともにVinをサンプルし、その後C2は反転増幅器(2)の入出力間に接続し、2つの比較器(Comparator)により、式(1)による1.5ビットのA/D変換を行う。C1は、D/A変換器に接続する。これにより、次式の演算が実行される。 【数3】