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Specification :(In Japanese)巡回型アナログ・ディジタル変換器

Country (In Japanese)日本国特許庁(JP)
Gazette (In Japanese)特許公報(B2)
Patent Number P5339454
Date of registration Aug 16, 2013
Date of issue Nov 13, 2013
Title of the invention, or title of the device (In Japanese)巡回型アナログ・ディジタル変換器
IPC (International Patent Classification) H03M   1/14        (2006.01)
FI (File Index) H03M 1/14 B
Number of claims or invention 13
Total pages 26
Application Number P2009-548949
Date of filing Jan 8, 2009
International application number PCT/JP2009/050148
International publication number WO2009/088041
Date of international publication Jul 16, 2009
Application number of the priority 2008002598
Priority date Jan 9, 2008
Claim of priority (country) (In Japanese)日本国(JP)
Date of request for substantive examination Dec 22, 2011
Patentee, or owner of utility model right (In Japanese)【識別番号】304023318
【氏名又は名称】国立大学法人静岡大学
Inventor, or creator of device (In Japanese)【氏名】川人 祥二
Representative (In Japanese)【識別番号】100088155、【弁理士】、【氏名又は名称】長谷川 芳樹
【識別番号】100108257、【弁理士】、【氏名又は名称】近藤 伊知良
【識別番号】100124800、【弁理士】、【氏名又は名称】諏澤 勇司
Examiner (In Japanese)【審査官】船越 亮
Document or reference (In Japanese)特開2005-136540(JP,A)
特開2007-104531(JP,A)
特開2007-104655(JP,A)
特開平05-056356(JP,A)
Field of search H03M 1/00-1/88
Scope of claims (In Japanese)【請求項1】
ノイズ成分を含む第1の信号レベルと該ノイズ成分に重畳した信号成分を含む第2の信号レベルとを有する入力信号を処理する巡回型アナログ・ディジタル変換器であって、
第1、第2及び第3のキャパシタ並びに演算増幅回路を有し、ノイズキャンセル処理及び増幅を行って前記第1及び第2の信号レベルの差分信号を生成すると共に前記差分信号の巡回型A/D変換のための処理を行うゲインステージと、
前記演算増幅回路の出力からの信号を受けるサブA/D変換回路と、
前記サブA/D変換回路に接続された論理回路と、
前記論理回路からの制御信号に応じて動作するD/A変換回路と、
前記ゲインステージの前記ノイズキャンセル処理及び増幅並びに前記巡回型A/D変換の動作を制御するためのタイミング回路と
を備え、
前記ノイズキャンセル処理では、前記ゲインステージは、前記第1及び第2の信号レベルのいずれか一方を前記第1及び第2のキャパシタの各々に標本化すると共に、前記第3のキャパシタを帰還キャパシタとした前記演算増幅回路の入力に前記第1及び第2のキャパシタを介して前記第1及び第2の信号レベルのいずれか他方を受けたことに応答して、前記演算増幅回路の出力に前記差分信号を生成し、前記差分信号を前記第1及び第2のキャパシタの各々に格納し、
前記巡回型A/D変換のための処理では、前記ゲインステージは、前記第2及び第3のキャパシタの各々を帰還キャパシタとした前記演算増幅回路の前記入力に前記D/A変換回路からの信号を前記第1のキャパシタを介して受けて前記演算増幅回路の前記出力に演算値を生成すると共に、前記第1のキャパシタに前記演算値を標本化する、ことを特徴とする巡回型アナログ・ディジタル変換器。
【請求項2】
前記差分信号の増幅率は、前記第3のキャパシタの容量値と前記第1及び第2のキャパシタの容量値の和との比によって規定される、ことを特徴とする請求項1に記載された巡回型アナログ・ディジタル変換器。
【請求項3】
前記ノイズキャンセル処理では、前記第1及び第2のキャパシタは並列に接続されており、前記第3のキャパシタは前記演算増幅回路の前記入力と前記出力との間に接続されており、
前記ゲインステージは、前記演算増幅回路の前記入力と前記出力とをリセットして前記第1及び第2のキャパシタに前記第1及び第2の信号レベルのいずれか一方を受けて前記第1及び第2のキャパシタの各々に標本化電荷を格納し、
前記ゲインステージは、前記第1及び第2の信号レベルのいずれか他方を前記演算増幅回路の前記入力に前記第1及び第2のキャパシタを介して受けたことに応答して前記第1~第3のキャパシタに前記標本化電荷を再配置して前記演算増幅回路の前記出力に前記差分信号を生成し、
前記ゲインステージは、前記差分信号を前記第1及び第2のキャパシタに標本化して、前記差分信号に応じた電荷を前記第1及び第2のキャパシタの各々に格納する、ことを特徴とする請求項1又は請求項2に記載された巡回型アナログ・ディジタル変換器。
【請求項4】
前記巡回型A/D変換処理では、前記第2及び第3のキャパシタが並列に接続されており、前記第2及び第3のキャパシタが前記演算増幅回路に接続され、
前記ゲインステージは、前記D/A変換回路からの信号を前記第1のキャパシタを介して前記演算増幅回路の前記入力に受けたことに応答して、前記第1のキャパシタ上の電荷を前記第2及び第3のキャパシタに転送して電荷を再配置することによって前記演算増幅回路の前記出力に前記演算値を生成し、
前記第1のキャパシタは、前記演算値を受けて前記演算値に対応した電荷を格納し、
前記巡回型A/D変換処理を所望の回数で繰り返すことによって、前記サブA/D変換回路がビット列を提供する、ことを特徴とする請求項1~請求項3のいずれか一項に記載された巡回型アナログ・ディジタル変換器。
【請求項5】
前記ゲインステージは全差動構成であり、
前記ゲインステージは、第4、第5及び第6のキャパシタを更に有し、
前記ノイズキャンセル処理では、前記ゲインステージは、前記第1及び第2の信号レベルのいずれか一方を前記第4及び第5のキャパシタの各々に標本化すると共に、前記第6のキャパシタを帰還キャパシタとした前記演算増幅回路の入力に前記第4及び第5のキャパシタを介して前記第1及び第2の信号レベルのいずれか他方を受けたことに応答して、前記演算増幅回路の出力に前記差分信号を生成し、前記差分信号を前記第4及び第5のキャパシタの各々に標本化し、
前記巡回型A/D変換のための処理では、前記ゲインステージは、前記第5及び第6のキャパシタの各々を帰還キャパシタとした前記演算増幅回路の前記入力に前記D/A変換回路からの信号を前記第4のキャパシタを介して受けて前記演算増幅回路の前記出力に演算値を生成すると共に、前記第4のキャパシタに前記演算値を標本化する、ことを特徴とする請求項1~請求項4のいずれか一項に記載された巡回型アナログ・ディジタル変換器。
【請求項6】
ノイズ成分を含む第1の信号レベルと該ノイズ成分に重畳した信号成分を含む第2の信号レベルとを有する入力信号を処理する巡回型アナログ・ディジタル変換器であって、
第1、第2及び第3のキャパシタ並びに演算増幅回路を含み、前記第1及び第2の信号レベルの差分信号を生成するためにノイズキャンセル処理を実行可能であると共に前記差分信号の巡回型A/D変換のための処理を行うゲインステージと、
前記演算増幅回路の出力からの信号を受けるサブA/D変換回路と、
前記サブA/D変換回路に接続された論理回路と、
前記論理回路からの制御信号に応じて動作するD/A変換回路と、
前記ゲインステージの前記ノイズキャンセル処理並びに前記巡回型A/D変換の動作を制御するためのタイミング回路と
を備え、
前記ノイズキャンセル処理では、前記ゲインステージは、前記第1及び第2の信号レベルのいずれか一方を第1の標本化キャパシタに標本化すると共に、第1の帰還キャパシタが接続された前記演算増幅回路の入力に前記第1の標本化キャパシタを介して前記第1及び第2の信号レベルのいずれか他方を受けたことに応答して、前記演算増幅回路の出力に前記差分信号の生成を行い、前記差分信号を前記第1の標本化キャパシタ及び前記第1の帰還キャパシタに格納し、
前記巡回型A/D変換のための処理では、前記ゲインステージは、第2の帰還キャパシタが接続された前記演算増幅回路の前記入力に前記D/A変換回路からの信号を第2の標本化キャパシタを介して受けて前記演算増幅回路の前記出力に演算値を生成すると共に、前記第2の標本化キャパシタに前記演算値を格納し、
前記ノイズキャンセル処理は、排他的に実行可能な第1及び第2の処理モードを含み、
前記タイミング回路は、前記ゲインステージの前記第1及び第2の処理モードの動作を選択すると共に該選択された処理モードの動作を制御し、
前記第1の処理モードにおける前記ゲインステージの第1の利得は、前記第3のキャパシタの容量値と前記第1及び第2のキャパシタの容量値の和との比によって規定され、
前記第2の処理モードにおける前記ゲインステージの第2の利得は、前記第3のキャパシタの容量値と前記第1のキャパシタの容量値との比によって規定され、
前記ゲインステージは、
前記第2の標本化キャパシタが前記第1のキャパシタによって構成されるように前記第1のキャパシタの接続を提供すると共に、前記第2の帰還キャパシタが前記第2及び第3のキャパシタによって構成されるように前記第2及び第3のキャパシタの接続を提供するための第1のスイッチ手段と、
前記第1の標本化キャパシタが前記第1及び第2のキャパシタによって構成されるように前記第1及び第2のキャパシタの接続を提供すると共に、前記第1の帰還キャパシタが前記第3のキャパシタによって構成されるように前記第3のキャパシタの接続を提供するための第2のスイッチ手段と、
前記第1の標本化キャパシタが前記第1のキャパシタによって構成されるように前記第1のキャパシタの接続を提供すると共に、前記第1の帰還キャパシタが前記第3のキャパシタによって構成されるように前記第3のキャパシタの接続を提供し、前記差分信号を標本化するために、前記第1の標本化キャパシタへの前記第2のキャパシタの並列接続を提供するための第3のスイッチ手段と
を含む、ことを特徴とする巡回型アナログ・ディジタル変換器。
【請求項7】
前記ノイズキャンセル処理は、第1及び第2の処理モードに対して排他的に実行可能な第3の処理モードを含み、
前記第3の処理モードにおける前記ゲインステージの第3の利得は、前記第2及び第3のキャパシタの容量値の和と前記第1のキャパシタの容量値との比によって規定され、
前記タイミング回路は、前記ゲインステージの前記第1及び第2の処理モードに加えて前記第3の処理モードの動作を選択し、
前記ゲインステージは、前記第1の標本化キャパシタが前記第1のキャパシタによって構成されるように前記第1のキャパシタの接続を提供すると共に、前記第1の帰還キャパシタが前記第2及び第3のキャパシタによって構成されるように前記第2及び第3のキャパシタの接続を提供するための第4のスイッチ手段を更に含む、ことを特徴とする請求項6に記載された巡回型アナログ・ディジタル変換器。
【請求項8】
ノイズ成分を含む第1の信号レベルと該ノイズ成分に重畳した信号成分を含む第2の信号レベルとを有する入力信号を処理する巡回型アナログ・ディジタル変換器であって、
第1、第2及び第3のキャパシタ並びに演算増幅回路を含み、前記第1及び第2の信号レベルの差分信号を生成するためにノイズキャンセル処理を実行可能であると共に前記差分信号の巡回型A/D変換のための処理を行うゲインステージと、
前記演算増幅回路の出力からの信号を受けるサブA/D変換回路と、
前記サブA/D変換回路に接続された論理回路と、
前記論理回路からの制御信号に応じて動作するD/A変換回路と、
前記ゲインステージの前記ノイズキャンセル処理並びに前記巡回型A/D変換の動作を制御するためのタイミング回路と
を備え、
前記ノイズキャンセル処理では、前記ゲインステージは、前記第1及び第2の信号レベルのいずれか一方を第1の標本化キャパシタに標本化すると共に、第1の帰還キャパシタが接続された前記演算増幅回路の入力に前記第1の標本化キャパシタを介して前記第1及び第2の信号レベルのいずれか他方を受けたことに応答して、前記演算増幅回路の出力に前記差分信号の生成を行い、前記差分信号を前記第1の標本化キャパシタ及び前記第1の帰還キャパシタに格納し、
前記巡回型A/D変換のための処理では、前記ゲインステージは、第2の帰還キャパシタが接続された前記演算増幅回路の前記入力に前記D/A変換回路からの信号を第2の標本化キャパシタを介して受けて前記演算増幅回路の前記出力に演算値を生成すると共に、前記第2の標本化キャパシタに前記演算値を格納し、
前記ノイズキャンセル処理は、排他的に実行可能な第1及び第3の処理モードを含み、
前記タイミング回路は、前記ゲインステージの前記第1及び第3の処理モードの動作を選択すると共に該選択されたノイズキャンセル処理の動作を制御し、
前記第1の処理モードにおける前記ゲインステージの第1の利得は、前記第3のキャパシタの容量値と前記第1及び第2のキャパシタの容量値の和との比によって規定され、
前記第3の処理モードにおける前記ゲインステージの第3の利得は、前記第2及び第3のキャパシタの容量値の和と前記第1のキャパシタの容量値との比によって規定され、
前記ゲインステージは、
前記第2の標本化キャパシタが前記第1のキャパシタによって構成されるように前記第1のキャパシタの接続を提供すると共に、前記第1の帰還キャパシタが前記第2及び第3のキャパシタによって構成されるように前記第2及び第3のキャパシタの接続を提供するための第1のスイッチ手段と、
前記第1の標本化キャパシタが前記第1及び第2のキャパシタによって構成されるように前記第1及び第2のキャパシタの接続を提供すると共に、前記第1の帰還キャパシタが前記第3のキャパシタによって構成されるように前記第3のキャパシタの接続を提供するための第2のスイッチ手段と、
前記第1の標本化キャパシタが前記第1のキャパシタによって構成されるように前記第1のキャパシタの接続を提供すると共に、前記第1の帰還キャパシタが前記第2及び第3のキャパシタによって構成されるように前記第2及び第3のキャパシタの接続を提供するための第4のスイッチ手段と、
を含む、ことを特徴とする巡回型アナログ・ディジタル変換器。
【請求項9】
前記サブA/D変換回路は、前記ゲインステージからの信号を所定の2つの基準信号と比較することによって3値の冗長ディジタル信号を生成する、ことを特徴とする請求項1~請求項8のいずれか一項に記載された巡回型アナログ・ディジタル変換器。
【請求項10】
前記第2のキャパシタと前記第3のキャパシタとの比(C2/C3)はm-1であり、
前記第1のキャパシタと前記第3のキャパシタとの比(C1/C3)はmであり、
mは2以上の数である、ことを特徴とする請求項1~請求項9のいずれか一項に記載された巡回型アナログ・ディジタル変換器。
【請求項11】
前記巡回型A/D変換における前記ゲインステージの利得は2である、ことを特徴とする請求項1~請求項10のいずれか一項に記載された巡回型アナログ・ディジタル変換器。
【請求項12】
前記巡回型A/D変換における前記ゲインステージの利得は2未満であり、
当該巡回型アナログ・ディジタル変換器は、前記利得に関連づけられた補正係数を用いて、N回の巡回型A/D変換動作による前記サブA/D変換回路からのディジタル値を補正して、前記M+1(N>M+1)ビットのディジタル値を生成する補正回路を更に備える、ことを特徴とする請求項1~請求項8のいずれか一項に記載された巡回型アナログ・ディジタル変換器。
【請求項13】
前記サブA/D変換回路は、前記ゲインステージからの信号を所定の基準信号と比較するコンパレータを含む、ことを特徴とする請求項1、請求項10または請求項12に記載された巡回型アナログ・ディジタル変換器。
Detailed description of the invention (In Japanese)【技術分野】
【0001】
本発明は、巡回型アナログ・ディジタル変換器に関する。
【背景技術】
【0002】
特許文献1には、イメージセンサ用A/D変換アレイが記載されている。同文献の図11の示されたA/D変換器は、キャパシタ(C1、C2、C3)及び反転増幅器を用いてリセットノイズをノイズキャンセルすると共に、キャパシタ(C1、C2)及び反転増幅器を引き続き用いて巡回型A/D変換を行う。巡回型A/D変換では、キャパシタ(C3)は用いられていない。
【0003】
特許文献2には、ノイズキャンセル機能付きA/D変換器が記載されている。同文献の図4に示されたA/D変換器では、差動入力-差動出力アンプは複数のスイッチを介してキャパシタ(C1,C2,C3,C4,C5)に接続される。キャパシタ(C5)はアンプのゲインを決定する。このA/D変換器は、同文献の図6に示されるように、ノイズキャンセルに5ステップを必要とする。キャパシタ(C1)にリセットレベルを格納すると共にキャパシタ(C2)に信号レベルを格納する。キャパシタ(C1)の一方の端子およびキャパシタ(C2)の一方の端子を各差動入力に接続すると共にキャパシタC1,C2の他方の端子同士をお互いに接続することによって、リセットレベルと信号レベルとの差分信号をアンプの出力に生成する。次いで、巡回型A/D変換のためにアンプへのキャパシタ(C1~C4)の接続を複数のスイッチを介して切り替えて、この差分信号の巡回型A/D変換を2ステップで行う。巡回型A/D変換の繰り返しによって、ランダムノイズが軽減されたA/D変換値を得る。

【特許文献1】特開2005-136540号公報
【特許文献2】特開2007-104655号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
巡回型アナログ・ディジタル変換器は、例えばCMOSイメージセンサのカラムにアレイとして集積化することに適している。しかしながら、巡回型アナログ・ディジタル変換器には増幅機能はない。低ノイズ読み出しの求めに応じるために、増幅型ノイズキャンセル回路とこれとは別の巡回型A/D変換器とをカラムに集積化することはできるものの、実装面積が大きくなる。一方、特許文献1では、画素からの信号のノイズキャンセルと巡回型A/D変喚との2機能を提供するために単一の回路内の構成部品の一部分を共用している。特許文献2では、増幅型ノイズキャンセル機能と巡回型A/D変換との2機能を提供するために単一の回路内の構成部品の一部分を共用している。しかしながら、特許文献2における方式では回路が複雑であり、ノイズキャンセル処理のためのタイミングが複雑であり且つ処理ステップも多い。
【0005】
本発明は、複数のキャパシタ及び演算増幅器を共用して、複雑な処理を避けて増幅型ノイズキャンセル処理及び巡回型アナログ・ディジタル変換器を提供することを目的とする。
【課題を解決するための手段】
【0006】
本発明の一側面は、ノイズ成分を含む第1の信号レベルと該ノイズ成分に重畳した信号成分を含む第2の信号レベルとを有する入力信号を処理する巡回型アナログ・ディジタル変換器(以下、「巡回型A/D変換器」と記す)である。巡回型A/D変換器は、(a)第1、第2及び第3のキャパシタ並びに演算増幅回路を有し、ノイズキャンセル処理及び増幅を行って前記第1及び第2の信号レベルの差分信号を生成すると共に前記差分信号の巡回型A/D変換のための処理を行うゲインステージと、(b)前記演算増幅回路の出力からの信号を受けるサブA/D変換回路と、(c)前記サブA/D変換回路に接続された論理回路と、(d)前記論理回路からの制御信号に応じて動作するD/A変換回路と、(e)前記ゲインステージの前記ノイズキャンセル処理及び増幅並びに前記巡回型A/D変換の動作を制御するためのタイミング回路とを備える。
【0007】
前記ノイズキャンセル処理では、前記ゲインステージは、前記第1及び第2の信号レベルのいずれか一方を前記第1及び第2のキャパシタの各々に標本化すると共に、前記第3のキャパシタを帰還キャパシタとした前記演算増幅回路の入力に前記第1及び第2のキャパシタを介して前記第1及び第2の信号レベルのいずれか他方を受けたことに応答して、前記演算増幅回路の出力に前記差分信号を生成し、前記差分信号を前記第1及び第2のキャパシタの各々に格納する。
【0008】
前記巡回型A/D変換のための処理では、前記ゲインステージは、前記第2及び第3のキャパシタの各々を帰還キャパシタとした前記演算増幅回路の前記入力に前記D/A変換回路からの信号を前記第1のキャパシタを介して受けて前記演算増幅回路の前記出力に演算値を生成すると共に、前記第1のキャパシタに前記演算値を標本化する。
【0009】
この巡回型A/D変換器によれば、ゲインステージは、第1、第2及び第3のキャパシタ並びに演算増幅回路を用いて、ノイズキャンセル処理及び増幅を行って差分信号を生成する。ゲインステージは、ノイズキャンセル処理に伴って増幅を行う。また、ゲインステージは、第1、第2及び第3のキャパシタ並びに演算増幅回路を用いて、差分信号の巡回型A/D変換のための処理を行う。ノイズキャンセル処理及び増幅では、第1及び第2のキャパシタを組み合わせて用いると共に、巡回型A/D変換のための処理では、第2及び第3のキャパシタを組み合わせて用いる。これよって、第1、第2及び第3のキャパシタ並びに演算増幅回路は、ノイズキャンセル処理及び増幅並びに巡回型A/D変換のための処理において共用されている。
【0010】
本発明に係る巡回型A/D変換器では、前記差分信号の増幅は、前記第3のキャパシタの容量値と前記第1及び第2のキャパシタの容量値の和との比によって規定される増幅率で行われる。
【0011】
この巡回型A/D変換器によれば、第2及び第3のキャパシタのグループと第1のキャパシタとのキャパシタンスは、巡回型A/D変換のための処理用に規定されている。この組み合わせを第1及び第2のキャパシタのグループと第3のキャパシタとに変更すると、ノイズキャンセル処理に伴って増幅が可能になる。
【0012】
本発明に係る巡回型A/D変換器では、前記ノイズキャンセル処理において、前記第1及び第2のキャパシタは並列に接続されており、前記第3のキャパシタは帰還キャパシタとした前記演算増幅回路に接続されており、前記ゲインステージは、前記演算増幅回路の前記入力と前記出力とをリセットして前記第1及び第2のキャパシタに前記第1及び第2の信号レベルのいずれか一方を受けて前記第1及び第2のキャパシタの各々に標本化電荷を格納し、前記第1及び第2の信号レベルのいずれか他方を前記演算増幅回路の前記入力に前記第1及び第2のキャパシタを介して受けたことに応答して前記第1~第3のキャパシタに前記標本化電荷を再配置して前記演算増幅回路の前記出力に前記差分信号を生成し、前記ゲインステージは、前記差分信号を前記第1及び第2のキャパシタに標本化して、前記差分信号に応じた電荷を前記第1及び第2のキャパシタの各々に格納する。
【0013】
この巡回型A/D変換器によれば、ノイズキャンセル処理に用いるキャパシタを第1及び第2のキャパシタによって構成し、差分信号に応じた電荷を第1及び第2のキャパシタの各々に格納するので、引き続く巡回型A/D変換のための処理において第2のキャパシタを第3のキャパシタと組み合わせできる。
【0014】
また、本発明に係る巡回型A/D変換器では、前記巡回型A/D変換処理において、前記第2及び第3のキャパシタが並列に接続されており、前記第2及び第3のキャパシタが帰還キャパシタとして前記演算増幅回路に接続されており、前記ゲインステージは、前記D/A変換回路からの信号を前記第1のキャパシタを介して前記演算増幅回路の前記入力に受けたことに応答して、前記第1のキャパシタ上の電荷を前記第2及び第3のキャパシタに転送して電荷を再配置することによって前記演算増幅回路の前記出力に前記演算値を生成し、前記第1のキャパシタは、前記演算値を前記第1のキャパシタに標本化して前記演算値に対応した電荷を格納し、前記巡回型A/D変換処理を所望の回数で繰り返すことによって、前記サブA/D変換回路がビット列を提供する。
【0015】
この巡回型A/D変換器によれば、演算値は、演算値の生成において演算増幅回路の入力と出力との間に接続された第2及び第3のキャパシタの容量値の和と第1のキャパシタの容量値との比によって規定される比率で処理される。
【0016】
本発明の別の側面は、ノイズ成分を含む第1の信号レベルと該ノイズ成分に重畳した信号成分を含む第2の信号レベルとを有する入力信号を処理する巡回型A/D変換器である。巡回型A/D変換器は、(a)第1、第2及び第3のキャパシタ並びに演算増幅回路を含み、前記第1及び第2の信号レベルの差分信号を生成するためにノイズキャンセル処理を実行可能であると共に前記差分信号の巡回型A/D変換のための処理を行うゲインステージと、(b)前記演算増幅回路の出力からの信号を受けるサブA/D変換回路と、(c)前記サブA/D変換回路に接続された論理回路と、(d)前記論理回路からの制御信号に応じて動作するD/A変換回路と、(e)前記ゲインステージの前記ノイズキャンセル処理並びに前記巡回型A/D変換の動作を制御するためのタイミング回路とを備える。前記ノイズキャンセル処理では、前記ゲインステージは、前記第1及び第2の信号レベルのいずれか一方を第1の標本化キャパシタに標本化すると共に、第1の帰還キャパシタが接続された前記演算増幅回路の入力に前記第1の標本化キャパシタを介して前記第1及び第2の信号レベルのいずれか他方を受けたことに応答して、前記演算増幅回路の出力に前記差分信号の生成を行い、前記差分信号を前記第1の標本化キャパシタ及び前記第1の帰還キャパシタに格納する。前記巡回型A/D変換のための処理では、前記ゲインステージは、第2の帰還キャパシタが接続された前記演算増幅回路の前記入力に前記D/A変換回路からの信号を第2の標本化キャパシタを介して受けて前記演算増幅回路の前記出力に演算値を生成すると共に、前記第2の標本化キャパシタに前記演算値を格納する。前記ノイズキャンセル処理は、排他的に実行可能な第1及び第2の処理モードを含む。前記タイミング回路は、前記ゲインステージの前記第1及び第2の処理モードの動作を選択すると共に該選択された処理モードの動作を制御する。前記第1の処理モードにおける前記ゲインステージの第1の利得は、前記第3のキャパシタの容量値と前記第1及び第2のキャパシタの容量値の和との比によって規定され、前記第2の処理モードにおける前記ゲインステージの第2の利得は、前記第3のキャパシタの容量値と前記第1のキャパシタの容量値との比によって規定される。前記ゲインステージは、前記第2の標本化キャパシタが前記第1のキャパシタによって構成されるように前記第1のキャパシタの接続を提供すると共に、前記第2の帰還キャパシタが前記第2及び第3のキャパシタによって構成されるように前記第2及び第3のキャパシタの接続を提供するための第1のスイッチ手段と、前記第1の標本化キャパシタが前記第1及び第2のキャパシタによって構成されるように前記第1及び第2のキャパシタの接続を提供すると共に、前記第1の帰還キャパシタが前記第3のキャパシタによって構成されるように前記第3のキャパシタの接続を提供するための第2のスイッチ手段と、前記第1の標本化キャパシタが前記第1のキャパシタによって構成されるように前記第1のキャパシタの接続を提供すると共に、前記第1の帰還キャパシタが前記第3のキャパシタによって構成されるように前記第3のキャパシタの接続を提供し、前記差分信号を標本化するために、前記第1の標本化キャパシタへの前記第2のキャパシタの並列接続を提供するための第3のスイッチ手段とを含む。
【0017】
この巡回型A/D変換器によれば、本発明の一側面に係る巡回型A/D変換器におけるノイズキャンセル処理及び巡回型A/D変換のための処理に加えて、キャパシタの組み合わせにより、追加の処理モードを実行可能である。キャパシタの組み合わせの変更により、第1及び第2の処理モードおける増幅率A(>1)を変更できる。ゲインステージは、タイミング回路からの信号に応答して動作するスイッチ手段を更に備えることができる。
【0018】
本発明に係る巡回型A/D変換器では、前記ノイズキャンセル処理は、第1及び第2の処理モードに対して排他的に実行可能な第3の処理モードを含む。前記第3の処理モードにおける前記ゲインステージの第3の利得は、前記第2及び第3のキャパシタの容量値の和と前記第1のキャパシタの容量値との比によって規定され、前記タイミング回路は、前記ゲインステージの前記第1及び第2の処理モードに加えて前記第3の処理モードの動作を選択する。前記ゲインステージは、前記第1の標本化キャパシタが前記第1のキャパシタによって構成されるように前記第1のキャパシタの接続を提供すると共に、前記第1の帰還キャパシタが前記第2及び第3のキャパシタによって構成されるように前記第2及び第3のキャパシタの接続を提供するための第4のスイッチ手段を更に含む。
【0019】
この巡回型A/D変換器によれば、ゲインステージは、更なる追加の処理モードを実行可能である。第3の処理モードでは、ノイズキャンセル処理に伴って増幅A(=1)は行われない。ゲインステージは、タイミング回路からの信号に応答して動作するスイッチ手段を更に備えることができる。
【0020】
本発明に係る更なる別の側面に係る巡回型A/D変換器は、ノイズ成分を含む第1の信号レベルと該ノイズ成分に重畳した信号成分を含む第2の信号レベルとを有する入力信号を処理する巡回型A/D変換器である。この巡回型A/D変換器は、(a)第1、第2及び第3のキャパシタ並びに演算増幅回路を含み、前記第1及び第2の信号レベルの差分信号を生成するためにノイズキャンセル処理を実行可能であると共に前記差分信号の巡回型A/D変換のための処理を行うゲインステージと、(b)前記演算増幅回路の出力からの信号を受けるサブA/D変換回路と、(c)前記サブA/D変換回路に接続された論理回路と、(d)前記論理回路からの制御信号に応じて動作するD/A変換回路と、(e)前記ゲインステージの前記ノイズキャンセル処理並びに前記巡回型A/D変換の動作を制御するためのタイミング回路とを備える。前記ノイズキャンセル処理では、前記ゲインステージは、前記第1及び第2の信号レベルのいずれか一方を第1の標本化キャパシタに標本化すると共に、第1の帰還キャパシタが接続された前記演算増幅回路の入力に前記第1の標本化キャパシタを介して前記第1及び第2の信号レベルのいずれか他方を受けたことに応答して、前記演算増幅回路の出力に前記差分信号の生成を行い、前記差分信号を前記第1の標本化キャパシタ及び前記第1の帰還キャパシタに格納する。前記巡回型A/D変換のための処理では、前記ゲインステージは、第2の帰還キャパシタが接続された前記演算増幅回路の前記入力に前記D/A変換回路からの信号を第2の標本化キャパシタを介して受けて前記演算増幅回路の前記出力に演算値を生成すると共に、前記第2の標本化キャパシタに前記演算値を格納する。前記ノイズキャンセル処理は、排他的に実行可能な第1及び第3の処理モードを含む。前記タイミング回路は、前記ゲインステージの前記第1及び第3の処理モードの動作を選択すると共に該選択されたノイズキャンセル処理の動作を制御する。前記第1の処理モードにおける前記ゲインステージの第1の利得は、前記第3のキャパシタの容量値と前記第1及び第2のキャパシタの容量値の和との比によって規定され、前記第3の処理モードにおける前記ゲインステージの第3の利得は、前記第2及び第3のキャパシタの容量値の和と前記第1のキャパシタの容量値との比によって規定される。前記ゲインステージは、前記第2の標本化キャパシタが前記第1のキャパシタによって構成されるように前記第1のキャパシタの接続を提供すると共に、前記第1の帰還キャパシタが前記第2及び第3のキャパシタによって構成されるように前記第2及び第3のキャパシタの接続を提供するための第1のスイッチ手段と、前記第1の標本化キャパシタが前記第1及び第2のキャパシタによって構成されるように前記第1及び第2のキャパシタの接続を提供すると共に、前記第1の帰還キャパシタが前記第3のキャパシタによって構成されるように前記第3のキャパシタの接続を提供するための第2のスイッチ手段と、前記第1の標本化キャパシタが前記第1のキャパシタによって構成されるように前記第1のキャパシタの接続を提供すると共に、前記第1の帰還キャパシタが前記第2及び第3のキャパシタによって構成されるように前記第2及び第3のキャパシタの接続を提供するための第4のスイッチ手段とを含む。
【0021】
このA/D変換器によれば、ゲインステージは、タイミング回路からの信号に応答して動作するスイッチ手段を更に備えることができる。
【0022】
本発明に係る巡回型A/D変換器では、前記巡回型A/D変換処理において、前記第2及び第3のキャパシタが並列に接続されており、前記第2及び第3のキャパシタが帰還キャパシタとして前記演算増幅回路に接続されており、前記ゲインステージは、前記D/A変換回路からの信号を前記第1のキャパシタを介して前記演算増幅回路の前記入力に受けたことに応答して、前記第1のキャパシタ上の電荷を前記第2及び第3のキャパシタに転送して電荷を再配置することによって前記演算増幅回路の前記出力に前記演算値を生成し、前記第1のキャパシタは、前記演算値を前記第1のキャパシタに標本化して前記演算値に対応した電荷を格納し、前記巡回型A/D変換処理を所望の回数で繰り返すことによって、前記サブA/D変換回路がビット列を提供する。
【0023】
本発明に係る巡回型A/D変換器では、前記サブA/D変換回路は、前記ゲインステージからの信号を所定の基準信号と比較すると共に比較結果信号を提供するコンパレータを含む。この巡回型A/D変換器によれば、サブA/D変換回路は、ゲインステージからの演算値に対応したディジタル値を生成する。また、本発明に係る巡回型A/D変換器では、前記サブA/D変換回路は、前記ゲインステージからの信号を所定の2つの基準信号と比較することによって3値の冗長ディジタル信号を生成することができる。巡回型A/D変換器は冗長ディジタルコードを提供する。
【0024】
本発明に係る巡回型A/D変換器では、前記第2のキャパシタと前記第3のキャパシタとの比(C2/C3)はm-1であり、前記第1のキャパシタと前記第3のキャパシタとの比(C1/C3)はmであり、mは2以上の正数であることができる。また、本発明に係る巡回型A/D変換器では、前記巡回型A/D変換における前記ゲインステージの利得は2であることができる。或いは、本発明に係る巡回型A/D変換器では、前記巡回型A/D変換における前記ゲインステージの利得は2未満であることができる。当該巡回型A/D変換器は、前記利得に関連づけられた補正係数を用いて、N回の巡回型A/D変換動作による前記サブA/D変換回路からのディジタル値を補正して、前記M+1(N>M+1)ビットのディジタル値を生成する補正回路を更に備えることができる。この巡回型A/D変換器は、前記サブA/D変換回路からのN個のディジタル値を補正して、前記M+1(N>M+1)ビットのディジタル値を生成する補正回路を更に備えることができる。
【0025】
本発明に係る巡回型A/D変換器では、前記ゲインステージは全差動構成であることができる。前記ゲインステージは、第4、第5及び第6のキャパシタを更に有し、前記ノイズキャンセル処理では、前記ゲインステージは、前記第1及び第2の信号レベルのいずれか一方を前記第4及び第5のキャパシタの各々に標本化すると共に、前記第6のキャパシタを帰還キャパシタとした前記演算増幅回路の入力に前記第4及び第5のキャパシタを介して前記第1及び第2の信号レベルのいずれか他方を受けたことに応答して、前記演算増幅回路の出力に前記差分信号を生成し、前記差分信号を前記第4及び第5のキャパシタの各々に標本化する。前記巡回型A/D変換のための処理では、前記ゲインステージは、前記第5及び第6のキャパシタの各々を帰還キャパシタとした前記演算増幅回路の前記入力に前記D/A変換回路からの信号を前記第4のキャパシタを介して受けて前記演算増幅回路の前記出力に演算値を生成すると共に、前記第4のキャパシタに前記演算値を標本化する。
【0026】
この巡回型A/D変換器によれば、単純な動作により、全差動構成のゲインステージにおいても、増幅型ノイズキャンセル処理及び巡回型A/D変換のための処理を行うことができ、しかも低ノイズ化が可能である。
【発明の効果】
【0027】
以上説明したように、本発明によれば、複数のキャパシタ及び演算増幅器を共用して、複雑な処理を避けて増幅型ノイズキャンセル処理及び巡回型A/D変換が提供される。
【図面の簡単な説明】
【0028】
本発明の上記の目的および他の目的、特徴、並びに利点は、添付図面を参照して進められる本発明の好適な実施の形態の以下の詳細な記述から、より容易に明らかになる。
【図1】図1は本実施の形態の巡回型A/D変換器の回路を概略的に示す図面である。
【図2】図2は、図1に示された巡回型A/D変換器のタイミングチャートを概略的に示す図面である。
【図3】図3は、図1に示された巡回型A/D変換器の主要な動作ステップにおける回路接続を概略的に示す図面である。
【図4】図4は、本実施の形態に係るCMOSイメージセンサ回路を概略的に示す図面である。
【図5】図5は、本実施の形態に係る巡回型A/D変換器の変形例の回路を概略的に示す図面である。
【図6】図6は、図5に示された巡回型A/D変換器の一の動作タイミングチャートを概略的に示す図面である。
【図7】図7は、図5に示された巡回型A/D変換器の主要な動作ステップにおける回路接続を概略的に示す図面である。
【図8】図8は、図5に示された巡回型A/D変換器の別の動作タイミングチャートを概略的に示す図面である。
【図9】図9は、図8に示された巡回型A/D変換器の主要な動作ステップにおける回路接続を概略的に示す図面である。
【図10】図10は、本実施の形態に係る巡回型A/D変換器の全差動構造の回路を示す図面である。
【図11】図11は、本実施の形態の巡回型A/D変換器の回路を概略的に示す図面である。
【符号の説明】
【0029】
VIN…入力信号、VR…第1の信号レベル、VS…第2の信号レベル、Ri、Si、TXi…制御信号、11…垂直シフトレジスタ、12…イメージアレイ、13…画素、14…巡回型A/D変換器のアレイ、15…データレジスタ、16…水平シフトレジスタ、17…冗長表現-非冗長表現変換回路、21…巡回型A/D変換器、23…ゲインステージ、25…サブA/D変換回路、27…論理回路、29…D/A変換回路、31、31a、31b…タイミング回路、33、35、37…キャパシタ、39…演算増幅回路、41…電圧源
【発明を実施するための最良の形態】
【0030】
本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、本発明の巡回型A/D変換器に係る実施の形態を説明する。可能な場合には、同一の部分には同一の符号を付する。
図1は、本実施の形態に係る巡回型A/D変換器の回路を概略的に示す図面である。図2は、図1に示された巡回型A/D変換器のタイミングチャートを概略的に示す図面である。図3は、図1に示された巡回型A/D変換器の主要な動作ステップにおける回路接続を概略的に示す図面である。
【0031】
巡回型A/D変換器21は入力信号VINを処理する。入力信号VINは、ノイズ成分を含む第1の信号レベルVRと該ノイズ成分に重畳した信号成分を含む第2の信号レベルVSとを有する。第2の信号レベルVSはノイズ成分を含む。
【0032】
巡回型A/D変換器21は、ゲインステージ23と、サブA/D変換回路25と、論理回路27と、D/A変換回路29と、タイミング回路31とを備える。ゲインステージ23は、第1、第2及び第3のキャパシタ33、35、37並びに演算増幅回路39を有する。ゲインステージ23は、第1~第3のキャパシタ33、35、37及び演算増幅回路39を用いて、ノイズキャンセル処理及び増幅を行って第1及び第2の信号レベルVR、VSの差分信号を生成する。ノイズキャンセル処理では、第1の信号レベルVRと第2の信号レベルVSとの差分が生成される。この差分の増幅は、ノイズキャンセル処理に伴って行われ、回路動作として同時に行われる。また、ゲインステージ23は、第1~第3のキャパシタ33、35、37及び演算増幅回路39を用いて、差分信号の巡回型A/D変換のための処理を行う。巡回型A/D変換処理は、ゲインステージ23からの信号に応答して、サブA/D変換回路25、論理回路27及びD/A変換回路29によって行われる。サブA/D変換回路25は、演算増幅回路39の出力(例えば、非反転出力)39aからの信号VOPを受ける。サブA/D変換回路25は、巡回型A/D変換のための処理によりゲインステージ23によって提供される演算値VOPを処理して、一巡回分に応じたディジタル信号SDIGを生成する。
【0033】
この巡回型A/D変換器21によれば、ゲインステージ23は、キャパシタ33、35、37及び演算増幅回路39を用いて、ノイズキャンセル処理・増幅を行って差分信号を生成する。また、ゲインステージ23は、キャパシタ33、35、37及び演算増幅回路39を用いて、差分信号の巡回型A/D変換のための処理を行う。巡回型A/D変換におけるゲインステージの利得は2又は2未満の値であることができる。ノイズキャンセル処理及び増幅ではキャパシタ33、35の並列接続を用いると共に、巡回型A/D変換のための処理ではキャパシタ35、37の並列接続を用いる。これよって、キャパシタ33、35、37及び演算増幅回路39が、ノイズキャンセル処理及び増幅並びに巡回型A/D変換のための処理において共用されている。キャパシタ33、35、37の値は、例えば図1に示されるように、
キャパシタ33:C1=(m-n)×C
キャパシタ35:C2=(m-1)×C
キャパシタ37:C3=C
である(m>n、n≧0)。n=0及びm≧2(2以上の数)である実施例では、C1=C2+C3が満たされる。このとき、巡回型A/D変換におけるゲインステージの利得が2である。しかしながら、後ほど説明されるように、巡回型A/D変換におけるゲインステージの利得が2未満であることができる。
【0034】
サブA/D変換回路25は、例えば1つのコンパレータを含むことができる。コンパレータは、入力アナログ信号を所定の基準信号と比較すると共に、比較結果を示す信号を提供する。この変換回路25を用いて、1ビットのディジタル値が得られる。コンパレータの数を増やせば、1ビットを越えるビット数のディジタル信号が得られる。サブA/D変換回路25は、例えば2つのコンパレータ25a、25bを含むことができる。コンパレータ25a、25bは、それぞれ、演算値VOP(最初の比較だけ、差分信号であるが、以下の説明では「演算値」を用いる)を基準信号+VRef/4、-VRef/4と比較すると共に、図1に示されるように、比較結果信号B0、B1を提供する。
演算値VOPの範囲 ディジタル信号
(1)-VRef/4>VOP、 -1(B1=0、B0=0)
(2)VRef/4≧VOP≧-VRef/4、0(B1=0、B0=1)
(3)VOP>+VRef/4、 +1(B1=1、B0=1)
となる。サブA/D変換回路25が演算値VOPを所定の2つの基準信号と比較することによって3値の冗長ディジタル信号を生成できる。この変換回路25によれば、入力アナログ信号を所定の2つの基準信号と比較するので、3値のディジタル信号が得られる。
【0035】
論理回路27は、サブA/D変換回路25に接続されており、巡回型A/D変換のためにD/A変換回路29を制御する制御信号SCONTを生成する。D/A変換回路29は制御信号SCONTに応じて動作し、最新の巡回型A/D変換の結果に応じたD/A信号SD/Aを生成する。D/A信号SD/Aは、本実施例では、論理回路27からの制御信号に応答して、例えば
(1)条件(-VRef/4>VOP)が満たされるとき、SA/D=VRefを提供する。
(2)条件(+VRef/4≧VOP≧-VRef/4)が満たされるとき、SA/D=0を提供する。
(3)条件(VOP>+VRef/4)が満たされるとき、SA/D=-VRefを提供する。
図4(a)に示されるように、これらの3領域に対して3値のA/D変換を行って「-1」、「0」、「+1」のディジタルコードDを割り当てる。最初のコードは最上位桁になる。D/A信号SD/Aは、次の巡回型A/D変換のためにゲインステージ23に提供される。サブA/D変換回路25及びD/A変換回路29には、電圧源41が、参照信号+VRef、-VRef、+VRef/4、-VRef/4を供給する。
【0036】
タイミング回路31は、ゲインステージ23のノイズキャンセル処理・増幅及び巡回型A/D変換の動作を制御する。このため、タイミング回路31は、図2に示される制御信号及びタイミング信号をゲインステージ23及びサブA/D変換回路25に供給する。ゲインステージ23は、タイミング回路31からの信号に応答して動作するスイッチ手段(φS、φ0~φ5)を備えることができる。このスイッチ手段は、ノイズキャンセル処理におけるキャパシタ33、35、37及び演算増幅回路39の接続を提供する。また、スイッチ手段は、巡回型A/D変換のための処理におけるキャパシタ33、35、37及び演算増幅回路39の接続を提供する。
【0037】
A/D変換処理は、図2に示される期間TSAMに行われるノイズキャンセル処理・増幅と、期間TA/Dに行われる巡回型A/D変換のための処理とを含む。
【0038】
ノイズキャンセル処理・増幅では、ゲインステージ23は、第1及び第2の信号レベル(VR、VS)のいずれか一方(例えば、第1の信号レベルVR)をキャパシタ33、35の各々に標本化すると共に、キャパシタ37を帰還キャパシタとした演算増幅回路39の入力(例えば、反転入力)39bにキャパシタ33、35を介して第1及び第2の信号レベル(VR、VS)のいずれか他方(例えば、第2の信号レベルVS)を受ける。ゲインステージ23は、この第2番目信号の受信に応答して、演算増幅回路39の出力39aに差分信号β×(VR-VS)を生成し、この差分信号をキャパシタ33、35の各々に標本化する。係数β(>1)は、増幅率を示す。巡回型A/D変換のための処理では、ゲインステージ23は、キャパシタ35、37の各々を帰還キャパシタとした演算増幅回路39の入力29bにD/A変換回路29からのD/A信号SD/Aをキャパシタ33を介して受けて演算増幅回路39の出力39aに演算値VOPを生成すると共に、キャパシタ33に演算値VOPを標本化する。本実施例では、演算増幅回路39の非反転入力39cは、仮想接地(或いは接地線)に接続されている。
【0039】
差分信号β×(VR-VS)の増幅は、キャパシタ37の容量値とキャパシタ33、35の容量値の和との比(C1+C2)/C3によって規定される増幅率で行われる。キャパシタ35、37の合成キャパシタンスと第1のキャパシタ33とのキャパシタンスは、巡回型A/D変換のための処理用に規定されている。この組み合わせをキャパシタ33、35のグループとキャパシタ37とに変更すると、ノイズキャンセル処理に伴って増幅が可能になる。
【0040】
図3を参照すると、ノイズキャンセル処理・増幅に期間(a)、(b)、(c)が規定されており、巡回型A/D変換のための処理には、期間(d)、(e)が規定されている。ゲインステージ23のスイッチ手段によって、ノイズキャンセル処理・増幅では、キャパシタ33、35を組み合わせるように接続すると共に、巡回型A/D変換のための処理ではキャパシタ35、37を組み合わせるように接続する。
【0041】
図3に示されたステップ(a)では、図2に示されるように、スイッチφS、φ0、φ2~φ4はターンオンしており、スイッチφ1、φ5はターンオフしている。クロックφCは、サブA/D変換回路(例えば2つのコンパレータ25a、25b)25の動作タイミングを決定している。スイッチ手段により以下の接続が提供される。スイッチ手段1Aは、リセットレベルVRの標本化のために、キャパシタ33、35を標本化容量として当該アナログ・ディジタル変換器21の信号入力22に選択的に接続すると共に、リセットするために、帰還キャパシタとして演算増幅回路39の入力39bと出力39aと接続されたキャパシタ37の両端並びに演算増幅回路39の入力39b及び出力39aを選択的に接続するために設けられる。また、スイッチ手段1Bは、演算増幅回路39の出力39aを信号入力22から切り離すと共に、演算増幅回路39の入力39bを接地線Gから切り離すために設けられている。キャパシタ33、35は並列に接続されており、キャパシタ33、35の一端は演算増幅回路39の動作により仮想接地されている。ゲインステージ23は、演算増幅回路39の入力39bと出力39aとを接続してキャパシタ37の電荷をリセットし、巡回型A/D変換器21の入力22からリセット信号VRをキャパシタ33、35の各々に標本化電荷を格納する。
【0042】
図3に示されたステップ(b)では、図2に示されるように、スイッチφ0、φ2~φ4はターンオンしており、スイッチφS、φ1、φ5はターンオフしている。スイッチ手段2Aは、信号レベルVSの標本化のために、キャパシタ33、35を演算増幅回路39の入力39bと信号入力22との間に選択的に接続すると共に、キャパシタ37を演算増幅回路39の入力39bと出力39aとの間に帰還容量として選択的に接続するために設けられる。スイッチ手段2Bは、演算増幅回路39のリセットの解除のために入力39bと出力39aとを選択的に切り離す(以後の工程においても同様)と共に、演算増幅回路39の出力39aを信号入力22から切り離し、演算増幅回路39の入力39bを接地線Gから切り離すために設けられる。ゲインステージ23は、信号レベルVSを演算増幅回路39の入力39bにキャパシタ33、35を介して受けたことに応答してキャパシタ33、35、37に標本化電荷を再配置して、演算増幅回路39の出力39aに差分信号を生成する。
【0043】
図3に示されたステップ(c)では、図2に示されるように、スイッチφ1~φ3、φ5はターンオンしており、スイッチφS、φ0、φ4はターンオフしている。スイッチ手段3Aは、差分信号の標本化のために、キャパシタ33、35を演算増幅回路39の出力39aと接地線Gとの間に選択的に接続し、キャパシタ37を演算増幅回路39の入力39bと出力39aとを選択的に接続するために設けられている。スイッチ手段3Bは、信号入力22をゲインステージ23の入力23aと切り離すと共に、キャパシタ33、35を演算増幅回路39の入力39bから切り離すために設けられている。キャパシタ33、35はスイッチφ1、φ2を介して接地されており、演算増幅回路39の出力39aに生成された差分信号は、スイッチφ3、φ5を介してキャパシタ33、35に標本化されて、差分信号に応じた電荷がキャパシタ33、35の各々に格納される。この差分信号は、信号φCに応答するサブA/D変換回路25に出力23cを介して提供される。
【0044】
図3に示されたステップ(d)では、図2に示されるように、スイッチφ2、φ4、φ5はターンオンしており、スイッチφS、φ0、φ1、φ3はターンオフしている。演算値VOPの生成のために、スイッチ手段4Aは、キャパシタ33を演算増幅回路39の入力39bとD/A変換回路29との間に選択的に接続すると共に、キャパシタ35、37を演算増幅回路39の入力39bと出力39aとの間に帰還容量として選択的に接続するために設けられている。スイッチ手段4Bは、信号入力22をゲインステージ23の入力23aと切り離すと共に、キャパシタ33をキャパシタ35から切り離すために設けられている。ゲインステージ39は、D/A変換回路29からの信号を演算増幅回路39の入力39bにキャパシタ33を介して受けて、これに応答してキャパシタ33上の電荷をキャパシタ35、37に転送して電荷を再配置することによって、演算増幅回路39の出力39bに演算値VOPを生成する。演算値VOPは、演算増幅回路39の入力39bと出力39aとの間に接続されたキャパシタ35、37の容量値の和とキャパシタ33の容量値との比によって規定される比率で処理される。
【0045】
図3に示されたステップ(e)では、図2に示されるように、スイッチφ1、φ3~φ5はターンオンしており、スイッチφS、φ0、φ2はターンオフしている。スイッチ手段5Aは、演算値VOPの格納のために、標本化キャパシタとしてキャパシタ33を演算増幅回路39の出力39aと接地線Gとの間に選択的に接続すると共に、帰還容量としてキャパシタ35、37を演算増幅回路39の入力39bと出力39aとの間に選択的に接続するために設けられる。スイッチ手段5Bは、キャパシタ33を演算増幅回路39に入力39bから切り離すと共に、キャパシタ33をキャパシタ35から切り離し、信号入力22からキャパシタ33、35を切り離すため設けられている。キャパシタ33は、演算値VOPをキャパシタ22に標本化して演算値VOPに対応した電荷を格納する。図2に示されるように、巡回型A/D変換処理のステップ(d)及び(e)を所望の回数で繰り返すステップによってサブA/D変換回路25がビット列(BD0、BD1、BDN-2)を提供する引き続く巡回型A/D変換においては、キャパシタ33、35、37上の電荷が、サブA/D変換回路25からの信号によって制御されるD/A信号SD/Aに応答して再配置される。
【0046】
以上説明したように、巡回型A/D変換器21によれば、ノイズキャンセル処理に用いる標本化キャパシタをキャパシタ33、35により構成すると共に帰還キャパシタをキャパシタ37により構成し、差分信号に応じた電荷をキャパシタ33、35の各々に格納するので、引き続く巡回型A/D変換のための処理においてキャパシタ35をキャパシタ37と組み合わせできる。巡回型A/D変換処理において、標本化キャパシタをキャパシタ33により構成すると共に、キャパシタ35、37が並列に接続されており、キャパシタ35、37が帰還キャパシタとして演算増幅回路39に接続されている。キャパシタの利用に無駄がない。また、スイッチφ5はキャパシタ35と演算増幅回路39の出力39aとの間に接続されている。スイッチφ5のターンオフにより、ノイズキャンセル処理及び増幅において、キャパシタ35を演算増幅回路39の出力39aから切り離している。スイッチφ3はキャパシタ35とキャパシタ33との間に接続されている。スイッチφ3のターンオフにより、ノイズキャンセル処理及び増幅において、キャパシタ35をキャパシタ33から切り離している。スイッチφ2及びφ3により、キャパシタ33、35の並列接続を可能にしている。スイッチφ4、φ5のターンオンにより、キャパシタ35を演算増幅回路39の入力39bと出力39aとの間に接続して、キャパシタ35、37の並列接続を可能にしている。
【0047】
簡単のために、n=0とするとき、巡回型A/D変換器21では、キャパシタ35とキャパシタ37との比(C2/C3)はm-1であり、キャパシタ33とキャパシタ37との比(C1/C3)はmである。mは2以上の数である。ゲインステージ23は、キャパシタンス比(C1+C2+C3)/(C2+C3)により巡回型A/D変換のための処理を行う。ノイズキャンセルの際における増幅は、キャパシタ37の容量値とキャパシタ33、35の容量値の和との比(C1+C2)/C3によって規定される。
【0048】
図4(b)は、図1に示されたA/D変換器を含むCMOSイメージセンサ回路の回路ブロックを概略的に示す図面である。垂直シフトレジスタ11は、イメージアレイ12を構成する画素13に与えられる制御信号Ri、Si、TXiを供給し、各画素13において得られた光電荷による信号を巡回型A/D変換器21のアレイ14へ伝送する。巡回型A/D変換器21のアレイ14は、図1に示される複数の基本回路を含み、また各画素13からの信号を並列して処理できる。巡回型A/D変換における巡回ごとのA/D変換結果は、データレジスタ15に格納され、水平シフトレジスタ16からの制御信号により水平走査によってA/D変換後に読み出される。そのディジタル値は3値を取る、すなわち冗長表現になっている。これらを水平走査で読み出したディジタル値は、冗長表現-非冗長表現変換回路17によって非冗長表現の2進数に変換される。
【0049】
図4を参照すると、巡回型A/D変換器21が、アレイ状に配置された画素を含むイメージセンサ回路に用いられている。画素13は、フォトダイオードPDiを含むセンサ回路13aと、センサ回路13aからのセンサ信号を増幅する増幅回路13bとを含む。画素13は、リセット信号を受けて内部状態を初期化する。この初期化の後に、画素13は、フォトダイオードPDiが受けた光に対応する電気信号を提供する。電気信号は、有意な信号成分だけでなくリセットノイズ等のノイズ成分も含む。各画素13は光を電荷に変換するためのフォトダイオードPDiと、いくつかのMOSトランジスタT1~T4とを備える。また、制御信号TXiに応答するトランジスタT1より電荷の移動が制御され、制御信号Riに応答するトランジスタT2より電荷の初期化が制御され、制御信号Siに応答するトランジスタT3より画素の選択が制御される。トランジスタT4はトランジスタT1とT2との接続点J1の電位に応答する。各画素13では、リセット動作に応答してリセットノイズが発生される。また、各画素13から出力される電圧には、画素毎に固有の固定パターンノイズが含まれる。また、ランダムノイズは、A/D変換器21の入力に接続される素子等により発生される。各画素13はマトリクス状に配置され、画素13からの信号VR、VSは、増幅回路13bに接続された信号線を介して、巡回型A/D変換器21のアレイ14に伝送される。
【0050】
図5は、本実施の形態に係る巡回型A/D変換器の変形例の回路を概略的に示す図面である。図6は、図5に示された巡回型A/D変換器の一の動作タイミングチャートを概略的に示す図面である。図7は、図5に示された巡回型A/D変換器の主要な動作ステップにおける回路接続を概略的に示す図面である。図8は、図5に示された巡回型A/D変換器の別の動作タイミングチャートを概略的に示す図面である。図9は、図8に示された巡回型A/D変換器の主要な動作ステップにおける回路接続を概略的に示す図面である。巡回型A/D変換器21aは、図2、図6及び図8に示された何れのタイミングチャートによっても動作可能である。
【0051】
巡回型A/D変換器21aは、ゲインステージ23に替えて、差分信号の巡回型A/D変換のための処理を行うゲインステージ24を含む。ゲインステージ24は、差分信号を生成するために、ノイズキャンセル処理を第1及び第2の処理モードで実行可能である。或いは、ゲインステージ24は、差分信号の生成のために、ノイズキャンセル処理を第1及び第3の処理モードで実行可能である。或いは、ゲインステージ24は、差分信号の生成のために、ノイズキャンセル処理を第1~第3の処理モードで実行可能である。タイミング回路31aは、ゲインステージ24における処理モードの動作を選択すると共に該選択されたノイズキャンセル処理の処理モードの動作及び前記巡回型A/D変換の動作を制御するための制御信号を供給する。タイミング回路31aは、第1の処理モードにおいては、図2に示されたタイミングチャートを実行するための制御信号をゲインステージ24に供給する。タイミング回路31aは、第2の処理モードにおいては、図6に示されたタイミングチャートを実行するための制御信号をゲインステージ24に供給する。タイミング回路31aは、第3の処理モードにおいては、図8に示されたタイミングチャートを実行するための制御信号をゲインステージ24に供給する。
【0052】
巡回型A/D変換器21aでは、第1及び第2の処理モードでは、それぞれ、第1及び第2の増幅率により増幅が行われる。第1の増幅率は第2の増幅率と異なる。第1の増幅率は、キャパシタ37の容量値とのキャパシタ33、35の容量値の和との比(C1+C2)/C3によって規定される。第2の増幅率はキャパシタ37の容量値とキャパシタ33の容量値との比C1/C3によって規定される。例えば巡回型A/D変換におけるゲインステージ24の利得が2であるとき、この巡回型A/D変換器21aの実施例によれば、キャパシタ33、35、37の組み合わせの変更により、第1及び第2の処理モードおける増幅率(利得A>1)を変えることができる。また、第3の処理モードでは、ノイズキャンセル処理に伴って増幅(利得A=1)は行われない。例えば巡回型A/D変換におけるゲインステージ24の利得が2未満であるとき、第1及び第2の処理モードにおいて、増幅率(利得A>1)が達成される。
【0053】
第2の処理モードは、図6に示されるタイミングチャートに従う。ゲインステージ24は、例えばリセットレベルVRをキャパシタ33に標本化すると共に、キャパシタ37を帰還キャパシタとした演算増幅回路39の入力39bにキャパシタ33を介して、例えば信号レベルVSを受けたことに応答して、演算増幅回路39の出力39aに差分信号の生成及び増幅を行う。この差分信号は、同様にキャパシタ33、35の各々に標本化される。
【0054】
第3の処理モードは、図8に示されるタイミングチャートに従う。ゲインステージ24は、例えばリセットレベルVRをキャパシタ33に標本化すると共に、キャパシタ35、37を帰還キャパシタとした演算増幅回路39の入力39bにキャパシタ33を介して、例えば信号レベルVSを受けたことに応答して、演算増幅回路39の出力39aに差分信号を生成する。この差分信号は、同様に、キャパシタ33、35の各々に標本化される。
【0055】
第2の処理モードをより詳細に説明する。ゲインステージ24は、ゲインステージ23の回路に追加されたスイッチφ6を含む。スイッチφ6はキャパシタ35(ノードJ2)と接地線との間に接続されている。スイッチφ6を追加するとき、図6に示されたタイミングチャートによりノイズキャンセル処理・増幅における動作が変更される。タイミング回路31aが、図6に示されたタイミングチャートのための制御信号を供給するとき、タイミングチャートの制御信号により、図3に示されたステップ(a)及び(b)に替えてステップ(f)及び(g)が行われる。
【0056】
図7を参照すると、ノイズキャンセル処理・増幅に期間ステップ(f)及び(g)が規定されており、標本化にはステップ(c)が用いられる。巡回型A/D変換のための処理には、期間(d)、(e)が用いられる。
【0057】
図7に示されたステップ(f)では、図7に示されるように、スイッチφS、φ0、φ2、φ4、φ6はターンオンしており、スイッチφ1、φ3、φ5はターンオフしている。クロックφCは、サブA/D変換回路(例えば2つのコンパレータ25a、25b)25の動作タイミングを決定している。スイッチ手段により以下の接続が提供される。スイッチ手段6Aは、リセットレベルVRの標本化のために、キャパシタ33を標本化容量として当該アナログ・ディジタル変換器21の信号入力22と演算増幅回路39の入力39bとの間に選択的に接続し、演算増幅回路39の入力39bと仮想接地線Gとの間にキャパシタ35を選択的に接続すると共に、リセットするために、演算増幅回路39の入力39bと出力39aとに接続されたキャパシタ37の両端並びに演算増幅回路39の入力39bと出力39aとを選択的に接続するために設けられる。また、スイッチ手段6Bは、演算増幅回路39の出力39aを接地線から切り離すと共に、キャパシタ33を接地線Gから切り離し、信号入力22aを接地線から切り離すために設けられている。キャパシタ33、35の一端は演算増幅回路39の動作により仮想接地に接続されており、キャパシタ35の他端はスイッチφ6を介して接地線に接続されている。ゲインステージ23は、演算増幅回路39の入力39b及び出力39a並びにキャパシタ37の電荷をリセットし、巡回型A/D変換器21aの入力22からリセット信号VRを受けてキャパシタ33に標本化電荷を格納する。
【0058】
図7に示されたステップ(g)では、図7に示されるように、スイッチφ0、φ2、φ4、φ6はターンオンしており、スイッチφS、φ1、φ3、φ5はターンオフしている。スイッチ手段7Aは、信号レベルVSの標本化のために、キャパシタ33を演算増幅回路39の入力39bと信号入力22との間に選択的に接続すると共に、キャパシタ37を演算増幅回路39の入力39bと出力39aとの間に帰還容量として選択的に接続するために設けられる。スイッチ手段7Bは、演算増幅回路39のリセットを解除して入力39bと出力39aとを選択的に切り離し、キャパシタ35を信号入力22aから切り離すと共に、キャパシタ35を演算増幅回路39の出力39aから切り離し、演算増幅回路39の入力39bを接地線から切り離すために設けられる。ゲインステージ24は、信号レベルVSを演算増幅回路39の入力39bにキャパシタ33を介して受けたことに応答してキャパシタ33、37において標本化電荷を再配置して、演算増幅回路39の出力39aに差分信号を生成する。差分信号は、ステップ(c)に従って、キャパシタ33、35に格納される。キャパシタ33、35、37に格納された電荷を用いて、巡回型A/D変換をステップ(d)及び(e)に従って行う。
【0059】
簡単のために、n=0とするとき、巡回型A/D変換器21では、キャパシタ35とキャパシタ37との比(C2/C3)はm-1であり、キャパシタ33とキャパシタ37との比(C1/C3)はmである。mは2以上の数である。ゲインステージ24は、キャパシタンス比(C1+C2+C3)/(C2+C3)により巡回型A/D変換のための処理を行う。ノイズキャンセルの際における増幅は、キャパシタ37の容量値とキャパシタ33、35の容量値の和との比C1/C3によって規定される。
【0060】
第3の処理モードをより詳細に説明する。図8に示されたタイミングチャートによりノイズキャンセル処理における動作が変更される。タイミング回路31aが、図8に示されたタイミングチャートのための制御信号を供給するとき、タイミングチャートの制御信号により、図3に示されたステップ(a)及び(b)に替えてステップ(h)及び(i)が行われる。
【0061】
図9参照すると、ノイズキャンセル処理に期間ステップ(h)及び(i)が規定されており、標本化にはステップ(c)が用いられる。巡回型A/D変換のための処理には、期間(d)、(e)が用いられる。全期間を通してスイッチφ5はターンオンであり、スイッチφ6はターンオフである。
【0062】
図9に示されたステップ(h)では、図9に示されるように、スイッチφS、φ0、φ2、φ4、φ5はターンオンしており、スイッチφ1、φ3、φ6はターンオフしている。クロックφCは、サブA/D変換回路(例えば2つのコンパレータ25a、25b)25の動作タイミングを決定している。スイッチ手段により以下の接続が提供される。スイッチ手段8Aは、リセットレベルVRの標本化のために、キャパシタ33を標本化容量として当該アナログ・ディジタル変換器21の信号入力22に選択的に接続すると共に、リセットするために、演算増幅回路39の入力39bと出力39aとの間に帰還キャパシタとして選択的に接続されたキャパシタ35、37の両端並びに演算増幅回路39の入力39b及び出力39aを選択的に接続するために設けられる。また、スイッチ手段8Bは、キャパシタ33の一端を接地線Gから切り離し、演算増幅回路39の入力39bを接地線Gから切り離すと共に、演算増幅回路39の出力39aを信号入力22aから切り離すために設けられている。キャパシタ33の一端は演算増幅回路39の動作により仮想接地に接続されている。ゲインステージ23は、演算増幅回路39の入力39bと出力39aとを接続してキャパシタ35、37の電荷をリセットし、巡回型A/D変換器21の入力22からリセットレベルVRを受けてキャパシタ33に標本化電荷を格納する。
【0063】
図9に示されたステップ(i)では、図9に示されるように、スイッチφ0、φ2、φ4、φ5はターンオンしており、スイッチφS、φ1、φ3、φ6はターンオフしている。スイッチ手段9Aは、信号レベルVSの標本化のために、キャパシタ33を演算増幅回路39の入力39bと信号入力22との間に選択的に接続すると共に、キャパシタ35、37を演算増幅回路39の入力39bと出力39aとの間に帰還キャパシタとして選択的に接続するために設けられる。スイッチ手段9Bは、演算増幅回路39のリセットを解除して入力39bと出力39aとを選択的に切り離し、演算増幅回路39の出力39aを信号入力22から切り離すと共に、キャパシタ33を接地線Gから切り離し、演算増幅回路39の入力39bを接地線Gから切り離すために設けられる。ゲインステージ24は、信号レベルVSを演算増幅回路39の入力39bにキャパシタ33を介して受けたことに応答してキャパシタ33、35、37に標本化電荷を再配置して、演算増幅回路39の出力39aに差分信号を生成する。差分信号は、ステップ(c)に従って、キャパシタ33、35に格納される。キャパシタ33、35、37に格納された電荷を用いて、巡回型A/D変換をステップ(d)及び(e)に従って行う。
【0064】
巡回型A/D変換器21aにおいて、簡単のために、n=0とするとき、巡回型A/D変換器21では、キャパシタ35とキャパシタ37との比(C2/C3)はm-1であり、キャパシタ33とキャパシタ37との比(C1/C3)はmである。mは2以上の正数である。ノイズキャンセル処理における利得は、キャパシタ37の容量値とキャパシタ33、35の容量値の和との比C1/(C2+C3)=1によって規定される。
【0065】
第1~第3の処理モードおけるゲインステージの利得G0、G1、G2に典型例な値を示す。n=0である実施では、G0=C1/(C2+C3)=1、G1=(C1+C2)/C3=2m-1、G2=C1/C3=mである。例えば
m、利得G0、利得G1、利得G2
2、 1、 3、 2
3/2 1、 5、 3/2
である。A/D変換器が同じ回路接続であるが、異なる利得で用途に応じて使い分けできる。この利得切換及びA/D変換のために、スイッチφ0がゲインステージ24の入力24aとキャパシタ端33aとの間に接続され、スイッチφ1がキャパシタ端33bと仮想接地Gとの間に接続され、スイッチφ2がキャパシタ端33bとキャパシタ端35bとの間に接続され、スイッチφ3がキャパシタ端33aとキャパシタ端35aとの間に接続され、スイッチφ4がキャパシタ端33b、35bと入力39bとの間に接続され、スイッチφ5がキャパシタ端35aと出力39aとの間に接続され、スイッチφ6がキャパシタ端35aと接地線との間に接続されている。これに加えて、スイッチφSが入力39bと出力39aとの間に接続されている。
【0066】
図10は、本実施の形態に係る巡回型A/D変換器の全差動構造の回路を示す図面である。2個のスイッチφ6を全ての期間にターンオフすれば、図1に示される回路と同様に、タイミング回路31から提供される制御信号によって、巡回型A/D変換器21bは、図2に示されるタイミングチャートに従って動作可能である。同様に、タイミング回路31aから提供される制御信号によって、巡回型A/D変換器21bは、図6及び図9に示されるタイミングチャートに従って動作可能である。
【0067】
巡回型A/D変換器21bは、ゲインステージ23に替えてゲインステージ26を含み、論理回路27に替えて論理回路28を含み、D/A変換回路29に替えてD/A変換回路30を含む。巡回型A/D変換器21bでは、ゲインステージ26は全差動構成であり、サブA/D変換回路は全差動構成のコンパレータを含む。ゲインステージ26は、第4、第5及び第6のキャパシタ43、45、47を更に有する。第4、第5及び第6のキャパシタタ43、45、47は、それぞれ、第1、第2及び第3のキャパシタ33、35、37に相補的な対応に従って接続されている。ノイズキャンセル処理・増幅では、ゲインステージ26は、例えばリセットレベルVRをキャパシタ33、35の各々及びキャパシタ43、45の各々に標本化すると共に、キャパシタ37及び47を帰還キャパシタとした演算増幅回路49の入力49b、49cにキャパシタ33、35及びキャパシタ43、45を介して信号レベルVSを受けたことに応答して、演算増幅回路49の出力49a、49dに差分信号及びその相補信号を生成し、これらの信号をそれぞれキャパシタ33、35の各々及びキャパシタ43、45の各々に標本化する。巡回型A/D変換のための処理では、ゲインステージ26は、キャパシタ35、37の各々及びキャパシタ45、47の各々を帰還キャパシタとした演算増幅回路49の入力49b、49cにD/A変換回路30からの信号をキャパシタ33及び43を介して受けて演算増幅回路49の出力49a、49dに演算値VOP+、VOP-を生成すると共に、キャパシタ33及び43に演算値VOP+、VOP-を標本化する。巡回型A/D変換器21bによれば、単純な動作により、全差動構成のゲインステージ26においても、増幅型ノイズキャンセル処理及び巡回型A/D変換のための処理を実行でき、しかも低ノイズ化が可能である。
【0068】
図11は、本実施の形態の巡回型A/D変換器の回路を概略的に示す図面である。この実施例では、巡回型A/D変換処理における利得が2未満であり、これを「2-a」と表す。シンボル「a」は1未満の正の数である。2未満の利得を用いることによって3値のディジタル冗長コードを用いることが不要になり、回路規模の縮小が可能になる。2未満の利得は、図11に示された回路において、n=1、m=8と設定すると、利得(C1+C2+C3)/(C2+C3)=1+(m-n)/m=1.875(a=0.125)を得る。このキャパシタ比を用いるとき、ノイズキャンセル処理では、1を越える利得として、G1=14及びG2=7を選択的に用いることができる。図11(a)を参照すると、巡回型A/D変換器21bは、サブA/D変換回路25からの信号SDIG(B0)のN個のディジタル値を補正して、M+1ビットのディジタル値を生成する補正回路70を含む。但し、N=(M+1)×log(2)/log(1-a)である。このために、巡回型A/D変換器は、M+1ビットのディジタル値を生成するためにN回(N>M+1)の巡回動作を行う。サブA/D変換回路(例えば2つのコンパレータ25a、25b)25はクロックφcの動作タイミングに応じて動作する。例えば、a=0.125、M=14であるとき、N=16.54ビット、すなわち17ビットに相当する巡回が必要である。
【0069】
ゲインステージ13の利得が2未満であるので、
【数1】
JP0005339454B2_000002t.gif
アナログ入力信号に対応する真のディジタル値を「X0」と記す。ディジタル値X0はVIN/VR、(VR=VRef)をディジタル化した値である。
【数2】
JP0005339454B2_000003t.gif
第i回目の演算増幅器の出力Xiと記し、1ビットのA/D変換値を「+1」又は「-1」をとるDiを用いて表すと共に、式(2)からX2~XNを求めて、これらを順に代入すると、
【数3】
JP0005339454B2_000004t.gif
となる。第1項は残差であるので、十分に小さい。この項を無視すると、
【数4】
JP0005339454B2_000005t.gif
が得られる。総和記号は積和演算である。ui=(2-a)-1-iと定義すると、総和記号の項は、
【数5】
JP0005339454B2_000006t.gif
と書くことができる。故に、補正回路70は、積和演算回路、或いは等価的な積和演算を行う回路を含む。
【0070】
補正回路70における補正は、巡回型A/D変換における利得に関連づけられた補正係数を用いてビット列(Nビット)の演算処理を行う。サブA/D変換回路25は、演算値VOPを比較するための単一のコンパレータ25cを含む。論理回路27は、サブA/D変換回路25からの信号SDIG(B0)に応答して、巡回型A/D変換のためにD/A変換回路29を制御する制御信号SCONT(φDN、φDP)を生成する。D/A変換回路29は制御信号SCONTに応じて動作し、最新の巡回型A/D変換の結果に応じたD/A信号SD/Aを生成する。D/A信号SD/Aは、本実施例では、論理回路27からの制御信号に応答して、例えば下記の2値を提供する。
(1)条件(0≧VOP)が満たされるとき、SA/D=VRef
(2)条件(VOP>0)が満たされるとき、SA/D=-VRef
図11(b)には、タイミング回路からの信号に応じて動作するゲインステージ23が示されている。ノイズキャンセル処理は、上記の実施例と同様に、図11(b)示される回路によって行われる。なお、必要な機能に応じたスイッチ手段が、スイッチ手段1A~9Bから選択される。
【0071】
好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。本発明は、本実施の形態に開示された特定の構成に限定されるものではない。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。
【産業上の利用可能性】
【0072】
以上説明したように、本実施の形態に係る発明は、ゲインを持つノイズキャンセル機能を設けた巡回型A/D変換に関する。CMOSイメージセンサのカラムにおいて、増幅機能をもつノイズキャンセル回路を用いることによって、低ノイズの読み出しを行うことができる。画素からの読出信号を増幅することによって、読み出し以降の信号線において重畳されるノイズ振幅を相対的に下げると共に、またノイズキャンセル回路のアンプ自身により発生されるノイズやCMOSイメージセンサの画素内のアンプにより発生される熱ノイズからの影響を低減できる。結果として、低ノイズの読み出しが提供される。また、イメージセンサのカラムにA/D変換器をアレイ状に配列して集積化回路を構成し、A/D変換器を並列に動作させることによって高速のA/D変換が実現される。一旦ディジタル信号に変換された後は、ノイズが重畳しないため低ノイズの信号読み出しに有効である。これまで回路方式では増幅型ノイズキャンセル器とA/D変換器との両方をカラムに集積化することはできる。しかしながら、増幅型ノイズキャンセル器とA/D変換器は別々の回路であるので、実装面積が大きくなる。
【0073】
一方、本実施の形態では、ゲインを持たせたノイズキャンセル処理と巡回型A/D変換処理を共通のキャパシタとオペアンプを用いて行うことができ、小さい面積の回路で実現できる。また、ゲインを持たせたノイズキャンセル処理により、低ノイズのイメージセンサが実現できる。
【0074】
したがって、本発明によれば、単純な動作により、効果的に増幅型ノイズキャンセル処理を行うことができ、しかも低ノイズ化が可能な巡回型A/D変換器が提供される。増幅型ノイズキャンセル処理及び巡回型A/D変換処理のために、複数のキャパシタ及び1個の演算増幅回路を無駄なく共有できる。
Drawing
(In Japanese)【図1】
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(In Japanese)【図2】
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(In Japanese)【図3】
2
(In Japanese)【図4】
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(In Japanese)【図5】
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(In Japanese)【図6】
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(In Japanese)【図7】
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(In Japanese)【図8】
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(In Japanese)【図9】
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(In Japanese)【図11】
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(In Japanese)【図10】
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