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Specification :(In Japanese)巡回型A/D変換器、イメージセンサデバイス、及びアナログ信号からディジタル信号を生成する方法

Country (In Japanese)日本国特許庁(JP)
Gazette (In Japanese)特許公報(B2)
Patent Number P5187782
Date of registration Feb 1, 2013
Date of issue Apr 24, 2013
Title of the invention, or title of the device (In Japanese)巡回型A/D変換器、イメージセンサデバイス、及びアナログ信号からディジタル信号を生成する方法
IPC (International Patent Classification) H03M   1/14        (2006.01)
FI (File Index) H03M 1/14 B
Number of claims or invention 12
Total pages 20
Application Number P2010-533923
Date of filing Oct 15, 2009
International application number PCT/JP2009/067853
International publication number WO2010/044444
Date of international publication Apr 22, 2010
Application number of the priority 2008269001
Priority date Oct 17, 2008
Claim of priority (country) (In Japanese)日本国(JP)
Date of request for substantive examination Oct 11, 2012
Patentee, or owner of utility model right (In Japanese)【識別番号】304023318
【氏名又は名称】国立大学法人静岡大学
Inventor, or creator of device (In Japanese)【氏名】川人 祥二
【氏名】朴 鍾皓
【氏名】青山 聡
【氏名】磯部 圭吾
Representative (In Japanese)【識別番号】100088155、【弁理士】、【氏名又は名称】長谷川 芳樹
【識別番号】100108257、【弁理士】、【氏名又は名称】近藤 伊知良
【識別番号】100124800、【弁理士】、【氏名又は名称】諏澤 勇司
Examiner (In Japanese)【審査官】柳下 勝幸
Document or reference (In Japanese)特開昭62-56023(JP,A)
特開2008-141399(JP,A)
Field of search H03M1/00-1/88
Scope of claims (In Japanese)【請求項1】
巡回型A/D変換器であって、
ディジタル値に変換されるアナログ信号を受ける入力、出力、並びに第1の入力、第2の入力及び出力を有するシングルエンド型の演算増幅回路を含むゲインステージと、
前記ゲインステージの前記出力からの信号又は前記アナログ信号に応じて、複数ビットを含むディジタル信号を生成するA/D変換回路と、
前記ディジタル信号に応じて、第1~第3の値を有する制御信号を生成する論理回路と、
前記制御信号に応答して前記ゲインステージに第1及び第2の電圧信号の少なくともいずれか一方を提供するD/A変換回路と
を備え、
前記ゲインステージは、第1~第3のキャパシタを含み、
前記演算増幅回路の前記第2の入力は、基準電位を受け、
前記ゲインステージは、前記演算増幅回路及び前記第1~第3のキャパシタにより演算値を生成する演算動作と、該演算値を前記第1及び第2のキャパシタに格納する格納動作を行い、
前記D/A変換回路は、前記第1及び第2のキャパシタにそれぞれ接続された第1及び第2の出力を有しており、
前記演算動作では、前記第3のキャパシタが前記演算増幅回路の前記出力と前記第1の入力との間に接続されると共に前記第1及び第2のキャパシタが前記D/A変換回路と前記第1の入力との間に接続されて、前記演算値が当該ゲインステージの前記出力に生成され、
前記D/A変換回路は、前記制御信号に応答して、前記第1の出力に前記第1及び第2の電圧信号のいずれかを提供すると共に前記第2の出力に前記第1及び第2の電圧信号のいずれかを提供するためのスイッチ回路を含む、ことを特徴とする巡回型A/D変換器。
【請求項2】
前記スイッチ回路は、前記制御信号の前記第1の値に応答して、前記第1及び第2のキャパシタの両方に前記第1の電圧信号を供給し、前記制御信号の前記第2の値に応答して、前記第1及び第2のキャパシタにそれぞれ第1及び第2の電圧信号を供給し、前記制御信号の前記第3の値に応答して、前記第1及び第2のキャパシタの両方に前記第2の電圧信号を供給する、ことを特徴とする請求項1に記載された巡回型A/D変換器。
【請求項3】
前記スイッチ回路は、前記第1の電圧信号源と前記第1の出力との間に接続された第1のスイッチと、前記第2の電圧信号源と前記第2の出力との間に接続された第2のスイッチと、並びに前記第1の出力と前記第2の出力との間に接続された第3のスイッチとから構成され、
前記D/A変換回路は、前記制御信号の前記第1の値に応答して、前記第1のスイッチ及び前記第3のスイッチをオンすることにより、それぞれ前記第1の出力、第2の出力を介して前記第1のキャパシタ及び第2のキャパシタに前記第1の電圧信号を供給し、
前記D/A変換回路は、前記制御信号の前記第2の値に応答して、前記第1のスイッチをオンすることにより、前記第1の出力を介して前記第1のキャパシタに前記第1の電圧信号を供給すると共に、前記第2のスイッチをオンすることにより、前記第2の出力を介して前記第2のキャパシタに前記第2の電圧信号を供給し、
前記D/A変換回路は、前記制御信号の前記第3の値に応答して、前記第2のスイッチ及び前記第3のスイッチをオンすることにより、それぞれ前記第1の出力、第2の出力を介して前記第1のキャパシタ及び第2のキャパシタに前記第2の電圧信号を供給する、ことを特徴とする請求項1又は請求項2に記載された巡回型A/D変換器。
【請求項4】
前記格納動作では、前記第3のキャパシタが前記演算増幅回路の前記出力と前記第1の入力との間に接続されると共に前記第1及び第2のキャパシタが前記演算増幅回路の前記出力と前記基準電位との間に接続される、ことを特徴とする請求項1~請求項3のいずれか一項に記載された巡回型A/D変換器。
【請求項5】
前記ゲインステージは、さらに、初期リセット動作を行うことができ、
前記初期リセット動作では、前記第1~第3のキャパシタは、前記演算増幅回路の前記第1の入力と前記演算増幅回路の前記出力との間に接続されると共に、前記演算増幅回路の前記第1の入力が前記演算増幅回路の前記出力に接続される、ことを特徴とする請求項1~請求項4のいずれか一項に記載された巡回型A/D変換器。
【請求項6】
前記ゲインステージは、初期格納動作では、前記演算増幅回路の前記第1の入力と前記演算増幅回路の前記出力とを互いに接続すると共に、前記アナログ信号を前記第1~第3のキャパシタに受ける、ことを特徴とする請求項1~請求項5のいずれか一項に記載された巡回型A/D変換器。
【請求項7】
イメージセンサデバイスであって、
イメージセンサセルのアレイを含むセルアレイと、
前記セルアレイに接続されており複数の巡回型A/D変換器を含む変換器アレイと
を備え、
前記巡回型A/D変換器の各々は、前記セルアレイのカラム線を介して前記イメージセンサセルに接続されており、
前記巡回型A/D変換器の各々は請求項1~請求項6のいずれか一項に記載されたものであって、前記演算動作の前に、前記第1~第3のキャパシタに前記アナログ信号を格納する、ことを特徴とするイメージセンサデバイス。
【請求項8】
前記イメージセンサセルは、リセットレベルを示す第1の信号と該リセットレベルに重畳された信号レベルを示す第2の信号とを生成可能であり、
前記ゲインステージは、前記演算増幅回路の前記出力と前記第1の入力とを互いに接続すると共に、前記ゲインステージの前記入力と前記演算増幅回路の前記第1の入力との間に前記第1及び第2のキャパシタを接続して、前記リセットレベルの信号を前記第1及び第2のキャパシタに受けており、
前記ゲインステージは、前記第3のキャパシタを前記演算増幅回路の前記出力と前記第1の入力との間に接続すると共に、前記ゲインステージの前記入力と前記演算増幅回路の前記第1の入力との間に接続して、前記信号レベルの信号を前記第1及び第2のキャパシタに受けている、ことを特徴とする請求項7に記載されたイメージセンサデバイス。
【請求項9】
ノイズキャンセル回路を更に備え、
前記イメージセンサセルは、リセットレベルを示す、第1の冗長ビット例からなる第1の信号と該リセットレベルに重畳された信号レベルを示す、第2の冗長ビット例からなる第2の信号とを生成可能であり、
前記ノイズキャンセル回路は、前記リセットレベルの信号の第1のA/D変換値を格納する第1の記憶回路と、前記信号レベルの信号の第2のA/D変換値を格納する第2の記憶回路と、前記第1のA/D変換値と前記第2のA/D変換値との差を生成して前記第2の信号から該リセットレベルを差し引いてリセットノイズをキャンセルする演算回路とを含む、ことを特徴とする請求項7に記載されたイメージセンサデバイス。
【請求項10】
前記演算回路は、前記第1及び第2の冗長ビット列を第1及び第2の非冗長ビット列にそれぞれ変換する第1及び第2冗長-非冗長反感回路、補数器、並びに加算器を含み、
前記演算回路は、前記第1冗長-非冗長変換回路の出力値と前記第2冗長-非冗長変換回路の出力値との差分をノイズキャンセル値として出力する、ことを特徴とする請求項9に記載されたイメージセンサデバイス。
【請求項11】
前記第1の電圧信号を発生する第1の基準電圧回路と、
前記第2の電圧信号を発生する第2の基準電圧回路と、
前記第1の基準電圧回路に接続された第1の導電線と、
前記第2の基準電圧回路に接続された第2の導電線と
を更に備え、
各巡回型A/D変換器内の前記D/A変換回路は、前記第1及び第2の導電線に接続されている、ことを特徴とする請求項7~請求項10のいずれか一項に記載されたイメージセンサデバイス。
【請求項12】
巡回型A/D変換を用いてアナログ信号からディジタル信号を生成する方法であって、
(a)第1~第3のキャパシタにアナログ値を有するA信号を格納するステップと、
(b)前記A信号のディジタル値を表しており第1~第3の値のいずれかを有するD0信号を生成するステップと、
(c)前記D0信号を生成した後に、前記第3のキャパシタを演算増幅回路の出力と演算増幅回路の第1の入力との間に接続すると共に前記第1及び第2のキャパシタの一端を前記演算増幅回路の前記第1の入力に接続して、前記第1のキャパシタの他端及び前記第2のキャパシタの他端にD/A信号を加えることによって、前記演算増幅回路の前記出力に演算値を生成するステップと、
(d)前記第3のキャパシタを前記演算増幅回路の前記出力と前記第1の入力との間に接続すると共に前記第1及び第2のキャパシタを前記演算増幅回路の前記出力と前記基準電位との間に接続することによって、前記第1及び第2のキャパシタに前記演算値を格納すると共に、前記演算値のディジタル値を表しており第1~第3の値を有するDi信号を生成するステップと、
(e)ステップ(c)及び(d)を繰り返して、前記ディジタル信号を生成するステップと
を備え、
前記D/A信号は、前記D0信号又は前記Di信号に応じたアナログ値の第1及び第2の電圧信号の少なくともいずれかであり、
前記D0信号が前記第1の値であるとき、前記第1の電圧信号が前記第1のキャパシタの他端及び前記第2のキャパシタの他端に加えられ、
前記D0信号が前記第2の値であるとき、前記第2の電圧信号が前記第1のキャパシタの他端及び前記第2のキャパシタの他端に加えられ、
前記D0信号が前記第3の値であるとき、前記第1及び第2の電圧信号が、それぞれ、前記第1及び第2のキャパシタの他端に加えられ、
前記Di信号が前記第1の値であるとき、前記第1の電圧信号が前記第1のキャパシタの他端及び前記第2のキャパシタの他端に加えられ、
前記Di信号が前記第2の値であるとき、前記第2の電圧信号が前記第1のキャパシタの他端及び前記第2のキャパシタの他端に加えられ、
前記Di信号が前記第3の値であるとき、前記第1及び第2の電圧信号が、それぞれ、前記第1及び第2のキャパシタの他端に加えられる、ことを特徴とする方法。
Detailed description of the invention (In Japanese)【技術分野】
【0001】
本発明は、巡回型A/D変換器、イメージセンサデバイス、及びアナログ信号からディジタル信号を生成する方法に関する。
【背景技術】
【0002】
特許文献1には、A/D変換アレイが記載されている。A/D変換アレイのA/D変換回路は、2つのキャパシタと反転増幅器とを含む。A/D変換回路のDA変換部は、3値(VRM、VRP、GND)のいずれかを一方のキャパシタに提供する。
特許文献2には、巡回型A/D変換器が記載されている。この巡回型A/D変換器は、2対のキャパシタと、差動入力及び差動出力を有する増幅器とを含む。A/D変換器のDA変換部は、3値(VRM、VRP、COMMON)のいずれかを一対のキャパシタに提供する。
特許文献3には、高精度巡回型A/D変換器が記載されている。このA/D変換器は、3つのキャパシタと、差動入力オペアンプとを含む。A/D変換器のDA変換部は、3値(+VR、-VR、GND)のいずれかを3つのうちの所定のキャパシタに提供する。
特許文献4には、巡回型A/D変換器が記載されている。このA/D変換器は、2対のキャパシタと、差動入力及び差動出力を有する増幅器とを含む。A/D変換器のDA変換部は、3値(+Vref1、-Vref2、COMMON)のいずれかを一対のキャパシタに提供する。
特許文献5には、NビットA/D変換器が記載されている。このA/D変換器は、2対のキャパシタと、演算増幅回路とを含む。A/D変換器のDA変換回路は、3値(+VR、-VR、GND)のいずれかを一対のキャパシタに提供する。
特許文献6には、アナログディジタル変換器が記載されている。このアナログディジタル変換器は、4つのキャパシタと、演算増幅回路とを含む。A/D変換器のDA変換回路は、3値(VREFP、VREFN、COMMON)のいずれかを一対のキャパシタに提供する。
特許文献7には、A/D変換器が記載されている。このA/D変換器は、2つのキャパシタと、演算増幅回路とを含む。A/D変換器のDA変換回路は、3値(VRM、VRP、COMMON)のいずれかを一対のキャパシタに提供する。
【先行技術文献】
【0003】

【特許文献1】特開2005-136540号公報
【特許文献2】特開2007-104531号公報
【特許文献3】特開2007-208815号公報
【特許文献4】特開2008-141397号公報
【特許文献5】特開2008-141399号公報
【特許文献6】特開2008-141396号公報
【特許文献7】特開2007-104655号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
特許文献1~7のA/D変換器のいずれも、単一の演算増幅回路と複数のキャパシタとを含むゲインステージを用いる。ゲインステージの回路は、シングルエンド及び差動増幅のいずれかの構成を有する。差動増幅型のゲインステージは、シングルエンド型のゲインステージの2倍の数のキャパシタを必要とする。一方、シングルエンド型のゲインステージの巡回動作は上記3値(VRM、VRP、ゼロ)の参照電圧を必要とする。この参照電圧は、A/D変換器のDA変換回路によって提供される。
【0005】
シングルエンド型のゲインステージと差動増幅型のゲインステージとにおけるキャパシタ数に上記の違いがあるので、シングルエンド型のゲインステージの回路面積は差動増幅型のゲインステージの回路面積よりも小さい。ところが、シングルエンド型のゲインステージでは、D/A変換のために、3値の参照電圧のいずれかをゲインステージ内のキャパシタの一端に提供する。これらの参照電圧が正確に生成されないとき、A/D変換に誤差が生じて、A/D変換特性の線形性を損なう。しかしながら、参照電圧を正確に生成することは容易ではない。半導体集積回路では、抵抗分圧を用いた回路を参照電圧の生成に用いるけれども、半導体集積回路における抵抗比の精度は高くない。正確な分圧により高精度の参照電圧を生成するためには、抵抗値のトリミングに用いる。このトリミングの使用は、A/D変換器の面積を増加させるだけでなく、A/D変換器のトリミング値を調整することも必要となる。
【0006】
本発明の目的は、このような事情を鑑みて為されたものであり、D/A変換のための参照電圧の数を低減できる巡回型A/D変換器を提供することを目的とし、また、この巡回型A/D変換器を含むイメージセンサデバイスを提供することを目的とし、さらに、D/A変換のための参照電圧の数を低減できる、アナログ信号からディジタル信号を生成する方法を提供することを目的とする。
【課題を解決するための手段】
【0007】
本発明の一側面は、巡回型A/D変換器である。この巡回型A/D変換器は、(a)ディジタル値に変換されるアナログ信号を受ける入力、出力、並びに第1の入力、第2の入力及び出力を有するシングルエンド型の演算増幅回路を含むゲインステージと、(b)ゲインステージの出力からの信号又は前記アナログ信号に応じて、複数ビットを含むディジタル信号を生成するA/D変換回路と、(c)ディジタル信号に応じて第1~第3の値を有する制御信号を生成する論理回路と、(d)制御信号に応答してゲインステージに第1及び第2の電圧信号の少なくともいずれか一方を提供するD/A変換回路とを備える。ゲインステージは、第1~第3のキャパシタを含む。演算増幅回路の第2の入力は、基準電位を受け、ゲインステージは、演算増幅回路及び第1~第3のキャパシタにより演算値を生成する演算動作と、該演算値を第1及び第2のキャパシタに格納する格納動作を行い、D/A変換回路は、第1及び第2のキャパシタにそれぞれ接続された第1及び第2の出力を有する。演算動作では、第3のキャパシタが演算増幅回路の出力と第1の入力との間に接続されると共に第1及び第2のキャパシタがD/A変換回路と第1の入力との間に接続されて、演算値が当該ゲインステージの出力に生成される。D/A変換回路は、制御信号に応答して、第1の出力に第1及び第2の電圧信号のいずれかを提供すると共に第2の出力に第1及び第2の電圧信号のいずれかを提供するためのスイッチ回路を含む。
【0008】
この巡回型A/D変換器によれば、第1及び第2のキャパシタは、それぞれ、D/A変換回路の第1及び第2の出力に接続されており、またD/A変換回路のスイッチ回路は、制御信号に応答して、第1及び第2の電圧信号の少なくともいずれかを第1の出力に提供できると共に第1及び第2の電圧信号の少なくともいずれかを第2の出力に提供できる。これ故に、演算動作において、スイッチ回路を用いて第1及び第2の電圧信号を第1及び第2のキャパシタの一端に切り換えることによって、ゲインステージは、D/A変換回路から3種の電圧信号を受けたように動作する。
【0009】
本発明に係る巡回型A/D変換器では、前記スイッチ回路は、前記制御信号の前記第1の値に応答して前記第1及び第2のキャパシタの両方に前記第1の電圧信号を供給し、前記制御信号の前記第2の値に応答して前記第1及び第2のキャパシタにそれぞれ第1及び第2の電圧信号を供給し、前記制御信号の前記第3の値に応答して前記第1及び第2のキャパシタの両方に前記第2の電圧信号を供給する。
【0010】
この巡回型A/D変換器によれば、第1及び第2のキャパシタにそれぞれD/A変換回路の第1及び第2の電圧信号を提供するとき、第1及び第2の電圧信号が第1及び第2のキャパシタを介して合成される。
【0011】
本発明に係る巡回型A/D変換器では、前記スイッチ回路は、前記第1の電圧信号源と前記第1の出力との間に接続された第1のスイッチと、前記第2の電圧信号源と前記第2の出力との間に接続された第2のスイッチと、並びに前記第1の出力と前記第2の出力との間に接続された第3のスイッチとから構成される。前記D/A変換回路は、前記制御信号の前記第1の値に応答して、前記第1のスイッチ及び前記第3のスイッチをオンすることにより、それぞれ前記第1の出力、第2の出力を介して前記第1のキャパシタ及び第2のキャパシタに前記第1の電圧信号を供給する。前記D/A変換回路は、前記制御信号の前記第2の値に応答して、前記第1のスイッチをオンすることにより、前記第1の出力を介して前記第1のキャパシタに前記第1の電圧信号を供給すると共に、前記第2のスイッチをオンすることにより、前記第2の出力を介して前記第2のキャパシタに前記第2の電圧信号を供給する。前記D/A変換回路は、前記制御信号の前記第3の値に応答して、前記第2のスイッチ及び前記第3のスイッチをオンすることにより、それぞれ前記第1の出力、第2の出力を介して前記第1のキャパシタ及び第2のキャパシタに前記第2の電圧信号を供給する。
【0012】
この巡回型A/D変換器によれば、第1~第3のスイッチを用いて第1及び第2の電圧信号を切り替えて第1及び第2のキャパシタに提供するとき、第1及び第2の電圧信号から第3の電圧値が合成される。
【0013】
本発明に係る巡回型A/D変換器では、格納動作では、第3のキャパシタが演算増幅回路の出力と第1の入力との間に接続されると共に第1及び第2のキャパシタが演算増幅回路の出力と基準電位との間に接続されることができる。この巡回型A/D変換器によれば、次の巡回A/D変換のための信号が第1及び第2のキャパシタに格納される。
【0014】
本発明に係る巡回型A/D変換器では、ゲインステージは、さらに、初期リセット動作を行うことができる。初期リセット動作では、第1~第3のキャパシタは、演算増幅回路の第1の入力と演算増幅回路の出力との間に接続されると共に、演算増幅回路の第1の入力が演算増幅回路の出力に接続されることができる。この巡回型A/D変換器によれば、第1~第3のキャパシタの初期リセット動作を、演算増幅回路を用いて行うことができる。
【0015】
本発明に係る巡回型A/D変換器では、ゲインステージは、初期格納動作において、演算増幅回路の第1の入力と演算増幅回路の出力とを互いに接続すると共に、アナログ信号を第1~第3のキャパシタに受ける。この巡回型A/D変換器によれば、初期の格納動作として、アナログ信号を第1~第3のキャパシタに格納することができる。
【0016】
本発明の別の側面は、イメージセンサデバイスである。このイメージセンサデバイスは、(a)イメージセンサセルのアレイを含むセルアレイと、(b)セルアレイに接続されており複数の巡回型A/D変換器を含む変換器アレイとを備える。巡回型A/D変換器の各々はセルアレイのカラム線を介してイメージセンサセルに接続されており、巡回型A/D変換器の各々は上記に記載されたものである。このイメージセンサデバイスによれば、巡回型A/D変換器の各々は、ゲインステージに第1及び第2の電圧信号の少なくともいずれか一方を提供するD/A変換回路を用いる。これ故に、イメージセンサデバイスの面積を小さくできる。
【0017】
本発明に係るイメージセンサデバイスでは、イメージセンサセルは、リセットレベルを示す第1の信号と該リセットレベルに重畳された信号レベルを示す第2の信号とを生成可能である。ゲインステージは、演算増幅回路の出力と第1の入力と互いに接続すると共に、ゲインステージの入力と演算増幅回路の第1の入力との間に第1及び第2のキャパシタを接続して、リセットレベルの信号を第1及び第2のキャパシタに受ける。ゲインステージは、第3のキャパシタを演算増幅回路の出力と第1の入力との間に接続すると共に、ゲインステージの入力と演算増幅回路の第1の入力との間に第1及び第2のキャパシタに接続して、信号レベルの信号を第1及び第2のキャパシタに受ける。
【0018】
このイメージセンサデバイスによれば、ゲインステージを用いて、リセット動作によるリセットレベルを第2の信号からキャンセルできる。
【0019】
本発明に係るイメージセンサデバイスでは、ノイズキャンセル回路を更に備えることができる。前記イメージセンサセルは、リセットレベルを示す、第1の冗長ビット例からなる第1の信号と該リセットレベルに重畳された信号レベルを示す、第2の冗長ビット例からなる第2の信号とを生成可能であり、前記ノイズキャンセル回路は、前記リセットレベルの信号の第1のA/D変換値を格納する第1の記憶回路と、前記信号レベルの信号の第2のA/D変換値を格納する第2の記憶回路と、前記第1のA/D変換値と前記第2のA/D変換値との差を生成して前記第2の信号から該リセットレベルを差し引いてリセットノイズをキャンセルする演算回路とを含む。このイメージセンサデバイスによれば、イメージセンサセルからの第1及び第2の信号のディジタル信号を利用して、リセット動作によるリセットレベルを第2の信号からキャンセルできる。
【0020】
本発明に係るイメージセンサデバイスでは、前記演算回路は、前記第1の冗長ビット列(第1の信号)及び前記第2の冗長ビット列(第2の信号)を非冗長ビット列にそれぞれ変換する第1及び第2冗長-非冗長反感回路、補数器、並びに加算器を含み、前記第1冗長-非冗長変換回路の出力値と前記第2冗長-非冗長変換回路の出力値との差分をノイズキャンセル値として出力することができる。このイメージセンサデバイスによれば、補数器及び加算器を用いて、第1冗長-非冗長変換回路の出力値と第2冗長-非冗長変換回路の出力値との差分を生成できる。
【0021】
本発明に係るイメージセンサデバイスは、第1の電圧信号を発生する第1の基準電圧回路と、第2の電圧信号を発生する第2の基準電圧回路と、第1の基準電圧回路に接続された第1の導電線と、第2の基準電圧回路に接続された第2の導電線とを更に備えることができる。各巡回型A/D変換器内のD/A変換回路は、第1及び第2の導電線に接続されている。このイメージセンサデバイスによれば、第1及び第2の電圧信号を各巡回型A/D変換器に提供するために、3本ではなく2本の導電線を用いる。
【0022】
本発明の更なる別の側面は、巡回型A/D変換を用いてアナログ信号からディジタル信号を生成する方法である。該方法は、(a)第1~第3のキャパシタにアナログ値を有するA信号を格納するステップと、(b)A信号のディジタル値を表しており第1~第3の値のいずれかを有するD0信号を生成するステップと、(c)D0信号を生成した後に、第3のキャパシタを演算増幅回路の出力と演算増幅回路の第1の入力との間に接続すると共に第1及び第2のキャパシタの一端を演算増幅回路の第1の入力に接続して、第1のキャパシタの他端及び第2のキャパシタの他端にD/A信号を加えることにより、演算増幅回路の出力に演算値を生成するステップと、(d)第1及び第2のキャパシタに演算値を格納すると共に、演算値のディジタル値を表しており第1~第3の値を有するDi信号を生成するステップと、(e)ステップ(c)及び(d)を繰り返して、ディジタル信号を生成するステップとを備える。D/A信号は、D0信号又はDi信号に応じたアナログ値の第1及び第2の電圧信号のいずれかであり、D0信号が第1の値であるとき、第1の電圧信号が第1のキャパシタの他端及び第2のキャパシタの他端に加えられ、D0信号が第2の値であるとき、第2の電圧信号が第1のキャパシタの他端及び第2のキャパシタの他端に加えられ、D0信号が第3の値であるとき、第1及び第2の電圧信号が、それぞれ、第1及び第2のキャパシタの他端に加えられる。また、Di信号が第1の値であるとき、第1の電圧信号が第1のキャパシタの他端及び第2のキャパシタの他端に加えられ、Di信号が第2の値であるとき、第2の電圧信号が第1のキャパシタの他端及び第2のキャパシタの他端に加えられ、Di信号が第3の値であるとき、第1及び第2の電圧信号が、それぞれ、第1及び第2のキャパシタの他端に加えられる。演算増幅回路の第2の入力は基準電位を受ける。
【0023】
この方法によれば、巡回型A/D変換を行うに際して、3種の電圧信号を用いることなく2種の電圧信号を用いて、アナログ信号を受けると共に、このアナログ信号を表すディジタル信号を生成できる。
【0024】
本発明の上記の目的および他の目的、特徴、並びに利点は、添付図面を参照して進められる本発明の好適な実施の形態の以下の詳細な記述から、より容易に明らかになる。
【発明の効果】
【0025】
本発明の一側面によれば、D/A変換のための参照電圧の数を低減できる巡回型A/D変換器が提供される。また、本発明の別の側面によれば、この巡回型A/D変換器を含むイメージセンサデバイスが提供される。さらに、本発明の更なる別の側面によれば、D/A変換のための参照電圧の数を低減できる、アナログ信号からディジタル信号を生成する
方法が提供される。
【図面の簡単な説明】
【0026】
【図1】図1は本実施の形態に係る巡回型A/D変換器の回路ブロックを示す図面である。
【図2】図2は、演算値VOPと一巡回毎のディジタル値との関係を示す図面である。
【図3】図3は、図1に示された巡回型A/D変換器におけるクロックタイミングを示す図面である。
【図4】図4は、図1に示された巡回型A/D変換器の動作を示す図面である。
【図5】図5は、初期リセット動作のための回路接続を示す図面である。
【図6】図6は、イメージセンサデバイスの回路ブロックを示す図面である。
【図7】図7は、イメージセンサの画素を示す図面である。
【図8】図8は、ディジタルノイズキャンセル回路内の演算回路を示すブロック図である。
【図9】図9は本実施の形態に係る巡回型A/D変換器の回路ブロックを示す図面である。
【図10】図10は、アナログCDSのための主要なステップを示す図面である。
【発明を実施するための形態】
【0027】
本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、本発明に係る巡回型A/D変換器、イメージセンサデバイス、及びアナログ信号からディジタル信号を生成する方法の実施の形態を説明する。可能な場合には同一の部分には同一の符号を付する。

【0028】
図1は、本実施の形態に係る巡回型A/D変換器の回路ブロックを示す図面である。この巡回型A/D変換器11は、ゲインステージ15と、A/D変換回路17と、論理回路19と、D/A変換回路21とを備える。ゲインステージ15は、ディジタル値に変換されるアナログ信号VINを受ける入力15a、及び一巡回毎の演算値VOPを提供する出力15bを含む。また、ゲインステージ15は、シングルエンド型の演算増幅回路23、及び第1~第3のキャパシタ25、27、29を含む。演算増幅回路23は、第1の入力23a、出力23b、及び第2の入力23cを有しており、出力23bの信号の位相は、第1の入力23aに与えられた信号の位相と反転している。例えば、第1及び第2の入力23a、23cは、それぞれ、反転入力端子及び非反転入力端子であり、出力23bは、非反転出力端子である。例えば、演算増幅回路23の第2の入力23cは、基準電位線LCOMに接続されており、また基準電位VCOMを受ける。A/D変換回路17は、ゲインステージ23の出力23bからの信号VOP又はアナログ信号VINに応じてディジタル信号Dを生成する。

【0029】
A/D変換回路17は、例えば2つのコンパレータ17a、17bを含むことができる。コンパレータ17a、17bは、それぞれ、入力アナログ信号をそれぞれの所定の基準信号VRCH、VRCLと比較すると共に、図1に示されるように、比較結果信号B0、B1を提供する。A/D変換回路17における基準信号VRCH、VRCLは、それぞれ、電圧源37a、37bによって提供される。ディジタル信号Dは、一巡回毎のA/D変換値を示す。ディジタル信号Dは、例えば2ビット(B0、B1)を有しており、各ビット(B0、B1)は、「1」または「0」を取りうる。巡回型A/D変換器11は、ビット(B0、B1)の組み合わせにより一巡回毎のディジタル値は第1~第3の値(D=0、D=1、D=2)を有する。論理回路19は、ディジタル信号Dに応じた制御信号VCONT(例えばφDH、φDL、φDS)を生成する。必要な場合には、A/D変換回路17では、例えば1つのコンパレータを時分割で用いて、演算値VOPを基準信号と比較すると共に、比較結果を示す信号B0、B1を提供することができる。

【0030】
ゲインステージ15は、演算動作及び格納操作を含むことができる。演算動作では、演算増幅回路23及び第1~第3のキャパシタ25、27、29により演算値VOPを生成する。格納動作では、演算値VOPを第1及び第2のキャパシタ25、27に格納する。

【0031】
この巡回型A/D変換器11によれば、第1及び第2のキャパシタ25、27は、それぞれ、D/A変換回路の第1及び第2の出力21a、21bに接続されている。また、D/A変換回路21のスイッチ回路31は、制御信号VCONTに応答して、電圧信号VDA1、VDA2の少なくともいずれかを第1の出力21aに提供できると共に、電圧信号VDA1、VDA2の少なくともいずれかを第2の出力21bに提供できる。これ故に、演算動作において、スイッチ回路31を用いて電圧信号VDA1、VDA2をキャパシタ25、27の一端に切り換えて印加することによって、ゲインステージ15は、D/A変換回路21から3種の電圧信号を受けたように動作する。具体的には、巡回型A/D変換器11では、D/A変換回路21は、ディジタル信号(B0、B1)の第1の値(D=2)に応答して、キャパシタ25、27に電圧信号VRHを提供する。D/A変換回路21は、ディジタル信号(B0、B1)の第2の値(D=1)に応答して、キャパシタ25、27にそれぞれ電圧信号VRH及びVRLを提供する。D/A変換回路21は、ディジタル信号(B0、B1)の第3の値(D=0)に応答して、キャパシタ25、27に電圧信号VRLを提供する。

【0032】
この巡回型A/D変換器によれば、キャパシタ25、27にそれぞれD/A変換回路の第1及び第2の電圧信号を提供するとき、第1及び第2の電圧信号がキャパシタ25、27を介して合成される。

【0033】
図2は、演算値VOPと一巡回毎のディジタル値との変換特性を示す図面である。
ディジタル信号 演算値VOPの範囲
D=0のとき、VRCL>VOP
D=1のとき、VRCH≧VOP≧VRCL
D=2のとき、VOP>VRCH、 (1)
となる。A/D変換回路17がゲインステージ15からの演算値VOPを所定の2つの基準信号と比較することによって3値の冗長ディジタル信号を生成している。

【0034】
D/A変換回路21は、制御信号VCONTに応答してゲインステージ15に第1及び第2の電圧信号VRH、VRLの少なくともいずれか一方を提供する。このために、D/A変換回路21は、第1及び第2の出力21a、21b、並びにスイッチ回路31を含む。スイッチ回路31は、制御信号VCONTに応答して、第1の出力21aに第1及び第2の電圧信号VRH、VRLのいずれかを提供すると共に第2の出力21bに第1及び第2の電圧信号VRH、VRLのいずれかを提供する。

【0035】
D/A変換回路21では、電圧信号VRH、VRLは第1及び第2の電圧源33、35によって提供される。第1の電圧源33は電圧VRHを提供する。第2の電圧源35は電圧VRLを提供する。第1の電圧源33の出力33aは、スイッチ回路31内のスイッチ31aを介して出力21aに接続されると共に、スイッチ回路31内のスイッチ31a、31cを介して出力21bに接続される。第2の電圧源35の出力35aは、スイッチ回路31内のスイッチ31b、31cを介して出力21aに接続されると共に、スイッチ回路31内のスイッチ31bを介して出力21bに接続される。D/A変換回路21の第1及び第2の出力21a、21bは、それぞれ、第1及び第2のキャパシタ25、27の一端25a、27aに接続されている。スイッチ31a~31cの開閉は、それぞれ、論理回路17からの制御信号φDH、φDS、φDLによって制御されるので、ディジタル信号B1、B0の値は、制御信号φDH、φDS、φDLのうちのいずれがアクティブになるかを決定する。

【0036】
D/A変換回路21は、論理回路17からの制御信号に応答して、例えば図2に示されるような値を提供する。
条件D=2が満たされるとき、VDA1=VDA2=VRHを提供する。
条件D=1が満たされるとき、VDA1=VRH、VDA2=VRLを提供する。
条件D=0が満たされるとき、
VDA1=VDA2=VRLを提供する。 (2)

【0037】
ゲインステージ15は、キャパシタ25、27、29及び演算増幅回路23の接続を行うための複数のスイッチを含む。これらのスイッチが図1に示されているけれども、スイッチ43、47、49、51、53、55の配置は一例である。これらのスイッチ43、47、49、51、53、55の制御は、クロック発生器41によって行われる。

【0038】
図3は、図1に示された巡回型A/D変換器におけるクロックタイミングを示す図面である。図4は、図1に示された巡回型A/D変換器の動作を説明する。キャパシタ25、27、29は、それぞれ、キャパシタンスC1a、C1b、C2を有する。

【0039】
図4(a)のステップS101(及びS201)では初期格納動作を行う。初期格納動作モードでは、アナログ信号VINをキャパシタ25、27、29に格納する。格納のために、キャパシタ25、27、29が互いに並列に接続される。また、当初のアナログ信号VINをA/D変換回路17に提供する。巡回型A/D変換器11は、アナログ信号VINをキャパシタ25、27、29に格納するための第1のスイッチ手段を含む。第1のスイッチ手段によって、当初のアナログ信号VINがA/D変換回路17に提供される。A/D変換回路17は、ディジタル信号D1(1)(D2(1))を生成する。信号D1(1)は論理回路19に提供され、論理回路19は、D/A変換回路21を制御する制御信号VCONTを生成する。

【0040】
アナログ信号VINをキャパシタ25、27、29に格納するために、スイッチ43を介してキャパシタ25の端子25aを入力15aに接続し、スイッチ31c、43を介してキャパシタ27の端子27aを入力15aに接続し、キャパシタ29の端子29aをスイッチ43、51を介して入力15aに接続すると共に、キャパシタ25、27の端子25b、27bにスイッチ49、53を介して基準電位を供給し、キャパシタ29の端子29bにスイッチ53を介して基準電位を供給する。第1のスイッチ手段において、クロック信号(φDS=1、φS=1、φ2=1、φR=1)によってスイッチ31c、43、49、53を導通にすると共に、クロック信号(φ1=0、φ4=0)によってスイッチ47、55を非導通にする。キャパシタ29の端子29aと出力23bとはスイッチ55によって分離され、出力23bは入力15aからスイッチ55によって分離される。ゲインステージ15は、演算増幅回路23の入力23aと出力23cとを互いに接続するとき、演算増幅回路23の出力23cには基準電位VCOMが発生される。この接続において、A/D変換回路17は当初のアナログ信号VINを受けて、クロックφcに応答してディジタル信号D(1)を生成する。なお、キャパシタ25の端子25aとキャパシタ27の端子27aとをスイッチ31cを介して接続しているけれども、この接続のために別途のスイッチを設けることができる。図3のタイミングチャートにおいて、信号(φDH、φDL、φDS)は、簡単のために、D/A変換回路21を制御するための波形を示している。これらの信号のうち、信号(φDS)は、該制御の信号波形とは別に、キャパシタ25の端子25aとキャパシタ27の端子27aとの接続のための信号波形を含む。

【0041】
図4(b)及び図4(c)のステップS102(及びS202)では、演算動作が行われる。演算動作モードでは、ゲインステージ15は、演算増幅回路23及びキャパシタ25、27、29により演算値VOPを生成する。演算動作では、キャパシタ29が演算増幅回路15の出力15bと入力15aとの間に接続されると共にキャパシタ25、27がD/A変換回路21と入力23aとの間に接続される。巡回型A/D変換器11は、演算動作のための第2のスイッチ手段を含む。制御信号VCONTの値に応じて、D/A変換回路21はゲインステージ15に電圧信号VDA1及び/又はVDA2を提供する。電圧信号VDA1、VDA2の印加に応答して、演算値VOPがゲインステージ15の出力15bに生成される。
演算値VOPは以下の式で表される。
VOP=(1+C1/C2)×VIN-VR (3)
C1=C1a+C1b (4)
である。また、値VRはD/A変換回路21からの電圧信号VDA1、VDA2によって規定されており、以下のように表される。
条件D=2が満たされるとき、VR=(C1a+C1b)×VRH/C2である。
条件D=1が満たされるとき、VR=(C1a×VRH+C1b×VRL)/C2である。
条件D=0が満たされるとき、
VR=(C1a+C1b)×VRL/C2である。 (5)

【0042】
関係C1a=C1b=C2/2が満たされるとき、式(3)及び関係(5)は以下のように書き換えられる。
VOP=2×VIN-VR (6)
また、関係(3)も以下のように書き換えられる。
条件D=2が満たされるとき、VR=VRHである。
条件D=1が満たされるとき、VR=(VRH+VRL)/2である。
条件D=0が満たされるとき、
VR=VRLである。 (7)
すなわち、D/A変換回路21は、3値のA/D変換値に対してVRH、VRL又はその中点の電圧(VRH+VRL)/2の3値を生成する。3値の生成が2つの参照電源のみを用いて可能にされるので、参照電圧源の数及び参照電圧の提供する配線の領域を節約できる。

【0043】
この動作において、参照電圧VRH、VRLの絶対値のずれは、A/D変換特性の線形性には影響がなく、中点電圧の生成の精度のみが線形性に影響する。キャパシタの容量比精度が、この中点電圧を規定する。容量の比精度は、抵抗の比精度に比べてはるかに高く、高精度なA/D変換器11を提供できる。

【0044】
演算値VOPの生成のために、スイッチ49を介してキャパシタ25、27の端子25b、27bを入力23aに接続し、キャパシタ29の端子29aをスイッチ55を介して出力23bに接続する。第2のスイッチ手段において、クロック信号(φ2=1、φ4=1)によってスイッチ49、55を導通にすると共に、クロック信号(φS=0、φ1=0、φ3=0、φR=0)によってスイッチ43、47、51、53を非導通にする。キャパシタ25、27の端子25b、27bは、スイッチ47によって基準電位線LCOMから分離され、キャパシタ25、27の端子25a、27aは、スイッチ51によって出力23bから分離される。入力23aと出力23bはスイッチ53によって分離される。

【0045】
図4(d)のステップS103(及びS203)では、格納動作が行われる。格納動作モードでは、演算増幅回路23の出力23b上の演算値VOPを第1及び第2のキャパシタ25、27に格納する。格納のために、キャパシタ25、27が互いに並列に接続される。巡回型A/D変換器11は、演算値VOPの格納のための第3のスイッチ手段を含む。また、第3のスイッチ手段によって、演算値VOPがアナログ信号としてA/D変換回路17に提供される。

【0046】
演算値VOPをキャパシタ25、27に格納するために、スイッチ51、55を介してキャパシタ25の端子25aを出力23bに接続し、スイッチ31c、51、55を介してキャパシタ27の端子27aを出力23bに接続すると共に、スイッチ47を介してキャパシタ25、27の端子25b、27bに基準電位を供給する。第3のスイッチ手段において、クロック信号(φDS=1、φ1=1、φ3=1、φ4=1)によってスイッチ31c、47、51、55を導通にすると共に、クロック信号(φS=0、φ2=0、φR=0)によってスイッチ43、49、53を非導通にする。キャパシタ25、27の端子25a、27aはスイッチ43によって入力15aから分離され、キャパシタ25、27の端子25b、27bはスイッチ49によって入力23aから分離される。ゲインステージ15の演算動作モードにおいて、演算増幅回路23の入力23aは基準電位VCOMになる。また、第3のスイッチ手段(本実施例では、スイッチ55)によって、演算値VOPがA/D変換回路17に提供される。

【0047】
図4(e)のステップS104(S204)では、ステップS102(S202)及びS103(S203)を繰り返して、ディジタル信号D1(2)~D1(N)、D2(2)~D2(N)を生成する。この繰り返しは、所定のビット数のA/D変換結果が得られるまで行われる。例えば、N回巡回すれば、ほぼN+1ビットに相当する分解能が得られ
る。

【0048】
必要な場合には、図5のステップS105(及びS205)では、初期リセット動作を行う。初期リセット動作のために、キャパシタ25、27、29の両端を接続する。また、後の動作のために、キャパシタ25、27、29の両端には、基準電位VCOMが与えられる。ゲインステージ15は、キャパシタ25、27、29を演算増幅回路23の入力23aと出力23bとの間に接続すると共に、演算増幅回路23の入力23aを出力23bに接続する。初期リセット動作のための第4のスイッチ手段を含む、第4のスイッチ手段において、クロック信号(φDS=1、φ2=1、φ3=1、φR=1、φ4=1)によってスイッチ31c、49、51、53、55を導通にすると共に、クロック信号(φS=0、φ1=0)によってスイッチ43、47を非導通にする。演算増幅回路23の出力23cには基準電位VCOMが発生される。

【0049】
3値のA/D変換では、参照電圧VRCH、VRCLは例えば式(8)、(9)で与えられる。
VRCH=(3×VRH+5×VRL)/8 (8)
VRCL=(5×VRH+3×VRL)/8 (9)
式(1)、(2)、(8)、(9)で表される1巡回あたりの変換特性は、図2に示される。

【0050】
図6は、イメージセンサデバイスの回路ブロックを示す図面である。図6を参照すると、イメージセンサ1では、イメージセンサセル2aのアレイを含むセルアレイ2の行に垂直シフトレジスタ3が接続されており、セルアレイ2の列にはA/D変換器アレイ4が接続されている。A/D変換器アレイ4は、アレイ状に配列された複数のA/D変換器を含む。各A/D変換器としてA/D変換器11を使用できる。A/D変換器11の各々はカラム線8を介してイメージセンサセル2aに接続されている。カラム線8にはバイアス回路9が接続されており、バイアス回路9は、各カラム線8に設けられた電流源トランジスタ9aと、電流源Ibiasとを含む。このイメージセンサデバイス1において、図3のタイミングチャートに従って、リセットレベルの信号S1のA/D変換値(D1(1)~D1(N))及び信号レベルの信号S2のA/D変換値(D2(1)~D2(N))を生成する。

【0051】
このイメージセンサデバイス1では、巡回型A/D変換器11の各々は、ゲインステージ15にD/A変換回路21を用いる。これ故に、イメージセンサデバイス1の面積を小さくできる。必要な場合には、A/D変換器アレイ4の出力は、冗長表現-非冗長表現変換回路7により画素2aからの信号に対応したMビットのディジタルコードを変換される。

【0052】
イメージセンサデバイス1は、電圧信号VRHを発生する基準電圧回路33と、電圧信号VRLを発生する基準電圧回路35と、基準電圧回路33に接続された第1の導電線10aと、基準電圧回路35に接続された導電線10bとを更に含む。導電線10a、10bは、カラム線8の延びる方向に交差する方向に延在する。各巡回型A/D変換器11内のD/A変換回路21は、導電線10a、10bに接続されている。このイメージセンサデバイスによれば、参照電圧信号VRH、VRLを巡回型A/D変換器11に提供するために、3本ではなく2本の導電線10a、10bを用いる。

【0053】
図7は、イメージセンサの画素を示す図面である。画素2aは、例えばCMOSイメージセンサセルの構造を有する。フォトダイオードDFが、イメージに関連する一画素分の光Lを受ける。選択トランジスタMSのゲートは、行方向に伸びるロウ選択線Sに接続される。リセットトランジスタMRのゲートはリセット線Rに接続される。転送トランジスタMTのゲートは、行方向に伸びる転送選択線に接続される。フォトダイオードDFの一端は転送トランジスタMTを介して浮遊拡散層FDに接続される。浮遊拡散層FDは、リセットトランジスタMRを介してリセット電位線Resetに接続されると共に、トランジスタMAのゲートに接続される。トランジスタMAの一電流端子(例えばドレイン)は、選択トランジスタMSを介してカラム線8に接続される。トランジスタMAは、浮遊拡散層FDの電荷量に応じて電位を選択トランジスタMSを介してカラム線に提供する。

【0054】
この構造の画素において、ノイズキャンセル動作は、以下のように行われる。まず、リセット制御信号RをリセットトランジスタMRに提供し、浮遊拡散層FDをリセットする。増幅トランジスタMAを介して、このリセットレベルを読み出す。次いで、電荷転送制御信号TXを転送トランジスタMTに供給し、フォトダイオードDFから光誘起信号電荷を浮遊拡散層に転送する。この後、トランジスタMAを介して、この信号レベルを読み出す。このように、画素2aは、リセットレベルを示す信号S1と該リセットレベルに重畳された信号レベルを示す信号S2とを生成可能である。

【0055】
このリセットレベルと信号レベルの差は、ディジタルノイズキャンセル回路5によって求められる。これによって、画素2aのトランジスタの特性ばらつきによる固定パターンノイズと、浮遊拡散層をリセットしたときに発生するリセットノイズといったノイズがキャンセルされる。A/D変換器アレイ4にはノイズキャンセル回路5が接続されており、A/D変換器アレイ4の出力はノイズキャンセル回路5に提供される。画素2aからの信号に対応するA/D変換値がノイズキャンセル回路5に格納される。ノイズキャンセル回路5は、水平シフトレジスタ6からの信号に応答して、イメージセンサ1の出力にディジタル信号DOUTへ提供する。ディジタルノイズキャンセルは、リセットレベルを示す信号S1を示すビット列と該リセットレベルに重畳された信号レベルを示す信号S2を示すビット列と差分を求めることによって行われる。

【0056】
ノイズキャンセル回路5は、第1の記憶回路61と、第2の記憶回路63と、演算回路65とを含む。第1の記憶回路61は、図3のタイミングチャートに従って生成されたA/D変換値(D1(1)~D1(N))を格納する。第2の記憶回路63は、図3のタイミングチャートに従って生成されたA/D変換値(D2(1)~D2(N))を格納する。演算回路65は、2つの記憶回路61、63に記憶されたビット列間の差分を求めることによって、ディジタルノイズキャンセルされた出力VOUTを生成する。

【0057】
差分の生成に先立って、冗長コード(1桁あたりD=0、1、2の3値を取る)のビット例を非冗長コードのビット列に変換する。N桁の冗長コードのA/D変換出力値の列(D(1)、D(2)、・・・、D(N-1)、D(N))と表すとき、D(1)が最上位ビットであり、D(N)が最下位ビットであり、各出力値D(i-1)=(B0(i-1)、B1(i-1))と表される。A/D変換出力値の列から各桁毎のビット列を生成する。B0ビット列は(B0(1)、B0(2)、・・・、B0(N))と表され、B1ビット列は(B1(0)、B1(2)、・・・、B1(N))と表される。

【0058】
冗長コードから非冗長コードへの変換は、以下のように行われる。3値の冗長コードDに対して
D、B1、B0
0、 0、 0
1、 0、 1
2、 1、 1
という対応により、A/D変換回路17の出力B1、B0の値が規定されるとき、非冗長コードは、N桁のB0ビット列をN桁のB1ビット列と加算して得られるN+1桁の2進数によって表される。上記の加算は加算器で行われる。リセットレベル及び信号レベルの各々のA/D変換値を非冗長コードに変換し後に、これらの非冗長コードの一方を補数表現に変換して、加算器により減算を行う。これにより、ノイズキャンセルが行われる。

【0059】
図8は、ディジタルノイズキャンセル回路内の演算回路を示すブロック図である。A/D変換器アレイ4からのリセットレベルの冗長ビット列は、記憶回路73に格納される。記憶回路73は、B0ビット列の記憶回路73aと、B1ビット列の記憶回路73bとを含む。記憶回路73は、冗長-非冗長変換回路77に接続される。冗長-非冗長変換回路77の加算器77aは、Nビット冗長表現のディジタル値をN+1ビット非冗長表現のディジタル値DN+1(R)に変換する。また、A/D変換器アレイ4からの信号レベルの冗長ビット列は、記憶回路75に格納される。記憶回路75は、B0ビット列の記憶回路75aと、B1ビット列の記憶回路75bとを含む。記憶回路75は、冗長-非冗長変換回路79に接続される。冗長-非冗長変換回路79の加算器79aは、Nビット冗長表現のディジタル値をN+1ビット非冗長表現のディジタル値DN+1(S)に変換する。冗長-非冗長変換回路79は補数器81に接続されており、補数器81は、非冗長補数表現のディジタル値(N+1ビット非冗長補数表現のディジタル値)DN+1(S)を生成する。加算器83は、ディジタル値DN+1(R)とディジタル値DN+1(S)とを加算して、ノイズキャンセルされたディジタル値VOUTを生成する。

【0060】
このイメージセンサデバイス1によれば、イメージセンサセル2aからの信号S1、S2のディジタル信号を利用して、リセット動作によるリセットレベルのノイズを、リセットノイズを示す電荷及び受光量を示す電荷から生成された信号からキャンセルできる。

【0061】
一例のディタルノイズキャンセル回路では、冗長-非冗長変換回路77及び79が、それぞれ、図6に示された記憶回路61及び63に含まれることができる。また、冗長-非冗長変換回路77及び79が、それぞれ、N+1ビット非冗長表現のディジタル値を格納する記憶回路77b及び79bを含むことができる。記憶回路63が補数器81を含むことができる。演算回路65は、加算器83を含むことができる。この構成によれば、カラム毎に設けられた回路において、非冗長表現のディジタル値が生成され、演算回路65は、全てのカラムに対して共用される。

【0062】
別の一例のディタルノイズキャンセル回路では、冗長-非冗長変換回路77及び79並びに補数器81が、図6に示された演算回路65に含まれることができる。演算回路65は、信号S1及びS2にそれぞれを示す2つのNビット冗長表現のディジタル値を受けて、これらに冗長-非冗長変換を行うと共に差分値を生成する。この構成によれば、冗長-非冗長変換回路及び差分器が、全てのカラムに対して共有される。

【0063】
また、上記のリセットレベルと信号レベルの差は、A/D変換の際にキャンセルできる。これにより、画素2aのトランジスタの特性ばらつきによる固定パターンノイズと、浮遊拡散層をリセットしたときに発生するリセットノイズといったノイズがキャンセルされる。

【0064】
図9は、本実施の形態に係る巡回型A/D変換器の回路ブロックを示す図面である。この巡回型A/D変換器11aは、ゲインステージ15と、A/D変換回路17と、論理回路19と、D/A変換回路21とを備える。ゲインステージ15は、ディジタル値に変換されるアナログ信号VINを受ける入力15a、及び一巡回毎の演算値VOPを提供する
出力15bを含む。また、ゲインステージ15は、シングルエンド型の演算増幅回路23及び第1~第3のキャパシタ25、27、29を含む。

【0065】
図10は、アナログ相関二重サンプリング(CDS)のための主要なステップを示す図面である。図10(a)及び図10(b)のステップでは、初期格納動作を行う。初期格納動作モードの前半では、リセットレベルを示す信号S1をキャパシタ25、27に格納する。図10(a)のステップでは、巡回型A/D変換器11aは、信号S1をキャパシ
タ25、27に格納するための第5のスイッチ手段を含む。

【0066】
信号S1をキャパシタ25、27に格納するために、キャパシタ25、27の端子25a、27aを入力15aに接続すると共に、キャパシタ25、27の端子25b、27bに基準電位を供給する。第5のスイッチ手段において、クロック信号(φS=1、φ2=1、φS=1)によってスイッチ42、49、52を導通にすると共に、クロック信号(φ1=0、φ1d=0)によってスイッチ47、50を非導通にする。ゲインステージ15は、演算増幅回路23の入力23aと出力23cとを互いに接続するとき、演算増幅回路23の出力23cには基準電位VCOMが発生される。この接続によって、キャパシタ25、27は、リセットレベルを示す信号S1を受ける。格納のために、キャパシタ25、27が互いに並列に接続される。

【0067】
初期格納動作モードの後半では、信号レベルを示す信号S2をキャパシタ25、27に受ける。図10(b)のステップでは、巡回型A/D変換器11aは、信号S2をキャパシタ25、27に格納すると共に、信号S1と信号S2との差分を生成する。差分値は、引き続く巡回動作のために、キャパシタ25、27、29に格納される。

【0068】
巡回型A/D変換器11aは、信号S1と信号S2との差分を生成するための第6のスイッチ手段を含む。格納及び差分生成のために、並列に接続されたキャパシタ25、27が入力15aと、演算増幅回路23の入力23aとの間に接続されると共に、キャパシタ29が演算増幅回路23の入力23aと出力23bとの間に接続される。

【0069】
第6のスイッチ手段において、クロック信号(φS=1、φ2=1)によってスイッチ42、49を導通にすると共に、クロック信号(φ1=0、φ1d=0、φS=0)によってスイッチ47、50、52を非導通にする。ゲインステージ15は、演算増幅回路23の入力23aと出力23cとを互いに接続するとき、演算増幅回路23の出力23cには演算値VOPが発生される。この接続によって、演算増幅回路23の出力23cは
VOP=(C1a+C1b)/C2×(VR-VS
で表される。

【0070】
このA/D変換器11aによれば、ゲインステージ15を用いて、リセット動作によるリセットレベルを打ち消した信号をA/D変換する。このA/D変換は、図4(b)~図4(d)に示されるステップによって行われる。

【0071】
好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。本発明は、本実施の形態に開示された特定の構成に限定されるものではない。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。
【符号の説明】
【0072】
1…イメージセンサ、2…セルアレイ、2a…イメージセンサセル、3…垂直シフトレジスタ、4…A/D変換器アレイ、5…ノイズキャンセル回路、8…カラム線、9…バイアス回路、10a、10b…導電線、11…巡回型A/D変換器、15…ゲインステージ、15a…ゲインステージの入力、15b…ゲインステージの出力、17…A/D変換回路、17a、17b…コンパレータ、19…論理回路、21…D/A変換回路、23…演算増幅回路、23a、23c…演算増幅回路の入力、23b…演算増幅回路の出力、25、27、29…キャパシタ、VIN…アナログ信号、LCOM…基準電位線、VCOM…基準電位、VOP…演算値(信号)、D…ディジタル信号、VRCH、VRCL…基準信号、B0、B1…ビット
Drawing
(In Japanese)【図1】
0
(In Japanese)【図2】
1
(In Japanese)【図3】
2
(In Japanese)【図4】
3
(In Japanese)【図5】
4
(In Japanese)【図6】
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(In Japanese)【図7】
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(In Japanese)【図8】
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(In Japanese)【図9】
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(In Japanese)【図10】
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