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Specification :(In Japanese)ヒステリシス制御装置

Country (In Japanese)日本国特許庁(JP)
Gazette (In Japanese)特許公報(B2)
Patent Number P5532640
Publication number P2010-220435A
Date of registration May 9, 2014
Date of issue Jun 25, 2014
Date of publication of application Sep 30, 2010
Title of the invention, or title of the device (In Japanese)ヒステリシス制御装置
IPC (International Patent Classification) H02M   3/155       (2006.01)
H03K   3/0233      (2006.01)
FI (File Index) H02M 3/155 H
H03K 3/023 D
Number of claims or invention 1
Total pages 11
Application Number P2009-066246
Date of filing Mar 18, 2009
Date of request for substantive examination Mar 16, 2012
Patentee, or owner of utility model right (In Japanese)【識別番号】304028726
【氏名又は名称】国立大学法人 大分大学
Inventor, or creator of device (In Japanese)【氏名】佐藤 輝被
Representative (In Japanese)【識別番号】100080089、【弁理士】、【氏名又は名称】牛木 護
Examiner (In Japanese)【審査官】松本 泰典
Document or reference (In Japanese)特開2006-311728(JP,A)
特開平05-102800(JP,A)
Field of search H02M 3/155
H03K 3/0233
Scope of claims (In Japanese)【請求項1】
抵抗(21)とキャパシタ(24)の直列回路で構成し、被制御物の検出電圧(v1)に応じてその傾きが変化する電圧信号(v)を生成する波形生成手段と、
指令電圧(v2)を設定する指令電圧設定手段(12)と、
反転入力端子から入力した波形生成手段(21,24)からの電圧信号(v)、非反転入力端子から入力したしきい値生成手段からの電圧信号(v)比較て、高レベルまたは低レベルの信号を出力する比較手段(25)を備え、
前記しきい値生成手段は、前記比較手段(25)の出力と前記指令電圧設定手段(12)との間に接続して、前記比較手段の出力に応じた異なるレベルの第1しきい値または第2しきい値の電圧信号(v)を生成するヒステリシス制御装置において、
前記被制御物は、スイッチング素子(43,44)のスイッチング動作により負荷(48)に直流出力電圧を供給する電源装置(41)であり、
前記被制御物の検出電圧(v1)は、前記電源装置(41)の出力電圧(vO)を検出したものであり、
前記比較手段(25)からの出力信号を前記スイッチング素子(43,44)の駆動信号として供給する駆動手段(45)を備え、
前記しきい値生成手段は、第1の抵抗(22)と前記第2の抵抗(23)の直列回路で構成され、前記第1の抵抗(22)と前記第2の抵抗(23)との接続点が前記比較手段(25)の非反転入力端子に接続され、
前記比較手段(25)からの出力を微分した信号を、前記しきい値生成手段(22,23)からの電圧信号(v)として前記比較手段(25)の非反転入力端子に供給する微分手段を設け、
前記微分手段は、前記比較手段(25)の出力側に接続したキャパシタ(31)とそのキャパシタ(31)に接続した前記第1の抵抗(22)との直列回路で構成したことを特徴とするヒステリシス制御装置。
Detailed description of the invention (In Japanese)【技術分野】
【0001】
本発明は、PWM(パルス幅変調)発生器を必要とする電子機器や電源装置などに適用されるヒステリシス制御装置に関する。
【背景技術】
【0002】
従来、スイッチング制御により電源装置の出力電圧を安定化するフィードバック制御装置として、例えば本願出願人が提案した特許文献1には、負荷電流の急激な変動に対する応答速度の高速化に応えるために、ヒステリシス特性を有する比較手段を組み込んだヒステリシス制御装置が開示されている。また別な特許文献2には、電源装置における出力電圧の変化を検出し、この検出電圧をヒステリシス特性を有する比較回路に入力して基準電圧と比較し、当該比較回路からの比較結果に基づき、スイッチング制御回路へのフィードバック信号を生成させるヒステリシス制御装置が提案されている。
【0003】
ここで、従来のヒステリシス制御装置101の回路例を図8に示す。同図において、11は例えば電源装置(図示せず)の出力電圧を分圧して得た検出電圧v1を生成する第1の電源であり、また12は基準電圧としての指令電圧v2を生成する第2の電源である。これらの電源11,12の他端は何れも接地される。ヒステリシス制御装置101は、抵抗21,22,23と、キャパシタ(コンデンサ)24と、ヒステリシス特性を有する比較手段25とにより構成され、比較手段25の出力端子と第1の電源11の一端との間に、抵抗21とキャパシタ24の直列回路が接続され、第2の電源12の一端と比較手段25の出力端子との間に、別な抵抗22,23の直列回路が接続されると共に、抵抗21とキャパシタ24の接続点が比較手段25の反転入力端子に接続され、さらに抵抗22,23の接続点が比較手段25の非反転入力端子に接続される。そして、接地ラインを基準として出力端子26にパルス状のPWM信号vPWMが出力される。なお、図8には示していないが、当該PWM信号vPWMは電源装置の駆動手段に供給され、この駆動手段から電源装置のスイッチング素子に対し、出力電圧の変動に応じたパルス導通幅を有する駆動信号が与えられることで、当該出力電圧の安定化が図られるようになっている。
【0004】
図9は、前記ヒステリシス制御装置101における各部の動作波形を示している。同図において、vPWMは比較手段25の出力端子に発生するPWM信号の電圧であり、vは比較手段25の非反転入力端子における電圧であり、さらにvは比較手段25の反転入力端子における電圧である。
【0005】
比較手段25は周知のように、その非反転入力端子の電圧v+が反転入力端子の電圧v-を上回ると、出力端子の電圧vPWMがL(低)レベルからH(高)レベルに切換わり、非反転入力端子の電圧vが反転入力端子の電圧v-を下回ると、出力端子の電圧vPWMがHレベルからLレベルに切換わる。ここでは特に、抵抗22,23の直列回路が第2の電源12と比較手段25の出力端子との間に接続している関係で、比較手段25の出力端子の電圧vPWMがHレベルの場合に、抵抗22,23の接続点ひいては比較手段25の非反転入力端子における電圧vは一定の第1しきい値となり、比較手段25の出力端子の電圧vPWMがLレベルの場合に、比較手段25の非反転入力端子における電圧vが前記第1しきい値よりも低い一定の第2しきい値となる。
【0006】
一方、比較手段25の反転入力端子における電圧vは、比較手段25の出力端子の電圧vPWMがHレベルの場合に、抵抗21を通してキャパシタ24が充電され、時間tの経過と共に上昇する。この電圧vが比較手段25の非反転入力端子における第1しきい値の電圧vに達すると、比較手段25の出力端子の電圧vPWMがHレベルからLレベルに転じる。比較手段25の出力端子の電圧vPWMがLレベルになると、キャパシタ24からの電荷は抵抗21を通して放電され、比較手段25の反転入力端子における電圧vは時間tの経過と共に下降する。この電圧vが比較手段25の非反転入力端子における第2しきい値の電圧vに達すると、比較手段25の出力端子の電圧vPWMがLレベルから再びHレベルに転じる。こうした動作を繰り返すことにより、比較手段25の反転入力端子における電圧vは三角波状に変化すると共に、電源装置の出力電圧すなわち検出電圧v1の変動に応じてそのパルス導通幅が増減するPWM信号vPWMが、ヒステリシス制御装置101の出力端子26に生成される。
【先行技術文献】
【0007】

【特許文献1】特開2008-283802号公報
【特許文献2】特開2004-64994号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
上記ヒステリシス制御装置101をスイッチング電源装置に組み込んだ場合、出力電圧の変動に対する応答性を損なわずに、スイッチング素子のスイッチング周波数を高くするには、前記第1しきい値と第2しきい値との差であるヒステリシス電圧幅を小さくしなければならない。しかし、指令電圧v2の電圧値や抵抗22,23の抵抗値を変えるなどして、ヒステリシス電圧幅が小さくなるように意図的に調整すると、今度はスイッチングノイズなどの影響を受けやすくなって、装置としてノイズに弱くなる欠点を有していた。
【0009】
そこで本発明は上記問題点に鑑み、ノイズに対して強く、応答性を損なわずに高周波数化に対応することができ、被制御物の小型化および軽量化を可能にするヒステリシス制御装置を提供することを、その目的とする。
【課題を解決するための手段】
【0010】
本発明のヒステリシス制御装置は、上記目的を達成するためになされたものであり、その特徴は次に示すとおりである。
【0011】
抵抗(21)とキャパシタ(24)の直列回路で構成し、被制御物の検出電圧(v1)に応じてその傾きが変化する電圧信号(v)を生成する波形生成手段と、指令電圧(v2)を設定する指令電圧設定手段(12)と、反転入力端子から入力した波形生成手段(21,24)からの電圧信号(v)、非反転入力端子から入力したしきい値生成手段からの電圧信号(v)比較て、高レベルまたは低レベルの信号を出力する比較手段(25)を備え、前記しきい値生成手段は、前記比較手段(25)の出力と前記指令電圧設定手段(12)との間に接続して、前記比較手段の出力に応じた異なるレベルの第1しきい値または第2しきい値の電圧信号(v)を生成するヒステリシス制御装置において、前記被制御物は、スイッチング素子(43,44)のスイッチング動作により負荷(48)に直流出力電圧を供給する電源装置(41)であり、前記被制御物の検出電圧(v1)は、前記電源装置(41)の出力電圧(vO)を検出したものであり、前記比較手段(25)からの出力信号を前記スイッチング素子(43,44)の駆動信号として供給する駆動手段(45)を備え、前記しきい値生成手段は、第1の抵抗(22)と前記第2の抵抗(23)の直列回路で構成され、前記第1の抵抗(22)と前記第2の抵抗(23)との接続点が前記比較手段(25)の非反転入力端子に接続され、前記比較手段(25)からの出力を微分した信号を、前記しきい値生成手段(22,23)からの電圧信号(v)として前記比較手段(25)の非反転入力端子に供給する微分手段を設け、前記微分手段は、前記比較手段(25)の出力側に接続したキャパシタ(31)とそのキャパシタ(31)に接続した前記第1の抵抗(22)との直列回路で構成したことを特徴とする
【発明の効果】
【0012】
本発明は上記の各手段により、次に示す効果を得ることが可能となる。
【0013】
比較手段からの出力が高レベルまたは低レベルに切換わった直後は、ヒステリシス制御装置の被制御物である電源装置からスイッチングノイズが発生するが、このときには本発明の微分手段によって、第1しきい値と第2しきい値との電圧差が大きくなり、その後はこの電圧差が次第に小さくなって、ヒステリシス電圧幅が時間的に変化する。こうすることで、ノイズに対して強く、応答性を損なわずに高周波数化に対応することができ、被制御物の小型化および軽量化を可能にするヒステリシス制御装置を提供できる。
【0014】
またこれは、既存のヒステリシス制御装置において、第1の抵抗と第2の抵抗の直列回路で構成されるしきい値生成手段に対して、キャパシタを1つ追加するだけで達成できる。
【0015】
さらに、スイッチング素子を有する電源装置を被制御物とした場合、この電源装置の出力電圧に応じたパルス導通幅の出力信号を比較手段で生成して、これをスイッチング素子の駆動信号として供給することが可能になる。これにより、電源装置として良好な応答特性とノイズ特性を維持しつつ、出力電圧の安定化を図ることが可能になる。
【図面の簡単な説明】
【0016】
【図1】本発明の一実施例を示すヒステリシス制御装置の回路図である。
【図2】図1のヒステリシス制御装置を組み込んだ電源装置の回路図である。
【図3】図1に示す実施例の動作を説明するための波形図である。
【図4】図2に示す回路構成において、出力電圧の負荷特性を示す実験結果のグラフである。
【図5】図2に示す回路構成において、出力電圧のライン特性を示す実験結果のグラフである。
【図6】図2に示す回路構成において、ヒステリシス制御装置における伝達関数のボード線図を示すグラフである。
【図7】図2に示す回路構成において、出力電圧の過渡応答を示すグラフである。
【図8】従来例におけるヒステリシス制御装置の回路図である。
【図9】図8に示す実施例の動作を説明するための波形図である。
【発明を実施するための形態】
【0017】
本発明の実施上好ましい構成は、抵抗21とキャパシタ24の直列回路で構成し、被制御物の検出電圧v1に応じてその傾きが変化するような電圧信号vを生成する波形生成手段21,24と、指令電圧v2を設定する指令電圧設定手段12と、反転入力端子から入力した波形生成手段(21,24)からの電圧信号(v)、非反転入力端子から入力したしきい値生成手段からの電圧信号(v)比較て、高レベルまたは低レベルの信号を出力する比較手段25とを備え、しきい値生成手段22,23は、前記比較手段25の出力と前記指令電圧設定手段12との間に接続して、比較手段25の出力に応じた異なるレベルの第1しきい値または第2しきい値の電圧信号vを生成するヒステリシス制御装置1において、被制御物は、スイッチング素子43,44のスイッチング動作により負荷48に直流出力電圧を供給する電源装置41であり、前記被制御物の検出電圧は電源装置41の出力電圧vOを検出したものであり、前記比較手段25からの出力信号をスイッチング素子43,44の駆動信号として供給する駆動手段45を備えており、しきい値生成手段は、第1の抵抗22と第2の抵抗23の直列回路で構成され、第1の抵抗22と第2の抵抗23との接続点が比較手段25の非反転入力端子に接続され、前記比較手段25からの出力を微分した信号を、前記しきい値生成手段22,23からの電圧信号vとして比較手段25の第2の入力に供給する微分手段22,31を設け、前記微分手段は、前記比較手段25の出力側に接続したキャパシタ31とそのキャパシタ31に接続した前記第1の抵抗22との直列回路で構成したものである
【実施例1】
【0018】
以下、添付図面を参照して、本発明におけるヒステリシス制御装置の好適な実施例について説明する。図1は、本発明で提案するヒステリシス制御装置1の回路図を示すもので、従来のヒステリシス制御装置101と異なる点は、抵抗22,23の直列回路に、ヒステリシス電圧幅可変手段としてのキャパシタ31が直列接続され、キャパシタ31と抵抗22,23からなる直列回路が、コンパレータである比較手段25の出力端子と第2の電源12の一端との間に接続されていることにある。このキャパシタ31は、前記抵抗22,23と共に、比較手段25からの出力を微分した電圧vを、比較手段25の非反転入力端子に供給する微分手段として設けられる。それ以外の構成は、従来の図8で示した回路図と共通している。
【実施例1】
【0019】
図2は、上記ヒステリシス制御装置1が制御対象とする被制御物として、電源装置41を適用した場合の回路図を示している。勿論、本発明のヒステリシス制御装置1は、電源装置41以外の各種電子機器にPWM発生器として組み込んでも構わない。
【実施例1】
【0020】
同図において、42は電源装置41の直流入力電源、43,44は電源装置41の両端間に接続するスイッチング素子の直列回路で、ここでは例として何れもMOS型FETが用いられている。当該スイッチング素子43,44には、駆動手段45からのパルス駆動信号が交互に与えられ、お互いのスイッチング素子43,44が相補的にオン,オフするようにスイッチング動作される。さらにスイッチング素子44の両端間には、インダクタ46と平滑コンデンサ47との直列回路が接続され、平滑コンデンサ47の両端間に負荷48が接続される。これにより、一方のスイッチング素子43がオン,他方のスイッチング素子44がオフの期間中は、入力電源42からの入力電圧Viがスイッチング素子43からインダクタ46を通して平滑コンデンサ47および負荷48に印加され、インダクタ46にエネルギーが蓄えられると共に、スイッチング素子43がオフ,スイッチング素子44がオンの期間中になると、インダクタ46の両端間に生じる起電圧が平滑コンデンサ47および負荷48に印加され、結果的に入力電圧Viよりも低い出力電圧vOを平滑コンデンサ47の両端間に生成することができる。
【実施例1】
【0021】
なお、図2に示す電源装置41は、トランスが存在しない非絶縁型の降圧コンバータであるが、例えば昇圧コンバータ若しくは昇降圧コンバータであってもよく、また入力側と出力側とを絶縁するトランスを介在させた絶縁型のコンバータであってもよい。ここでは少なくとも一乃至複数のスイッチング素子43,44を有し、そのスイッチング素子43,44のスイッチング動作により所望の出力電圧vOが取り出せるものであれば、どのような電源装置41であっても構わない。
【実施例1】
【0022】
図2のヒステリシス制御装置1は、図1に示したものに抵抗27とキャパシタ28が追加されている。具体的には、前記抵抗21とキャパシタ24の直列回路にはキャパシタ28が直列に接続され、キャパシタ28の一端が比較手段25の出力端子に接続される。また、キャパシタ24の両端間には抵抗27が接続される。比較手段25の出力端子は駆動手段45の入力に接続され、この比較手段25の出力端子に発生するPWM信号vPWMと同じタイミングで、第1のパルス駆動信号が駆動手段45からスイッチング素子43のゲートに供給されると共に、PWM信号vPWMを反転したタイミングで、第2のパルス駆動信号が駆動手段45からスイッチング素子44のゲートに供給される。
【実施例1】
【0023】
前記キャパシタ28は、駆動手段25の入力の直流成分をカットする直流カット手段として設けられている。また、抵抗21,キャパシタ24および抵抗27は、前記キャパシタ28からの出力を積分して、電源装置41の検出電圧に相当する出力電圧vOに重畳する積分手段である。
【実施例1】
【0024】
次に、図3の波形図を参照しながら、上記回路の動作を説明する。図3において、vPWMは比較手段25の出力端子に発生するPWM信号の電圧であり、vは比較手段25の非反転入力端子における電圧であり、さらにvは比較手段25の反転入力端子における電圧である。
【実施例1】
【0025】
比較手段25において、その非反転入力端子の電圧vが反転入力端子の電圧vを上回ると、出力端子の電圧vPWMがLレベルからHレベルに切換わり、非反転入力端子の電圧vが反転入力端子の電圧vを下回ると、出力端子の電圧vPWMがHレベルからLレベルに切換わる点は、従来の回路と同じである。特に本実施例では、比較手段25の出力端子と非反転入力端子との間に、キャパシタ31と抵抗22,23とによる微分手段が設けられている関係で、比較手段25の出力端子の電圧vPWMがLレベルからHレベルに切換わった直後に、比較手段25の非反転入力端子には従来よりも高い第1しきい値の電圧vが発生し、その後はこの第1しきい値の電圧vが時間の経過と共に指数関数的に減少すると共に、比較手段25の出力端子の電圧vPWMがHレベルからLレベルに切換わった直後に、比較手段25の非反転入力端子には従来よりも低い第2しきい値の電圧vが発生し、その後はこの第2しきい値の電圧vが時間の経過と共に指数関数的に増加する。
【実施例1】
【0026】
つまり、比較手段25の出力端子の電圧vPWMがLレベルまたはLレベルに切換わった直後は、ヒステリシス制御装置1の被制御物である電源装置41のスイッチング素子43,44からスイッチングノイズが発生するが、このときには前記微分手段によって、比較手段25の非反転入力端子に発生する電圧vは、第1しきい値と第2しきい値との電圧差が大きくなり、その後はこの電圧差が次第に小さくなって、当該ヒステリシス電圧幅(電圧差)が一定ではなく時間的に変化するようになる。したがって、電源装置41の出力電圧vOにスイッチングノイズが重畳しても、このノイズが第1しきい値や第2しきい値に達することがなく、比較手段25の出力端子はノイズの影響を受けないPWM信号vPWMを生成できる。また、時間の経過と共に、比較手段25の非反転入力端子に発生する電圧vのヒステリシス電圧幅は小さくなり、スイッチング素子43,44のスイッチング周波数を高くしても、ヒステリシス制御装置1の応答性は損なわれない。
【実施例1】
【0027】
結果的に、このような微分波形状の電圧vを、比較手段25の非反転入力端子に供給することで、ノイズに対して強く、応答性を損なわずに高周波数化に対応することができ、被制御物である電源装置41の小型化および軽量化を可能にするヒステリシス制御装置1を提供できる。
【実施例1】
【0028】
またこれは、既存のヒステリシス制御装置において、抵抗22,23の直列回路で構成されるしきい値生成手段に対して、キャパシタ31を1つ追加するだけで達成できる。
【実施例1】
【0029】
一方、比較手段25の反転入力端子における電圧vは、比較手段25の出力端子の電圧vPWMがHレベルの場合に、抵抗21を通してキャパシタ24が充電され、時間tの経過と共に上昇する。この電圧vが比較手段25の非反転入力端子における第1しきい値の電圧vに達すると、比較手段25の出力端子の電圧vPWMがHレベルからLレベルに転じる。比較手段25の出力端子の電圧vPWMがLレベルになると、キャパシタ24からの電荷は抵抗21を通して放電され、比較手段25の反転入力端子における電圧vは時間tの経過と共に下降する。この電圧vが比較手段25の非反転入力端子における第2しきい値の電圧vに達すると、比較手段25の出力端子の電圧vPWMがLレベルから再びHレベルに転じる。こうした動作を繰り返すことにより、比較手段25の反転入力端子における電圧vは三角波状に変化すると共に、電源装置41の出力電圧vOの変動に応じてそのパルス導通幅が増減するPWM信号vPWMが、比較手段25から駆動手段45に供給される。
【実施例1】
【0030】
なお、図2に示すヒステリシス制御装置1において、キャパシタ28と抵抗21,27は積分補償回路となっており、電源装置41の出力電圧vOの定常偏差を小さく抑える効果がある。また、キャパシタ24と抵抗21,27は微分補償回路となっており、電源装置41における過渡電圧の抑制に効果がある。
【実施例1】
【0031】
波形生成手段としての抵抗21とキャパシタ24は、電源装置41の検出電圧に相当する出力電圧vOが低いほど、比較手段25の反転入力端子に供給する電圧vが第1しきい値の電圧vに達するまでの時間が長くなり、逆に電源装置41の出力電圧vOが高いほど、比較手段25の反転入力端子に供給する電圧vが第1しきい値の電圧vに達するまでの時間が短くなるように、三角波状の電圧vを生成する。これにより、比較手段25の出力端子に発生するPWM信号vPWMは、電源装置41の出力電圧vOの変動に応じてそのパルス導通幅が増減し、このPWM信号vPWMに基づいて駆動手段45から各スイッチング素子43,44にパルス駆動信号が供給される。
【実施例1】
【0032】
つまり、スイッチング素子43,44を有する電源装置41を、ヒステリシス制御装置1の被制御物とした場合、この電源装置41の出力電圧vOに応じたパルス導通幅を有するPWM信号vPWMを比較手段25で生成して、これをスイッチング素子43,44のパルス駆動信号として供給することができる。そのため、電源装置41として良好な応答特性とノイズ特性を維持しつつ、出力電圧vOの安定化を図ることが可能になる。
【実施例1】
【0033】
図4および図5は、図2に示す回路構成において、出力電圧vOの負荷特性およびライン特性をそれぞれ示している。図4は負荷電流IOと出力電圧vOとの相関関係を示し、図5は入力電圧Viと出力電圧vOとの相関関係を示している。
【実施例1】
【0034】
定常状態の解析において、出力電圧vOは第2の電源12の基準電圧Vrと等しくなる(Vo=Vr)。ここでは実験での確認のために、5Vを1.2V-10Aに変換する同期整流器付きの降圧コンバータが実装されている。スイッチング周波数は約500kHzである。図4および図5に示す実験結果は、解析したものとよく一致しており、良好なレギュレーションを達成できる。
【実施例1】
【0035】
小信号のAC解析から、制御回路であるヒステリシス制御装置1の伝達関数V1(s)/Vo(s)は次のように示される。なお、ここでのV1は比較手段25の出力端子に発生する電圧である。
【実施例1】
【0036】
【数1】
JP0005532640B2_000002t.gif
【実施例1】
【0037】
但し、抵抗21の抵抗値をR1とし、キャパシタ24の静電容量をC1とし、電圧vのヒステリシス電圧幅をVHYSとすると、上記数1の時定数T1,T2は次のように示される。
【実施例1】
【0038】
【数2】
JP0005532640B2_000003t.gif
【実施例1】
【0039】
ここでは簡素化のために、キャパシタ28の静電容量C2と、抵抗27の抵抗値R2は、何れも無限大であると仮定する(C2=∞,R2=∞)。伝達関数V1(s)/Vo(s)のボード線図を図6に示す。その結果から、本実施例における制御方法は、微分的な貢献の有することがわかる。
【実施例1】
【0040】
図7は、出力電圧vOの過渡応答を示している。10A/μsのスルーレートで、負荷電流IOを0Aから10Aに変えている。同図において、(a)~(c)は出力電圧vOの波形をそれぞれ示しており、また(d)は負荷電流IOの波形を示している。時定数T1を増加することで発振が排除され、キャパシタ28の静電容量C2を増加させることで、沈降時間が短縮される。ここでは、優れた過渡応答性が達成される。
【実施例1】
【0041】
上記実施例から、電源装置41として高いスイッチング周波数で安定に動作する改良したバング-バング制御型DC-DCコンバータが提案された。上記各実験によって、定常状態と動的な特性が分析および確認された。その結果、良好な負荷およびラインレギュレーションと優れた過渡応答性能を達成できる。
【実施例1】
【0042】
本発明は上記実施例に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【産業上の利用可能性】
【0043】
本発明のヒステリシス制御装置は、上述したようにノイズに対して強く、応答性を損なわずに高周波数化に対応することができ、被制御物の小型化および軽量化を可能にするものとなる。このため、スイッチング電源装置を利用した各種電子機器などに活用されるなど、産業上広く利用されるものである。
【符号の説明】
【0044】
1 ヒステリシス制御装置
12 第2の電源(指令電圧設定手段)
21 抵抗(波形生成手段)
22 抵抗(しきい値生成手段,微分手段)
23 抵抗(しきい値生成手段)
24 キャパシタ(波形生成手段)
25 比較手段
31 キャパシタ(微分手段)
41 電源装置(被制御物)
43 スイッチング素子
44 スイッチング素子
45 駆動手段
48 負荷
Drawing
(In Japanese)【図1】
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(In Japanese)【図2】
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(In Japanese)【図3】
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(In Japanese)【図4】
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(In Japanese)【図5】
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(In Japanese)【図6】
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(In Japanese)【図7】
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(In Japanese)【図8】
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(In Japanese)【図9】
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