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明細書 :任意特性回路合成方法

発行国

日本国特許庁(JP)

公報種別

特許公報(B2)

特許番号

特許第5979704号 (P5979704)

公開番号

特開2013-190895 (P2013-190895A)

登録日

平成28年8月5日(2016.8.5)

発行日

平成28年8月31日(2016.8.31)

公開日

平成25年9月26日(2013.9.26)

発明の名称または考案の名称

任意特性回路合成方法

国際特許分類

G06F  17/50        (2006.01)
H03H  17/04        (2006.01)
H03H  17/00        (2006.01)

ＦＩ

G06F 17/50 652A
H03H 17/04 633A
H03H 17/00 601Z

請求項の数または発明の数

全頁数

出願番号

特願2012-055303 (P2012-055303)

出願日

平成24年3月13日(2012.3.13)

新規性喪失の例外の表示

特許法第３０条第１項適用２０１２年２月１４日同志社大学発行の「２０１１年度電気電子工学専攻博士課程（前期課程）修士論文審査会予稿集」に発表

審査請求日

平成27年3月11日(2015.3.11)

特許権者または実用新案権者

【識別番号】503027931
【氏名又は名称】学校法人同志社

発明者または考案者

【氏名】加藤利次
【氏名】井上馨

個別代理人の代理人

【識別番号】110000475、【氏名又は名称】特許業務法人みのり特許事務所

審査官

【審査官】松浦功

参考文献・文献

特開２００７－２５１５３３（ＪＰ，Ａ）
船渡寛人外１名，電力用アクティブパッシブ回路，電気学会論文誌Ｄ（産業応用部門誌）[online]，一般社団法人電気学会，１９９３年，Vol. 113, No. 5，pp. 601-610 ，［検索日 2015.11.26］，Ｊ－ＳＴＡＧＥ，ＵＲＬ，https://www.jstage.jst.go.jp/article/ieejias1987/113/5/113_5_601/_article/-char/ja/
船渡寛人外１名，直流電源不要の電力用アクティブパッシブリアクタンス回路，電気学会論文誌Ｄ（産業応用部門誌）[online]，一般社団法人電気学会，１９９４年，Vol. 114, No. 11，pp. 1100-1107 ，［検索日 2015.11.26］，Ｊ－ＳＴＡＧＥ，ＵＲＬ，https://www.jstage.jst.go.jp/article/ieejias1987/114/11/114_11_1100/_article/-char/ja/

調査した分野

Ｇ０６Ｆ１７／５０
Ｈ０３Ｈ１７／００－１７／０４
Ｈ０３Ｈ１１／４８
ＧｏｏｇｌｅＳｃｈｏｌａｒ
Ｊ－ＳＴＡＧＥ

特許請求の範囲

【請求項1】
インバータ回路およびエネルギー蓄積素子を含む主回路部と、測定した前記主回路部の端子電圧または端子電流に基づいて前記主回路部の端子電流または端子電圧に関する基準信号を生成する基準信号生成部と、前記主回路部の端子電流または端子電圧が前記基準信号に一致するように前記インバータ回路のスイッチ素子を制御する制御部とからなるシステムを用いて任意の特性を有する回路を合成する方法であって、
合成すべき回路の周波数特性に基づいて、アドミタンス形の合成を行うのか、インピーダンス形の合成を行うのかを決定し、
アドミタンス形の合成を行う場合は、電圧型の前記インバータ回路および前記エネルギー蓄積素子としてのインダクタを有する前記主回路部と、（Ｃ１）式で表現された前記回路のアドミタンス特性Ｙ（ｓ）に対応するように構成された前記基準信号生成部とを準備するとともに、測定した端子電圧と前記アドミタンス特性Ｙ（ｓ）とに基づいて端子電流に関する前記基準信号を生成し、
【数1】

（ただし、Ｃ_０，Ｇ_０は任意の定数であり、ａ_{１1…１Ｎｃ}，ａ_{０1…０Ｎｃ}，ｂ_{１1…１Ｎｃ}，ｂ_{０1…０Ｎｃ}，ａ_{ｒ1…ｒＮｓ}，ｂ_{ｒ1…ｒＮｓ}は任意の係数である）
インピーダンス形の合成を行う場合は、電流型の前記インバータ回路および前記エネルギー蓄積素子としてのキャパシタを有する前記主回路部と、（Ｃ２）式で表現された前記回路のインピーダンス特性Ｚ（ｓ）に対応するように構成された前記基準信号生成部とを準備するとともに、測定した端子電流と前記インピーダンス特性Ｚ（ｓ）とに基づいて端子電圧に関する前記基準信号を生成する
【数2】

（ただし、Ｌ_０，Ｒ_０は任意の定数である）
ことを特徴とする任意特性回路合成方法。
【請求項2】
前記基準信号生成部が、前記アドミタンス特性Ｙ（ｓ）または前記インピーダンス特性Ｚ（ｓ）に対応する関数を、（Ｃ３）式で表現されるディジタルフィルタで構成したものであることを特徴とする請求項１に記載の任意特性回路合成方法。
【数3】

（ただし、ａ_１…Ｎｉ，ｂ_1…Ｎｖは任意の係数である）
【請求項3】
前記ディジタルフィルタが、前記基準信号生成部および前記制御部における制御遅れを考慮したものであることを特徴とする請求項２に記載の任意特性回路合成方法。

発明の詳細な説明

【技術分野】
【0001】
本発明は、インバータ回路とエネルギー蓄積素子を含む主回路部を適切に制御することにより、任意の特性を有する回路を合成する方法に関する。
【背景技術】
【0002】
任意の線形１端子対回路の時間領域における特性は、図１（Ａ）に示すように、過渡アドミタンスｙ（ｔ）または過渡インピーダンスｚ（ｔ）により表すことができる。同回路の端子電圧および端子電流の時間関数をそれぞれｖ（ｔ）、ｉ（ｔ）とすると、端子電流i（ｔ）および端子電圧ｖ（ｔ）の関係は相乗記号を＊として次式の通りとなる。
【数1】

【0003】
また、任意の線形１端子対回路の周波数領域における特性は、図１（Ｂ）に示すように、アドミタンス関数Ｙ（ｓ）またはインピーダンス関数Ｚ（ｓ）により表すことができる。同回路の端子電圧および端子電流の周波数関数をそれぞれＶ（ｓ）、Ｉ（ｓ）とすると、端子電流Ｉ（ｓ）および端子電圧Ｖ（ｓ）の関係は次式の通りとなる。ただし、ωを角周波数としてｓ＝ｊωである。
【数2】

【0004】
任意の特性を有する回路を合成する従来の方法としては、回路全体の特性が所望のアドミタンス特性（ｙ（ｔ）、Ｙ（ｓ））またはインピーダンス特性（ｚ（ｔ）、Ｚ（ｓ））となるように複数の回路素子（抵抗、キャパシタ、インダクタ等）を組み合わせる方法がある。しかしながら、この従来の合成方法は、特性を変更する際に具体的な回路素子を組み合わせなおす必要があるという問題があった。また、この合成方法は、現実に存在しない特性を持つ回路（例えば、負性インダクタ）を合成することができないという問題があった。
【0005】
なお、負性インダクタを合成することができる合成方法としては、非特許文献１に記載の方法が知られている。しかしながら、この合成方法は、オペアンプおよびアナログ乗算器を含むアナログ部品からなる帰還回路を用いた、負性インダクタの合成に特化した合成方法であり、汎用性が高くなかった。
【先行技術文献】
【0006】

【非特許文献1】Hirohito Funato, Atsuo Kawamura and Kenzo Kamiyama, "Realization of Negative Inductance Using Variable Active-Passive Reactance (VAPAR)", IEEE Transactions on Power Electronics, July 1997, Vol.12, No.4, pp.589-596
【発明の概要】
【発明が解決しようとする課題】
【0007】
本発明は上記事情に鑑みてなされたものであり、その課題とするところは、汎用性が高く、しかも現実に存在しない特性を持つ回路をも合成することができる任意特性回路合成方法を提供することにある。
【課題を解決するための手段】
【0008】
上記課題を解決するために、本発明に係る任意特性回路合成方法は、インバータ回路およびエネルギー蓄積素子を含む主回路部と、測定した主回路部の端子電圧または端子電流に基づいて主回路部の端子電流または端子電圧に関する基準信号を生成する基準信号生成部と、主回路部の端子電流または端子電圧が基準信号に一致するようにインバータ回路のスイッチ素子を制御する制御部とからなるシステムを用いて任意の特性を有する回路を合成する方法であって、
１）合成すべき回路の周波数特性に基づいて、アドミタンス形の合成を行うのか、インピーダンス形の合成を行うのかを決定し、
２－１）アドミタンス形の合成を行う場合は、電圧型のインバータ回路およびエネルギー蓄積素子としてのインダクタを有する主回路部と、（Ｃ１）式で表現された合成すべき回路のアドミタンス特性Ｙ（ｓ）に対応するように構成された基準信号生成部とを準備するとともに、測定した端子電圧とアドミタンス特性Ｙ（ｓ）とに基づいて端子電流に関する基準信号を生成し、
【数3】

（ただし、Ｃ_０，Ｇ_０は任意の定数であり、ａ_{１1…１Ｎｃ}，ａ_{０1…０Ｎｃ}，ｂ_{１1…１Ｎｃ}，ｂ_{０1…０Ｎｃ}，ａ_{ｒ1…ｒＮｓ}，ｂ_{ｒ1…ｒＮｓ}は任意の係数である）
２－２）インピーダンス形の合成を行う場合は、電流型のインバータ回路およびエネルギー蓄積素子としてのキャパシタを有する主回路部と、（Ｃ２）式で表現された合成すべき回路のインピーダンス特性Ｚ（ｓ）に対応するように構成された基準信号生成部とを準備するとともに、測定した端子電流とインピーダンス特性Ｚ（ｓ）とに基づいて端子電圧に関する基準信号を生成する
【数4】

（ただし、Ｌ_０，Ｒ_０は任意の定数である）
ことを特徴とする。
【0009】
上記任意特性回路合成方法では、基準信号生成部が、上記アドミタンス特性Ｙ（ｓ）または上記インピーダンス特性Ｚ（ｓ）に対応する関数を、（Ｃ３）式で表現されるディジタルフィルタで構成したものであってもよい。
【数5】

（ただし、ａ_１…Ｎｉ，ｂ_1…Ｎｖは任意の係数である）
【0010】
この場合、ディジタルフィルタは、基準信号生成部および制御部における制御遅れを考慮したものであることが好ましい。
【発明の効果】
【0011】
本発明によれば、汎用性が高く、しかも現実に存在しない特性を持つ回路をも合成することができる任意特性回路合成方法を提供することができる。
【図面の簡単な説明】
【0012】
【図1】端子電流と端子電圧の関係を示す図であって、（Ａ）は時間領域における関係図、（Ｂ）は周波数領域における関係図である。
【図2】本発明に係る任意特性回路合成方法で使用する主回路部の回路図であって、（Ａ）はアドミタンス形の合成を行う場合に使用する主回路部、（Ｂ）はインピーダンス形の合成を行う場合に使用する主回路部である。
【図3】本発明に係る任意特性回路合成方法で使用する簡略化された主回路部の回路図であって、（Ａ）はアドミタンス形の合成を行う場合に使用する主回路部、（Ｂ）はインピーダンス形の合成を行う場合に使用する主回路部である。
【図4】本発明に係る任意特性回路合成方法で使用するシステムのブロック図であって、（Ａ）は基準信号生成部および制御部の両方がディジタル処理を行う場合のシステム、（Ｂ）は基準信号生成部がアナログ的処理を行う場合のシステム、（Ｃ）は基準信号生成部および制御部の両方がアナログ的処理を行う場合のシステムである。
【図5】本発明に係る任意特性回路合成方法で使用する制御部のブロック図であって、（Ａ）はアナログ的処理を行う回路で構成した制御部、（Ｂ）はディジタル的処理を行う回路で構成した制御部である。
【図6】本発明に係る任意特性回路合成方法で使用する、アナログ的処理を行う回路で構成した基準信号生成部のブロック図である。
【図7】本発明に係る任意特性回路合成方法で使用する、ディジタル的処理を行う回路で構成した基準信号生成部のブロック図である。
【図8】合成例１に係る基準信号生成部のブロック図である。
【図9】合成例１に係る実験系を示す回路図である。
【図10】合成例１に係る実験結果を示す波形図である。
【図11】合成例１に係る実験結果を示す波形図である。
【図12】合成例２に係るＬＣＲ回路の回路図であって、（Ａ）は合成すべきＬＣＲ回路の回路図、（Ｂ）は（Ａ）の等価回路図である。
【図13】合成例２に係る基準信号生成部のブロック図である。
【図14】合成例２に係る実験系を示す回路図である。
【図15】合成例２に係る実験結果を示す波形図である。
【図16】合成例２に係る実験結果を示す波形図である。
【図17】ディジタルフィルタを作成するために測定した波形であって、（Ａ）はフィッティング前の波形図、（Ｂ）はフィッティング後の波形図である。
【図18】合成例３に係る実験結果を示す波形図である。
【図19】ディジタルフィルタを作成するために測定した波形であって、（Ａ）はフィッティング前の波形図、（Ｂ）はフィッティング後の波形図である。
【図20】合成例３に係る実験結果を示す波形図である。
【図21】４端子回路を合成するための基準信号生成部のブロック図である。
【発明を実施するための形態】
【0013】
以下、添付図面を参照しつつ、本発明に係る任意特性回路合成方法の実施形態について説明する。

【0014】
［システム全体の構成］
本発明に係る任意特性回路合成方法では、インバータ回路およびエネルギー蓄積素子を含む主回路部と、測定した主回路部の端子電圧または端子電流に基づいて主回路部の端子電流または端子電圧に関する基準信号を生成する基準信号生成部と、主回路部の端子電流または端子電圧が基準信号に一致するようにインバータ回路を制御する制御部とからなるシステムを用いる。

【0015】
図２に主回路部の一例を示す。図２（Ａ）は、アドミタンス形の合成を行う場合、すなわち所望のアドミタンス特性（ｙ（ｔ））を有するようにインバータ回路のスイッチ素子を制御して合成を行う場合に使用する主回路部である。同図に示すように、この主回路部は、４つのスイッチ素子と４つのダイオードからなる電圧形のインバータ回路と、エネルギー蓄積素子としてのインダクタと、直流電圧源とを備えている。一方、図２（Ｂ）は、インピーダンス形の合成を行う場合、すなわち所望のインピーダンス特性（ｚ（ｔ））を有するようにインバータ回路のスイッチ素子を制御して合成を行う場合に使用する主回路部である。同図に示すように、この主回路部は、４つのスイッチ素子と４つのダイオードからなる電流形のインバータ回路と、エネルギー蓄積素子としてのキャパシタと、直流電流源とを備えている。

【0016】
図１および（１）式を用いて説明したように、アドミタンス形の合成を行う場合は、端子電圧ｖ（ｔ）を測定し、ｖ（ｔ）＊ｙ（ｔ）に一致するように端子電流ｉ（ｔ）を制御する。一方、インピーダンス形の合成を行う場合は、端子電流ｉ（ｔ）を測定し、ｉ（ｔ）＊ｚ（ｔ）に一致するように端子電圧ｖ（ｔ）を制御する。

【0017】
合成すべき回路に抵抗成分がなく、合成回路内でエネルギーの消費および回生が行われない場合は、主回路部の直流電圧源または直流電流源をキャパシタまたはインダクタに置き換え、構成を簡略化することができる（図３参照）。

【0018】
図４に、本発明に係るアドミタンス形の合成方法で使用するシステムの全体構成を示す。前記の通り、本発明で使用するシステムは、図２および図３に示す主回路部の他、基準信号ｘ^＊（ｔ）またはｘ^＊［ｋ］を生成する基準信号生成部と、インバータ回路のスイッチ素子を制御する制御部とを備えている。基準信号生成部は、アドミタンス形の合成を行う場合は端子電流ｉ（ｔ）に関する基準信号ｉ^＊（ｔ）またはｉ^＊［ｋ］を生成し、インピーダンス形の合成を行う場合は、端子電圧ｖ（ｔ）に関する基準信号ｖ^＊（ｔ）またはｖ^＊［ｋ］を生成する。

【0019】
図４（Ａ）は、基準信号生成部および制御部の両方をディジタル的処理を行う回路で構成した場合のシステムである。この場合、基準信号生成部は、測定した端子電圧ｖ（ｔ）をＡＤ変換するＡＤ変換機と、該ＡＤ変換により得られた端子電圧ｖ［ｋ］に基づいて基準信号ｉ^＊［ｋ］を生成するディジタル処理部（例えば、ＤＳＰ（Digital Signal Processor））とを備えている。また、制御部は、実際の端子電流i（ｔ）をＡＤ変換することにより得られた端子電流i［ｋ］を基準信号ｉ^＊［ｋ］に一致させるような制御信号ｕ［ｋ］を生成するディジタル制御部（例えば、ＤＳＰ）と、制御信号ｕ［ｋ］を制御信号ｕ（ｔ）に変換するＤＡ変換器とを備えている。主回路部のインバータ回路は、この制御信号ｕ（ｔ）によって制御される。

【0020】
図４（Ｂ）は、基準信号生成部をアナログ的処理を行う回路で構成した場合のシステム、図４（Ｃ）は、基準信号生成部と制御部の両方をアナログ的処理を行う回路で構成した場合のシステムである。図示していないが、制御部だけをアナログ的処理を行う回路で構成することもできる。つまり、本発明に係るアドミタンス形の合成方法では、４通りのシステムを使用することができる。

【0021】
当然ながら、本発明に係るインピーダンス形の合成方法でも、４通りのシステムを使用することができる。インピーダンス形の合成を行う場合は、主回路部の構成を一部変更するとともに、端子電圧および端子電流を表す記号を入れ替えればよい。

【0022】
［制御部の構成］
続いて、図５を参照しながら、制御部の具体的な構成について説明する。

【0023】
（アナログ的処理を行う回路で構成した制御部）
図５（Ａ）は、アナログ的処理を行う回路で構成した制御部の一例である。同図に示すように、この制御部は、主回路部を状態フィードバック制御するとともに、２次の積分補償を行う。補償を２次としたのは、１次の補償では一定値への補償しか行うことができず、基準信号ｘ^＊（ｔ）の動的な変化に追従することができないからである。図５（Ａ）の例では、主回路部が直流電圧源または直流電流源を含んでおり（図２参照）、主回路部自身が１次の補償を行うため、制御系全体でみたときの補償は３次となる。このため、フィードバックゲインは、ｆ、ｇ_１、ｇ_２の３つとなる。補償器の次数や構成は必要に応じて適宜変更することができ、例えば、より高次としたり、正弦波補償器等を組み合わせたりしてもよい。

【0024】
図５（Ａ）に示す制御系の状態方程式は、主回路部の状態遷移行列および入力ベクトルをそれぞれＡ_ｃ、ｈ_ｃとすると、次式となる。
【数6】

また、この制御系の特性方程式は次式となる。
【数7】

（３）式および（４）式中のフィードバックゲインｆ、ｇ_１、ｇ_２は、例えば、極配置法や最適制御法により決定することができる。

【0025】
（ディジタル的処理を行う回路で構成した制御部）
図５（Ｂ）は、ディジタル的処理を行う回路で構成した制御部の一例である。状態遷移行列をＡ、入力ベクトルをｈ、サンプル時間間隔をＴとすると、サンプル時間ｔ＝t［ｋ］＝ｋＴにおけるこの制御系の状態方程式は次式となる。
【数8】

また、この制御系の特性方程式は次式となる。
【数9】

アナログ的処理を行う回路で制御部を構成した場合と同様、（５）式および（６）式中のフィードバックゲインｆ、ｇ_１、ｇ_２は、例えば、極配置法や最適制御法により決定することができる。

【0026】
［基準信号生成部の構成］
次に、基準信号生成部の具体的な構成について説明する。なお、ここではアドミタンス形の合成を行う場合に使用する基準信号生成部について説明するが、この基準信号生成部は、端子電圧と端子電流の関係を入れ替えて対応する記号を変換するだけでインピーダンス形の合成を行う場合に使用する基準信号生成部となる。

【0027】
（アナログ的処理を行う回路で構成した基準信号生成部）
周波数領域におけるアドミタンス特性Ｙ（ｓ）は次式で表すことができる。
【数10】

ここで、Ｃ_０、Ｇ_０は定数、ａ_１ｋ、ａ_０ｋ、ｂ_１ｋ、ｂ_０ｋ（ｋ＝１，２，・・・，Ｎ_ｃ）はＮ_ｃ個の２次分数多項式に対する係数、ａ_ｒｋ、ｂ_ｒｋ（ｋ＝１，２，・・・，Ｎ_ｓ）はＮ_ｓ個の１次分数多項式に対する係数である。

【0028】
測定した端子電圧ｖ（ｔ）および上記アドミタンス特性Ｙ（ｓ）に基づいて、端子電流に関する基準信号i^＊（ｔ）を生成する基準信号生成部のブロック図を図６に示す。同図に示すように、この基準信号生成部では、（７）式の各項に相当する処理が並列的に行われる。すなわち、この基準信号生成部では、ｓＣ_０に相当するブロックと、Ｇ_０に相当するブロックと、２次分数多項式に相当するＮ_ｃ段のブロックと、１次分数多項式に相当するＮ_ｓ段のブロックとが並列に接続されている。この基準信号生成部からは、端子電流に関する基準信号i^＊（ｔ）が出力される。

【0029】
なお、インピーダンス形の合成を行う場合は、（７）式で表されるアドミタンス特性Ｙ（ｓ）の代わりに、次式で表されるインピーダンス特性Ｚ（ｓ）を使用すればよい。
【数11】

【0030】
（ディジタル的処理を行う回路で構成した基準信号生成部）
ディジタル的処理を行う回路で基準信号生成部を構成する場合は、積分要素の代わりに時間遅れ要素を用いてフィードバック系を構成すればよい。

【0031】
ところで、このように構成した基準信号生成部および上記アナログ的処理を行う回路で構成した基準信号生成部では、基準信号と実際の信号との間、例えば、基準信号i^＊（ｔ）と実際の端子電流i（ｔ）との間にずれ（制御遅れ）が生じてしまう。そこで、以下では、制御遅れをキャンセルし得るディジタルフィルタで構成された基準信号生成部について説明する。

【0032】
ディジタル的処理を行う回路で構成した基準信号生成部を用い、かつアドミタンス形の合成を行う場合、端子電流の伝達関数Ｉ［ｚ］、端子電圧の伝達関数Ｖ［ｚ］およびアドミタンス関数Ｙ［ｚ］の間には（９）式の関係が成立する。
【数12】

すなわち、次式が成立する。
【数13】

【0033】
ここで、アドミタンス関数Ｙ［ｚ］は次式の通りである。
【数14】

したがって、アドミタンス関数Ｙ［ｚ］をＩＩＲディジタルフィルタで構成すれば、基準信号生成部のブロック図は図７に示す通りとなる。

【0034】
図７および（１１）式における係数ａ_１，ａ_２，・・・，ａ_Ｎｉおよび係数ｂ_１，ｂ_２，・・・，ｂ_Ｎｖは、以下の手順により決定することができる。すなわち、（９）式に（１１）式を代入し、分母を払うことにより（１２）式および（１３）式を得、さらに（１３）式をベクトルを用いて書き直すことにより（１４）式を得る。
【数15】

【数16】

【数17】

ここで、（１４）式の各ベクトルは、１周期中の各Ｎ個の端子電流ｉ［ｋ］、端子電圧ｖ［ｋ］（ｋ＝０，１，・・・，Ｎ－１）のサンプル点より合成すれば、次式となる。
【数18】

【数19】

【数20】

【0035】
（１４）式について最小自乗法を用いることにより係数ベクトルｘを求めることができる。
【数21】

すなわち、図７および（１１）式における係数ａ_１，ａ_２，・・・，ａ_Ｎｉおよび係数ｂ_１，ｂ_２，・・・，ｂ_Ｎｖを決定することができる。

【0036】
［合成例１：負性インダクタ］
本発明に係る合成方法によれば、任意の特性を持つ回路を合成することができるが、その一例として、図６（Ａ）に示すシステムを用いて－５ｍＨの負性インダクタを合成した実験結果について説明する。なお、負性インダクタの周波数特性は高周波域で減衰するので、本合成例ではアドミタンス形の合成を行った。

【0037】
合成すべき回路が負性インダクタなので、端子電流ｉ（ｔ）、Ｉ（ｓ）はそれぞれ端子電圧ｖ（ｔ）、Ｖ（ｓ）の積分に比例する。したがって、次式が成立する。
【数22】

上記（１９）式をサンプル時間Ｔで離散化すると、（２０）式が得られる。
【数23】

したがって、基準信号ｉ^＊［ｋ］を生成するための基準信号生成部の構成は、図８に示す通りとなる。ただし、図８中のＬは－５ｍＨである。

【0038】
本合成例で使用した実験系を図９に示す。同図に示すように、主回路部は、インバータ回路と、エネルギー蓄積素子としてのインダクタと、インダクタに直列接続された抵抗と、直流電圧源とを備えている。また、主回路部の端子間には、任意の電圧波形（本合成例では、正弦波および矩形波）を出力可能な電圧源が接続されている。抵抗を設けたのは限流のためである。

【0039】
実験パラメータの公称値は下表の通りである。
【表1】

なお、記号ｆ_ｓは、インバータ回路の制御周波数である。

【0040】
図１０は、入力する任意電圧波形を正弦波（振幅５Ｖ，５０Ｈｚ）とし、端子電圧（図９の入力電圧ｖ_ｉｎ）を測定しながら、－５ｍＨの負性インダクタに対応した基準信号ｉ^＊に追従するように端子電流（図９のインダクタ電流ｉ_Ｌ）をインバータ回路でＰＷＭ制御した結果であり、このうち、同図（Ａ）は、基準信号生成部および制御部を構成するＤＳＰに取り込まれた端子電圧ｖ_ｉｎ、端子電流ｉ_ＬおよびＤＳＰ内で生成された基準信号ｉ^＊の波形である。この図からは、端子電流ｉ_Ｌが基準信号ｉ^＊にほぼ一致していること、および端子電流ｉ_Ｌが端子電圧ｖ_ｉｎに対して９０°進んでおり、負性インダクタの特性を再現できていることが分かる。

【0041】
また、同図（Ｂ）は、オシロスコープで測定した端子電圧ｖ_ｉｎおよび端子電流ｉ_Ｌの波形である。この図からも、端子電流ｉ_Ｌが端子電圧ｖ_ｉｎに対して９０°進んでおり、負性インダクタの特性を再現できていることが分かる。

【0042】
図１１は、入力する任意電圧波形を矩形波（振幅５Ｖ，５０Ｈｚ）とした場合の実験結果であり、このうち、同図（Ａ）は、ＤＳＰに取り込まれた端子電圧ｖ_ｉｎ、端子電流ｉ_ＬおよびＤＳＰで生成された基準信号ｉ^＊の波形、同図（Ｂ）は、オシロスコープで測定した端子電圧ｖ_ｉｎおよび端子電流ｉ_Ｌの波形である。正弦波の場合と同様、これらの図からは、端子電流ｉ_Ｌが基準信号ｉ^＊にほぼ一致していることが分かる。

【0043】
［合成例２：ＬＣＲ回路］
次に、図６（Ａ）に示すシステムを用いて図１２（Ａ）に示すＬＣＲ回路を合成した実験結果について説明する。なお、ＬＣＲ回路の周波数特性は高周波域で減衰するので、本合成例ではアドミタンス形の合成を行った。

【0044】
ＬＣＲ回路の等価回路は図１２（Ｂ）に示す通りなので、合成すべきＬＣＲ回路のアドミタンス特性Ｙ（ｓ）は次式で表すことができる。
【数24】

したがって、本合成例では、基準信号生成部を図１３に示すブロック図で構成すればよい。なお、（２１）式および図１３における素子値は下表の通りである。
【表2】

【0045】
実験系は図１４に示す通りであり、合成例１で使用した実験系にさらにＬＣＲ回路を付加した構成となっている。このような構成とすることにより、電圧源から主回路部に向かって流れていく電流ｉ_ｓｙｎ（以下、端子電流という）と実際のＬＣＲ回路に向かって流れていく電流ｉ_ＬＣＲが一致しているかどうか、すなわち、合成により得られた回路の特性と実際のＬＣＲ回路の特性が一致しているかどうかを判断することができる。実験パラメータの公称値は下表の通りである。
【表3】

なお、記号ｆ_ｓは、インバータ回路の制御周波数である。

【0046】
図１５は、入力する任意電圧波形を正弦波（振幅５Ｖ，５０Ｈｚ）とし、端子電圧（図１４の入力電圧ｖ_ｉｎ）を測定しながら、上記ＬＣＲ回路に対応した基準信号ｉ^＊に追従するように端子電流ｉ_ｓｙｎをインバータ回路でＰＷＭ制御した結果であり、このうち、同図（Ａ）は、基準信号生成部および制御部を構成するＤＳＰに取り込まれた端子電流ｉ_ｓｙｎ、ＤＳＰ内で生成された基準信号ｉ^＊および電流ｉ_ＬＣＲの波形である。この図からは、端子電流ｉ_ｓｙｎと電流ｉ_ＬＣＲとがほぼ一致しており、所望のＬＣＲ回路が合成できていることが分かる。

【0047】
また、同図（Ｂ）は、オシロスコープで測定した端子電流ｉ_ｓｙｎおよび電流ｉ_ＬＣＲの波形である。この図からも、端子電流ｉ_ｓｙｎと電流ｉ_ＬＣＲとがほぼ一致しており、所望のＬＣＲ回路が合成できていることが分かる。

【0048】
図１６は、入力する任意電圧波形を矩形波（振幅５Ｖ，５０Ｈｚ）とした場合の実験結果であり、このうち、同図（Ａ）は、ＤＳＰに取り込まれた端子電流ｉ_ｓｙｎ、ＤＳＰ内で生成された基準信号ｉ^＊および電流ｉ_ＬＣＲの波形、同図（Ｂ）は、オシロスコープで測定した端子電流ｉ_ｓｙｎおよび電流ｉ_ＬＣＲの波形である。いずれの図においても、端子電流ｉ_ｓｙｎは電流ｉ_ＬＣＲよりもやや遅れており、オーバーシュート量もやや大きくなっている。任意電圧波形を矩形波とした場合は、制御遅れの影響がより顕著に表れるからである。なお、この制御遅れは、後述するディジタルフィルタを用いた合成を行うことにより改善することができる。

【0049】
［合成例３：ＬＣＲ回路］
続いて、制御遅れをキャンセルするように考慮されたディジタルフィルタを用いて合成例２と同じＬＣＲ回路（図１４、表３参照）を合成した実験結果について説明する。

【0050】
ディジタルフィルタを作成するためには、まず、図１４に示す実験系において、入力する端子電圧ｖ_ｉｎを正弦波（振幅５Ｖ，５０Ｈｚ）としたときにＬＣＲ回路側に向かって流れる電流ｉ_ＬＣＲ（以下、実電流という）と、基準信号ｉ^＊を上記端子電圧ｖ_ｉｎ／Ｒ（ただし、Ｒはスケールファクタ）とした場合の端子電流ｉ_ｓｙｎとを測定する必要がある。この測定の結果を図１７（Ａ）に示す。

【0051】
基準信号ｉ^＊に対する端子電流ｉ_ｓｙｎの遅れの伝達関数をＨ［ｚ］とすると、端子電流ｉ_ｓｙｎの伝達関数Ｉ_ｓｙｎ［ｚ］と基準信号ｉ^＊の伝達関数Ｉ^＊［ｚ］との間には、次式が成立する。
【数25】

また、伝達関数Ｉ_ｓｙｎ［ｚ］を実電流ｉ_ＬＣＲの伝達関数Ｉ_ＬＣＲ［ｚ］に一致させるための補正伝達関数をＦ［ｚ］とすると、（２３）式および（２４）式が成立する。
【数26】

【数27】

【0052】
補正伝達関数Ｆ［ｚ］の係数、すなわち本合成例で使用するディジタルフィルタの係数は、（１８）式により求めることができる。より詳しくは、ディジタルフィルタの係数は、図１７（Ａ）に示す端子電流ｉ_ｓｙｎが同じく図１７（Ａ）に示す実電流ｉ_ＬＣＲに一致するように、Ｉ_ｓｙｎ［ｚ］に含まれる遅れの伝達関数Ｈ［ｚ］を補正することにより求めることができる。このようにして求めた係数（ただし、Ｎ_ｉ＝６、Ｎ_ｖ＝５）を表４に示す。
【表4】

【0053】
上記係数を用いて作成したディジタルフィルタ（図７参照）を使用して図１７（Ａ）を得たのと同じ測定を行ったところ、図１７（Ｂ）が得られた。この図からは、フィッティングの結果、端子電流ｉ_ｓｙｎが実電流ｉ_ＬＣＲにほぼ一致したことが分かる。

【0054】
図１８にこのディジタルフィルタを用いた実験結果を示す。同図は、ディジタルフィルタを使用していない場合（図１５（Ｂ）参照）よりも実電流ｉ_ＬＣＲに対する端子電流ｉ_ｓｙｎの遅れが低減され、追従性が向上したことを示している。

【0055】
入力する端子電圧ｖ_ｉｎを矩形波（振幅５Ｖ，５０Ｈｚ）とした場合は、同様の手法により、表５に示す係数（ただし、Ｎ_ｉ＝４、Ｎ_ｖ＝４）が得られた。
【表5】

この係数を用いて作成したディジタルフィルタ（図７参照）を使用したフィッティングの結果を図１９に示す。同図（Ａ）に示すフィッティング前に比べ、同図（Ｂ）に示すフィッティング後では、実電流ｉ_ＬＣＲに対する端子電流ｉ_ｓｙｎの遅れが低減され、追従性が向上したことが分かる。

【0056】
図２０にこのディジタルフィルタを用いた実験結果を示す。同図も、ディジタルフィルタを使用していない場合（図１６（Ｂ）参照）よりも実電流ｉ_ＬＣＲに対する端子電流ｉ_ｓｙｎの遅れが低減され、追従性が向上したことを示している。

【0057】
以上、本発明に係る任意特性回路合成方法の実施形態について説明したが、本発明は上記構成に限定されるものではなく、種々の変形例が考えられる。

【0058】
例えば、本発明に係る任意特性回路合成方法は、任意の特性を有する他端子回路も合成することができる。一例として、４端子回路の場合は次式が成立するので、基準信号生成部を図２１に示す構成とすることで、各端子の端子電圧ｖ_１（ｔ）～ｖ_１（ｔ）に基づいて各端子の端子電流に関する基準信号ｉ^＊_１（ｔ）～ｉ^＊_４（ｔ）を生成することができる。ただし、図２１では、例えばｙ_１１（ｔ）を伝達特性Ｙ１１（ｓ）＝Ｙ１１で表現している。
【数28】

【0059】
また、合成例３では、ディジタルフィルタによって制御遅れをキャンセルしたが、本発明に係る任意特性回路合成方法では、アナログ的処理を行う回路で構成した基準信号生成部を使用して制御遅れをキャンセルすることもできる。

図面

【図1】	【図2】
【図3】	【図4】
【図5】	【図6】
【図7】	【図8】
【図9】	【図10】
【図11】	【図12】
【図13】	【図14】
【図15】	【図16】
【図17】	【図18】
【図19】	【図20】
【図21】