TOP > 国内特許検索 > オーミック特性を改善したノーマリオフ型窒化物半導体電界効果トランジスタ > 明細書

明細書 :オーミック特性を改善したノーマリオフ型窒化物半導体電界効果トランジスタ

発行国 日本国特許庁(JP)
公報種別 特許公報(B2)
特許番号 特許第6548065号 (P6548065)
公開番号 特開2015-159274 (P2015-159274A)
登録日 令和元年7月5日(2019.7.5)
発行日 令和元年7月24日(2019.7.24)
公開日 平成27年9月3日(2015.9.3)
発明の名称または考案の名称 オーミック特性を改善したノーマリオフ型窒化物半導体電界効果トランジスタ
国際特許分類 H01L  21/338       (2006.01)
H01L  29/778       (2006.01)
H01L  29/812       (2006.01)
H01L  21/28        (2006.01)
H01L  29/417       (2006.01)
FI H01L 29/80 H
H01L 21/28 301B
H01L 29/50 M
H01L 29/50 J
請求項の数または発明の数 9
全頁数 10
出願番号 特願2014-256754 (P2014-256754)
出願日 平成26年12月19日(2014.12.19)
優先権出願番号 2014010850
優先日 平成26年1月24日(2014.1.24)
優先権主張国 日本国(JP)
審査請求日 平成29年11月30日(2017.11.30)
特許権者または実用新案権者 【識別番号】304021277
【氏名又は名称】国立大学法人 名古屋工業大学
発明者または考案者 【氏名】分島 彰男
【氏名】江川 孝志
審査官 【審査官】恩田 和彦
参考文献・文献 特開2010-251391(JP,A)
特開2002-359256(JP,A)
米国特許出願公開第2009/0267078(US,A1)
特開2008-270521(JP,A)
特開2013-131650(JP,A)
特開2001-274375(JP,A)
調査した分野 H01L 21/338
H01L 21/28
H01L 29/417
H01L 29/778
H01L 29/812
特許請求の範囲 【請求項1】
基板上に少なくともチャネル層、バリア層、n型Siドープ層が順次積層され、当該n型Siドープ層上にソース電極およびドレイン電極が形成され、n型Siドープ層が除去されたバリア層上にゲート電極が形成されたInAlGaN系電界効果トランジスタであって、前記n型Siドープ層内の膜厚方向の少なくとも一部において、Si濃度が他の部位より高濃度の部位があり、前記チャネル層、バリア層、n型Siドープ層をチャネル層/バリア層/n型Siドープ層なる積層構造として表した場合において、前記積層構造がGaN/AlGa1-XN(X>0)/n型GaN、AlGa1-XN/AlGa1-YN/n型GaN(0<X<Y)、またはGaN/InAl1-XN(X>0)/n型GaNのいずれかであり、前記n型Siドープ層のSi濃度が、ソース電極およびドレイン電極近接部、ならびにバリア層近接部よりも中央部において高く、その濃度変化がステップ状あるいは連続的であり、前記中央部はシート状のSi層を含み、前記n型Siドープ層のSi濃度が、SIMS装置による測定により、前記n型Siドープ層とバリア層との界面から2nm以下の前記n型Siドープ層側に、前記Si濃度のピーク(Highly-doped layer)があり、前記n型Siドープ層とバリア層との界面から10nm以上の前記n型Siドープ層側に亘って伝導帯のバレーがあるGaN系電界効果トランジスタ。
【請求項2】
前記中央部はシート状のSi層である請求項1に記載のGaN系電界効果トランジスタ。
【請求項3】
前記積層構造はGaN/AlGa1-XN(X>0)/n型GaNである請求項1または2に記載のGaN系電界効果トランジスタ。
【請求項4】
前記積層構造は前記基板とチャネル層の間に緩衝層をさらに備える請求項1~3に記載のGaN系電界効果トランジスタ。
【請求項5】
前記n型Siドープ層が、前記バリア層内の分極電荷の少なくとも10%の面密度Ns2でn型Siがドープされた領域と、当該領域のn型Si面密度よりも低い面密度でn型Siがドープされた領域とを有する、請求項4に記載のGaN系電界効果トランジスタ。
【請求項6】
前記シート状のSi層の面密度Ns2が1012cm-2以上である請求項5に記載のGaN系電界効果トランジスタ。
【請求項7】
前記バリア層の厚みが1~10nmであり、前記n型Siドープ層の厚みが3~15nmである、請求項1~6に記載のGaN系電界効果トランジスタ。
【請求項8】
前記ゲート電極がショットキー型である、請求項1~7に記載のGaN系電界効果トランジスタ。
【請求項9】
前記ゲート電極が金属‐絶縁膜‐半導体のMIS型である、請求項1~7に記載のGaN系電界効果トランジスタ。
発明の詳細な説明 【技術分野】
【0001】
本発明は、電界効果トランジスタ(FET)、特にノーマリオフ型HEMT素子に係る。
【背景技術】
【0002】
窒化物半導体電界効果トランジスタをパワーデバイスに用いる場合、安全性ならびに従来のSiパワーデバイスとの互換性の観点から、ノーマリオフ型であることが強く求められている。窒化物半導体電界効果トランジスタにおいて、ノーマリオフを実現する方法の一つとして、高速電子移動度トランジスタ(High Electron Mobility Transistor: HEMT)構造のゲート部をそれ以外の部分に対して掘り下げたリセスゲート構造が知られている(非特許文献1参照)。このリセス構造を用いたGaN/AlGaNヘテロ構造の場合、トランジスタの閾値を決定するチャネル層(GaN層)上のAlGaN層の膜厚を制御しなければならないが、これまでは、エッチングに用いるプラズマ密度、ガス密度、基板表面温度によりエッチング速度が決定されるため、エッチングの深さを基板面内で制御することが困難であった。特に、大口径ウェーハの面内では、エッチング深さの制御はより一層困難になる。
【0003】
基板表面での条件の不均一性によらずエッチング深さを制御する方法として選択ドライエッチングという手法が従来から提案されている。これは、被エッチング材料の種類によるエッチング速度の違いを利用して、材料が異なる界面でエッチングを止めるものである。結晶成長により、GaN(基板側)/AlGaN/GaN(表面側)構造を作製し、フッ素系のエッチングガスを用いることによって、表面側のGaNをエッチングした後、露出するAlGaN層ではAlのフッ化物が生成し、これによりエッチングをストップする方法が用いられる(非特許文献2参照)。
【0004】
しかしながら、AlGaN/GaN(表面側)の界面のGaN側には正電荷が誘起され、AlGaN側には負電荷が誘起されるために、伝導帯に大きなノッチが発生し、ソース電極およびドレイン電極において良好なオーミック電極を形成することが難しい。これを回避するために、非特許文献2のオーミック接触は、電子走行層(チャネル層)に電極金属を直接接触させる構造としているが、オーミック接触が点で形成されており、半導体表面上に面で電極を形成する場合と比較して、接触抵抗が大きくなるという問題がある。
【先行技術文献】
【0005】

【非特許文献1】Wataru Saito他 IEEE Trans. Electron Devices, p. 356-362, Vol. 53、No. 2, 2006
【非特許文献2】Lu Bin他 IEEE Electron Device Letts., p. 369-371, Vol. 34、No. 3, 2013
【発明の概要】
【発明が解決しようとする課題】
【0006】
本発明の課題は、窒化物半導体のHEMT素子のリセス構造によって、ノーマリオフ化を実現した場合に生じるソース電極およびドレイン電極でのオーミック特性を改善することである。
【課題を解決するための手段】
【0007】
本発明者らは、AlGan/GaN(表面側)の界面に生じるバンドのノッチを低減するため、前記AlGaN/GaN(表面側)の界面のAlGaN側に誘起される負の分極電荷を相殺することを創案した。このため、表面側のGaN層のAlGan層との界面近傍に、高濃度にn型にドープした層を設け、この層によるキャリア(電子)を素子表面方面に拡散させることで前記界面近傍に局所的に正に帯電した領域を形成し、この正電荷によりAlGaN側に誘起される負の分極電荷を相殺することを創案した。すなわち、本発明によれば、以下の電界効果トランジスタが提供される。
【0008】
[1]基板上に少なくともチャネル層、バリア層、n型不純物ドープ層が順次積層され、当該n型不純物ドープ層上にソース電極およびドレイン電極が形成され、n型不純物ドープ層が除去されたバリア層上にゲート電極が形成されたGaN系電界効果トランジスタであって、前記n型不純物ドープ層内の膜厚方向の少なくとも一部において、不純物濃度が他の部位より高濃度の部位があるGaN系電界効果トランジスタ。
【0009】
[2]前記チャネル層、バリア層、n型不純物ドープ層をチャネル層/バリア層/n型不純物ドープ層なる積層構造として表した場合において、積層構造がGaN/AlGa1-XN(X>0)/n型GaN、AlGa1-XN/AlGa1-YN/n型GaN(0<X<Y)、またはGaN/InAl1-XN(X>0)/n型GaNのいずれかである前記[1]に記載のGaN系電界効果トランジスタ。
【0010】
[3]前記n型不純物ドープ層の不純物濃度がソース電極およびドレイン電極側で低く、バリア層側で高くなり、その濃度変化がステップ状あるいは連続的である、前記[1]または[2]に記載のGaN系電界効果トランジスタ。
【0011】
[4]前記n型不純物ドープ層の不純物濃度が、ソース電極およびドレイン電極近接部、ならびにバリア層近接部よりも中央部において高く、その濃度変化がステップ状あるいは連続的である、前記[1]または[2]に記載のGaN系電界効果トランジスタ。
【0012】
[5]前記n型不純物ドープ層が、前記バリア層内の分極電荷の少なくとも10%の面密度Ns2でn型不純物がドープされた領域と、当該領域のn型不純物面密度よりも低い面密度でn型不純物がドープされた領域とを有する、前記[4]に記載のGaN系電界効果トランジスタ。
【0013】
[6]前記面密度Ns2が1012cm-2以上である、前記[5]に記載のGaN系電界効果トランジスタ。
【0014】
[7]前記バリア層の厚みが1~10nmであり、前記n型不純物ドープ層の厚みが3~15nmである、前記[1]~[6]に記載のGaN系電界効果トランジスタ。
【0015】
[8]前記ゲート電極がショットキー型である、前記[1]~[7]に記載のGaN系電界効果トランジスタ。
【0016】
[9]前記ゲート電極が金属‐絶縁膜‐半導体のMIS型である、前記[1]~[7]に記載のGaN系電界効果トランジスタ。

【図面の簡単な説明】
【0017】
【図1】本発明の第1実施形態における電界効果トランジスタの断面構造を示す図である。
【図2】本発明の第2実施形態における電界効果トランジスタの断面構造を示す図である。
【図3】従来のリセスゲート型電界効果トランジスタの断面構造を示す図である。
【図4】本発明の第1実施形態における電界効果トランジスタのバイアスを印加しない状態でのオーミック電極直下の縦方向の伝導帯プロファイルを示す図である。
【図5】本発明の第2実施形態における電界効果トランジスタのバイアスを印加しない状態でのオーミック電極直下の縦方向の伝導帯プロファイルを示す図である。
【図6】従来例のリセスゲート型電界効果トランジスタのバイアスを印加しない状態でのオーミック電極直下の縦方向の伝導帯プロファイルを示す図である。
【図7】本発明の第2実施形態に含まれる実施例1の製造工程フローを示す図である。
【図8】表面側n型GaN層にSiドープした積層構造の深さ方向のSi分布を示す図である。
【図9】本発明の第2実施形態に含まれる実施例2の製造工程フローを示す図である。
【図10】本発明の第2実施形態に含まれる実施例3の製造工程フローを示す図である。
【図11】GaN/Al0.15Ga0.85N/高濃度Siドープn型GaNなる積層構造のホール効果測定を示す図である。
【図12】本発明の第2実施形態の実施例3の積層構造のFETにおけるドレインI-V測定結果を示す図である。
【図13】本発明の第2実施形態の実施例3の積層構造のFETにおけるId-Vg測定結果を示す図である。
【発明を実施するための形態】
【0018】
以下、図面を参照しつつ本発明の実施の形態について説明する。本発明は、以下の実施形態に限定されるものではなく、発明の範囲を逸脱しない限りにおいて、変更、修正、改良を加え得るものである。

【0019】
本発明において基板は、その上に形成するバッファ層(緩衝層)、チャネル層、バリア層、n型不純物ドープ層、あるいは各層の形成手法に応じて適宜に選択される。例えば、基板としては、シリコン、ゲルマニウム、サファイア、炭化ケイ素、酸化物(ZnO、LiAlO,LiGaO,MgAl,(LaSr)(AlTa)O,NdGaO,MgOなど)、Si-Ge合金、周期律表の第3族-第5族化合物(GaAs,AlN,GaN,AlGaN、AlInN)、ホウ化物(ZrB2など)、などを用いることができる。ただし、室温~1200℃における前記基板の熱膨張係数が基板上に形成するAlGa1-XNからなる膜の熱膨張係数より小さいことが好ましく、なかでもSi基板が品質およびコストの点で好ましく、Si基板の厚みとしては0.42~1.00mmが好適である。

【0020】
バッファ層は、その上に形成するデバイス層の組成や構造、あるいは各層の形成手法に応じて、様々な第3族窒化物半導体からなる単一層または複数層から形成される。本発明では、バッファ層はAlGa1-XNからなり、X≧0.2の1層または複数層からなり,合計の厚みとして30~500nmが好ましく、50~150nmがより好ましい。このバッファ層は、例えばMOCVD法やMBE法などの公知の成膜手法にて形成される。歪や転位密度ができるだけ少ない膜構造とすることが好ましく、後に形成される膜の品質に影響するため、転位密度は1×1011/cm以下に形成することが好ましい。なお、バッファ層とチャネル層の間に、更なる格子歪低減のため、前記組成傾斜層または超格子層を形成してもよい。組成傾斜層としては、膜成長方向に連続的に減少する、あるいは膜成長方向に膜厚10nm~100nm毎に階段状に減少することが好ましい。超格子層を形成する場合は、一方の組成がAlNであり、他方の組成がAlX3Ga1-X3Nであり、X3が0~0.2であることが好ましい。そして、超格子の一対がAlNとAlX3Ga1-X3Nの場合、その膜厚比が1:2~1:4が好ましい。

【0021】
本発明の電界効果トランジスタ(FET)、特にHEMT素子の場合は、バッファ層に引き続き、チャネル層、バリア層、およびn型不純物ドープ層が形成される。チャネル層はi‐GaNで構成することが好ましく、バリア層としてi‐AlGa1-XN(0.1≦X≦0.3)とすることが好ましい。なお、二次元電子ガスの移動度を改善させるため、チャネル層とバリア層との間に0.5~1.5nm厚のAlNスペーサ層が適宜形成される。なお、チャネル層のi‐GaNに対して、バリア層としてi‐InAl1-XN(0.1≦X≦0.3)を用いることもできる。チャネル層、バリア層、n型不純物ドープ層をチャネル層/バリア層/n型不純物ドープ層なる積層構造として表した場合において、積層構造がGaN/AlGa1-XN(X>0)/n型GaN、AlGa1-XN/AlGa1-YN/n型GaN(0<X<Y)、またはGaN/InAl1-XN(X>0)/n型GaNのいずれかであることが好ましい。

【0022】
n型不純物ドープ層の不純物濃度分布は、ソース電極およびドレイン電極側で低く、バリア層側で高くなり、その濃度変化がステップ状あるいは連続的であることが好ましい(第1実施形態)。また他の形態として、n型不純物ドープ層の不純物濃度が、ソース電極およびドレイン電極近接部、ならびにバリア層近接部よりも中央部において高く、その濃度変化がステップ状あるいは連続的であることが好ましい(第2実施形態)。第2実施形態として、n型不純物ドープ層が、バリア層内の分極電荷の少なくとも10%の面密度Ns2でn型不純物がドープされた領域と、当該領域のn型不純物面密度よりも低い面密度でn型不純物がドープされた領域とを有することが特に好ましい。この場合、面密度Ns2が1012cm-2以上であることが好ましい。そして、バリア層の厚みが1~10nmであり、前記n型不純物ドープ層の厚みが3~15nmであることが好ましい。バリア層上に形成されるゲート電極がショットキー型、あるいは、金属‐絶縁膜‐半導体のMIS型であることが好ましい。

【0023】
本発明、例えば実施形態1の構造において、バイアスを印加しない状態でのオーミック電極直下の縦方向の伝導帯プロファイル(図4参照)は、高濃度均一ドープn型GaN層のオーミック電極直下の縦方向の伝導帯プロファイル(図6参照)に比べて、電子障壁が小さくなり、良いオーミック特性が期待できる。さらに、実施形態2の構造においては、実施形態1の構造よりもオーミック電極直下の縦方向の伝導帯プロファイルの電子障壁が小さくなり、より良いオーミック特性が期待できる(図5参照)。
【実施例】
【0024】
以下、第2実施形態に含まれる実施例1~3について詳細に説明する。
(実施例1:オーミック電極間にリセスしたゲート電極を形成する構造)
8インチ径、厚み525μmの(111)面シリコン(Si)基板上にバッファ層として膜厚100nm、チャネル層として膜厚1μmのGaN層、バリア層として膜厚6nmのAl0.15Ga0.85N層、Siを1×1018cm-3添加した膜厚1nmのn型GaN層、Siをシート状に面密度として1×1013cm-2添加した層、Siを1×1018cm-3添加した膜厚20nmのn型GaN層をこの順に有機金属気層成長法(MOCVD法)にて形成した(図7‐(a))。なお、バッファ層形成時は1030℃、他の層の形成時は1130℃に基板加熱を行った。次に、CFをエッチングガスとした反応性イオンエッチングのイオン注入にて、半導体表面からチャネル層であるGaN層の途中までエッチングすることで素子間分離を行った(図7‐(b))。n型GaN層の表面にTi/Alを蒸着し、800℃で30秒の加熱により、n型GaN層上にオーミック電極を形成した(図7‐(c))。次に、オーミック電極の間で、ゲート電極を形成する部位をエッチングガスとしてSFを用いた反応性イオンエッチングにより、表面側n型GaN層、シート状のSi層、およびその下層のn型GaN層を選択的にエッチングする(図7‐(d))。さらに、その開口部にNi/Auを蒸着およびリフトオフすることで、HEMT素子を作製した(図7‐(e))。本実施例にもとづいて作製したエピタキシャル構造におけるSiドーピング分布をSIMS装置により測定した。この結果、素子表面側n型GaN層とAl0.15Ga0.85N層との界面近傍のn型GaN層側にSi濃度のピークがあることが確認できた(図8参照)。Si濃度のピークの体積密度はほぼ狙い通りであり、0.9×1020cm-3(設計値:1×1020cm-3)であった。なお、素子表面側にSiの拡散があった。
【実施例】
【0025】
(実施例2:FP構造といって絶縁膜上にゲートの一部がせり出した構造)
実施例1と全く同じプロセスにて、(111)面Si基板上にバッファ層、GaN層1μm、Al0.15Ga0.85N層6nm、Siを1×1018cm-3添加したn型GaN層1nm、Siをシート状に面密度として1×1013cm-2添加した層、Siを1×1018cm-3添加したn型GaN層20nmをこの順にMOCVD法にて形成し、CFをエッチングガスとした反応性イオンエッチングのイオン注入にて、半導体表面から1μmのGaN層の途中までエッチングすることで素子間分離を行い、さらにn型GaN層の表面にTi/Alを蒸着し、800度30秒の加熱により、n‐GaN層上にオーミック電極を形成した(図9‐(a)~図9‐(c))。次に、素子表面全体に原子層オーダー堆積法(ALD法)にてAlを膜厚10nm形成した(図9図(d))。次に、オーミック電極の間で、ゲート電極を形成する部位のAlを除去したのち(図9‐(e))、その開口マスクにSFをエッチングガスとした反応性イオンエッチングをもちいて、表面側n型GaN層、シート状のSi層、およびその下層のn-GaN層を選択的にエッチングする(図9‐(f))。その電極開口部にNi/Auを蒸着およびリフトオフすることによりゲート電極を形成して、HEMT素子(図9‐(g))を作製した。
【実施例】
【0026】
(実施例3:MIS-FET構造)
実施例1および実施例2と全く同様のプロセスと膜構成にて、n型GaN層上にオーミック電極を形成した(図10‐(a)~図10‐(c))。次に、オーミック電極の間で、ゲート電極を形成する部位を、SFをエッチングガスとした反応性イオンエッチングをもちいて、素子表面側n型GaN層、シート状のSi層、およびその下層のn型GaN層を選択的にエッチングした(図10‐(d))。素子表面全体に原子層オーダー堆積法(ALD)にてAlを堆膜厚10nm形成した(図10‐(e))。その電極開口部にNi/Auを蒸着およびリフトオフによりゲート電極を形成することで、HEMT素子を作製した(図10‐(f))。
【実施例】
【0027】
図8に示す高濃度SiドープGaN/Al0.15Ga0.85N/n型GaNなる積層構造のホール効果測定を行った。その結果、電子移動度μ:560cm/Vs(表面側n型GaN層へのSiドープ量:1.5×1013cm-2)であり、n型ドープGaN層をエッチングにより除去すると、電子移動度μは測定できなかった。表面側n型GaN層のみに電子が流れているとすると、その電子移動度が高過ぎるので、チャネル層であるGaN層とバリア層であるAl0.15Ga0.85Nとの界面近傍で電子が流れ、オーミックコンタクトがとれているものと考えられる(図11参照)。なお、n型GaN層へのSi均一ドープ構造ではオーミックコンタクトがとれない。
【実施例】
【0028】
本発明の第2実施形態の実施例3の積層構造のHEMTにおけるドレインI-V測定結果を図12に示す。サンプル10個の平均値を示す。ゲート電圧8Vでの飽和ドレイン電流は75mA、閾値電圧は2~3V、通電時比抵抗は17Ωmmであった。
【実施例】
【0029】
次に、本発明の第2実施形態の実施例3の積層構造のHEMTにおける伝達特性(Id-Vg特性、ドレイン電圧8V)を図13に示す。ノーマリオフになっており、非通電のドレイン電流に対する通電時のドレイン電流は10以上あることがわかった。なお、破線は、ゲート電圧Vgに対してドレイン電流Idがリニアに変化する領域での、ドレイン電流1decadeあたり(1桁変化)のゲート電圧Vgの変化であり、この値が小さいことが好ましい。実際に測定したところ、130mV/decであった。

【産業上の利用可能性】
【0030】
本発明は、電界効果トランジスタ(FET)、特に接触抵抗の小さいノーマリオフ型HEMT素子に用いられる。
図面
【図1】
0
【図2】
1
【図3】
2
【図4】
3
【図5】
4
【図6】
5
【図7】
6
【図8】
7
【図9】
8
【図10】
9
【図11】
10
【図12】
11
【図13】
12