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明細書 :化合物半導体の縦型MOSFETおよびその製造方法

発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2018-107407 (P2018-107407A)
公開日 平成30年7月5日(2018.7.5)
発明の名称または考案の名称 化合物半導体の縦型MOSFETおよびその製造方法
国際特許分類 H01L  21/336       (2006.01)
H01L  29/78        (2006.01)
H01L  29/12        (2006.01)
H01L  21/20        (2006.01)
FI H01L 29/78 658E
H01L 29/78 652T
H01L 29/78 652S
H01L 29/78 652J
H01L 29/78 653A
H01L 29/78 652K
H01L 29/78 652C
H01L 21/20
請求項の数または発明の数 13
出願形態 OL
全頁数 15
出願番号 特願2016-255831 (P2016-255831)
出願日 平成28年12月28日(2016.12.28)
発明者または考案者 【氏名】永松 謙太郎
【氏名】天野 浩
【氏名】本田 善央
【氏名】出来 真斗
出願人 【識別番号】504139662
【氏名又は名称】国立大学法人名古屋大学
個別代理人の代理人 【識別番号】110000110、【氏名又は名称】特許業務法人快友国際特許事務所
審査請求 未請求
テーマコード 5F152
Fターム 5F152LL05
5F152LM02
5F152LM04
5F152MM04
5F152NN09
5F152NN27
5F152NQ09
要約 【課題】化合物半導体の縦型MOSFETの新規構造およびその製造方法を提供すること。
【解決手段】化合物半導体の縦型MOSFETを製造する方法は、基板の表面に第1導電型の耐圧維持層を形成する工程を備える。耐圧維持層の表面の一部に、マスク層を形成する工程を備える。耐圧維持層のマスク層で覆われていない表面を起点として、少なくとも一部が第2導電型である第1層を耐圧維持層の表面にエピタキシャル成長させるとともに、第1導電型の第2層を第1層の表面にエピタキシャル成長させる工程を備える。マスク層で覆われている耐圧維持層の表面を底部とするトレンチを自己整合的に形成する工程を備える。トレンチを介してマスク層を除去する除去工程を備える。トレンチ内に、ゲート絶縁膜およびゲート電極を形成する工程を備える。
【選択図】図1
特許請求の範囲 【請求項1】
化合物半導体の縦型MOSFETを製造する方法であって、
基板の表面に第1導電型の耐圧維持層を形成する耐圧維持層形成工程と、
前記耐圧維持層の表面の一部に、マスク層を形成するマスク形成工程と、
前記耐圧維持層の前記マスク層で覆われていない表面を起点として、少なくとも一部が第2導電型である第1層を前記耐圧維持層の表面にエピタキシャル成長させるとともに、第1導電型の第2層を前記第1層の表面にエピタキシャル成長させる成長工程であって、前記基板に垂直な方向の成長速度が前記基板と水平な方向の成長速度よりも高い条件を使用することで、前記マスク層で覆われている前記耐圧維持層の表面を底部とするトレンチを自己整合的に形成する前記成長工程と、
前記成長工程の後に、前記トレンチを介して前記マスク層を除去する除去工程と、
前記マスク層を除去することで露出した前記耐圧維持層の表面を底面とする前記トレンチ内に、ゲート絶縁膜およびゲート電極を形成するゲート形成工程と、
を備える方法。
【請求項2】
前記成長工程は、
前記耐圧維持層の表面に第1導電型の下部第1層をエピタキシャル成長させる第1成長工程と、
前記下部第1層の表面に第2導電型の上部第1層をエピタキシャル成長させる第2成長工程と、
前記上部第1層の表面に第1導電型の前記第2層をエピタキシャル成長させる第3成長工程と、
を備える、請求項1に記載の方法。
【請求項3】
前記トレンチの側壁は、
前記マスク層の側壁に沿って形成された下部領域と、
前記基板の表面に対して所定角度のテーパを有して斜め上方へ伸びるテーパ領域であって、前記下部領域の上方に位置する前記テーパ領域と、
を備えており、
前記トレンチは、前記テーパ領域によって底部よりも上部の方が幅が広い形状とされている、請求項1または2に記載の方法。
【請求項4】
前記所定角度は約60度である、請求項3に記載の方法。
【請求項5】
前記化合物半導体はGaNであり、
前記テーパ領域の表面は(1-101)面であり、
前記第1層の表面は(0001)面であり、
前記第1層には所定濃度以上のMgがドープされており、
前記テーパ領域の表面近傍のキャリア濃度は、前記第1層の表面近傍のキャリア濃度よりも高い、請求項3または4に記載の方法。
【請求項6】
前記テーパ領域は、前記マスク層の前記側壁を起点として、前記基板の表面に対して斜め上方へ伸びており、
前記マスク層の上面は、前記テーパ領域の前記起点よりも上方に位置している、請求項3~5の何れか1項に記載の方法。
【請求項7】
前記除去工程の後に、前記耐圧維持層の表面が前記トレンチの底部に露出している状態でアニールする工程をさらに備える、請求項1~6の何れか1項に記載の方法。
【請求項8】
基板と、
前記基板の表面に配置された第1導電型の耐圧維持層と、
前記耐圧維持層の表面に配置された第2導電型の第1層と、
前記第1層の表面に配置された第1導電型の第2層と、
前記第2層の表面から前記第2層および前記第1層を貫通して前記耐圧維持層に達するトレンチと、
前記トレンチの内壁に配置されたゲート絶縁膜およびゲート電極と、
を備える化合物半導体の縦型MOSFETであって、
前記トレンチの第1の側壁および第2の側壁の少なくとも一部は、前記基板の表面に対して所定角度のテーパを形成するテーパ領域を有しており、
前記トレンチは、前記テーパ領域によって底部よりも上部の方が幅が広い形状とされており、
前記第1の側壁の前記テーパ領域の前記所定角度と、前記第2の側壁の前記テーパ領域の前記所定角度とが、5度以内の線対称精度を有している、縦型MOSFET。
【請求項9】
前記第1の側壁および前記第2の側壁は、前記トレンチの底部から前記基板の表面に対して垂直上方に伸びる下部領域を備えており、
前記下部領域の上端は、前記テーパ領域の下端と接続しており、
前記耐圧維持層と前記第1層との界面は、前記トレンチの底部よりも上方に位置している、請求項8に記載の縦型MOSFET。
【請求項10】
前記耐圧維持層と前記第1層との界面は、前記下部領域の上端と前記テーパ領域の下端との接続点よりも下方側に位置している、請求項9に記載の縦型MOSFET。
【請求項11】
前記テーパ領域の下端は、前記下部領域の上端よりも前記トレンチの中心側へ位置しており、
前記下部領域の上端は、前記基板と平行な第1面を介して前記テーパ領域の下端と接続している、請求項9に記載の縦型MOSFET。
【請求項12】
前記化合物半導体はGaNであり、
前記テーパ領域の表面は(1-101)面であり、
前記第1層の表面は(0001)面であり、
前記第1層には所定濃度以上のMgがドープされており、
前記テーパ領域の表面近傍のキャリア濃度は、前記第1層の表面近傍のキャリア濃度よりも高い、請求項8~11の何れか1項に記載の縦型MOSFET。
【請求項13】
前記所定角度は約60度である、請求項8~12の何れか1項に記載の縦型MOSFET。
発明の詳細な説明 【技術分野】
【0001】
本明細書では、化合物半導体の縦型MOSFETの新規構造およびその製造方法に関する技術を開示する。
【背景技術】
【0002】
特許文献1には、窒化物半導体で形成された、トレンチゲートを備える電界効果トランジスタが開示されている。トレンチは、ドライエッチング(異方性エッチング)によって形成される。
【先行技術文献】
【0003】

【特許文献1】特開2009-177110号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ドライエッチングによってトレンチを形成する場合、トレンチの壁面がダメージを受けてしまう。すると、耐圧が低下してしまうなど、デバイス特性が悪化してしまう場合がある。
【課題を解決するための手段】
【0005】
本明細書では、化合物半導体の縦型MOSFETを製造する方法を開示する。この製造方法は、基板の表面に第1導電型の耐圧維持層を形成する耐圧維持層形成工程と、耐圧維持層の表面の一部に、マスク層を形成するマスク形成工程と、耐圧維持層のマスク層で覆われていない表面を起点として、少なくとも一部が第2導電型である第1層を耐圧維持層の表面にエピタキシャル成長させるとともに、第1導電型の第2層を第1層の表面にエピタキシャル成長させる成長工程であって、基板に垂直な方向の成長速度が基板と水平な方向の成長速度よりも高い条件を使用することで、マスク層で覆われている耐圧維持層の表面を底部とするトレンチを自己整合的に形成する成長工程と、成長工程の後に、トレンチを介してマスク層を除去する除去工程と、マスク層を除去することで露出した耐圧維持層の表面を底面とするトレンチ内に、ゲート絶縁膜およびゲート電極を形成するゲート形成工程と、を備えることを特徴とする。
【0006】
本明細書の技術では、成長工程によって、トレンチを自己整合的に形成することができる。ドライエッチングによってトレンチを形成する必要がないため、ダメージを受けていない壁面を備えたトレンチを形成することが可能となる。そのため、デバイス特性を向上させることが可能となる。
【0007】
成長工程は、耐圧維持層の表面に第1導電型の下部第1層をエピタキシャル成長させる第1成長工程と、下部第1層の表面に第2導電型の上部第1層をエピタキシャル成長させる第2成長工程と、上部第1層の表面に第1導電型の第2層をエピタキシャル成長させる第3成長工程と、を備えていてもよい。
【0008】
トレンチの側壁は、マスク層の側壁に沿って形成された下部領域と、基板の表面に対して所定角度のテーパを有して斜め上方へ伸びるテーパ領域であって、下部領域の上方に位置するテーパ領域と、を備えていてもよい。トレンチは、テーパ領域によって底部よりも上部の方が幅が広い形状とされていてもよい。
【0009】
所定角度は約60度であってもよい。
【0010】
化合物半導体はGaNであり、テーパ領域の表面は(1-101)面であり、第1層の表面は(0001)面であり、第1層には所定濃度以上のMgがドープされており、テーパ領域の表面近傍のキャリア濃度は、第1層の表面近傍のキャリア濃度よりも高くてもよい。
【0011】
テーパ領域は、マスク層の側壁を起点として、基板の表面に対して斜め上方へ伸びていてもよい。マスク層の上面は、テーパ領域の起点よりも上方に位置していてもよい。
【0012】
除去工程の後に、耐圧維持層の表面がトレンチの底部に露出している状態でアニールする工程をさらに備えていてもよい。
【0013】
本明細書では、化合物半導体の縦型MOSFETを開示する。この縦型MOSFETは、基板と、基板の表面に配置された第1導電型の耐圧維持層と、耐圧維持層の表面に配置された第2導電型の第1層と、第1層の表面に配置された第1導電型の第2層と、第2層の表面から第2層および第1層を貫通して耐圧維持層に達するトレンチと、トレンチの内壁に配置されたゲート絶縁膜およびゲート電極と、を備える化合物半導体の縦型MOSFETであってもよい。トレンチの第1の側壁および第2の側壁の少なくとも一部は、基板の表面に対して所定角度のテーパを形成するテーパ領域を有しており、トレンチは、テーパ領域によって底部よりも上部の方が幅が広い形状とされており、第1の側壁のテーパ領域の所定角度と、第2の側壁のテーパ領域の所定角度とが、5度以内の線対称精度を有していてもよい。
【0014】
第1の側壁および第2の側壁は、トレンチの底部から基板の表面に対して垂直上方に伸びる下部領域を備えており、下部領域の上端は、テーパ領域の下端と接続しており、耐圧維持層と第1層との界面は、トレンチの底部よりも上方に位置していてもよい。
【0015】
耐圧維持層と第1層との界面は、下部領域の上端とテーパ領域の下端との接続点よりも下方側に位置していてもよい。
【0016】
テーパ領域の下端は、下部領域の上端よりもトレンチの中心側へ位置しており、下部領域の上端は、基板と平行な第1面を介してテーパ領域の下端と接続していてもよい。
【0017】
化合物半導体はGaNであり、テーパ領域の表面は(1-101)面であり、第1層の表面は(0001)面であり、第1層には所定濃度以上のMgがドープされており、テーパ領域の表面近傍のキャリア濃度は、第1層の表面近傍のキャリア濃度よりも高くてもよい。
【0018】
所定角度は約60度であってもよい。
【図面の簡単な説明】
【0019】
【図1】実施例1に係る縦型MOSFETの断面構造を示す図である。
【図2】縦型MOSFETのチップの上面図である。
【図3】縦型MOSFETの作成フロー図である。
【図4】縦型MOSFETの製造工程の説明図である。
【図5】縦型MOSFETの製造工程の説明図である。
【図6】縦型MOSFETの製造工程の説明図である。
【図7】縦型MOSFETの製造工程の説明図である。
【図8】縦型MOSFETの製造工程の説明図である。
【図9】縦型MOSFETの製造工程の説明図である。
【図10】Mgの濃度とホール濃度の関係を示すグラフである。
【図11】実施例2に係る縦型MOSFETの断面構造を示す図である。
【図12】縦型MOSFETの製造工程の説明図である。
【図13】縦型MOSFETの製造工程の説明図である。
【図14】縦型MOSFETの製造工程の説明図である。
【発明を実施するための形態】【実施例1】
【0020】
<縦型MOSFET1の構造>
図2に、実施例1に係る、窒化物半導体の縦型MOSFETのチップ10の上面図を示す。図2は、分かりやすさのために、ゲート絶縁膜15、ソース電極16、ゲート電極17等の記載を省略している。本実施例では、窒化物半導体として、窒化ガリウム(GaN)を用いている。チップ10の表面には、複数のトレンチ21が形成されている。チップ10を平面視したときに、複数のトレンチ21は、y方向に揃って延びている。y方向は、GaNのa軸方向である。複数のトレンチ21は、距離D1をあけて形成されているとともに、直線状に延びている。本実施例では、距離D1は、後述するp型層13の膜厚に対して10倍以内である。
【実施例1】
【0021】
図2のI-I線における断面図を、図1に示す。1を用いて、縦型MOSFET1の断面構造を説明する。基板11、耐圧維持層12aおよび12b、p型層13、n型層14は、GaNである。基板11の表面には、n型の耐圧維持層12aおよび12bが配置されている。本実施例では、n型不純物として、Siを用いている。耐圧維持層12aおよび12bのn型不純物濃度は、要求される耐圧値に応じて、自由に設定することができる。耐圧維持層12aおよび12bのn型不純物濃度は、たとえば、1×1014~1×1017cm-3である。
【実施例1】
【0022】
耐圧維持層12bの表面には、p型層13が配置されている。本実施例では、p型不純物として、Mgを用いている。p型層13には所定濃度以上のMgがドープされている。所定濃度の一例としては、図10を用いて後述するように、(0001)面と(1-101)面とでキャリアの濃度差が発生する濃度が挙げられる。p型層13のp型不純物濃度は、たとえば、1×1015~1×1020cm-3である。
【実施例1】
【0023】
p型層13の表面13aには、n型層14が配置されている。n型層14のn型不純物濃度は、たとえば、1×1018~1×1022cm-3である。
【実施例1】
【0024】
n型層14の表面から、n型層14、p型層13および耐圧維持層12bを貫通して、耐圧維持層12aに達するトレンチ21が形成されている。トレンチ21の左側壁および右側壁の各々は、トレンチ21の底部21aから基板11の表面に対して垂直上方に伸びる下部領域21bおよび21cの各々を備えている。下部領域21bの上端は、テーパ領域21dの下端と接続点C1で接続している。同様に、下部領域21cの上端は、テーパ領域21eの下端と接続点C2で接続している。テーパ領域21dは、接続点C1を起点として、基板11の表面に対して所定角度A1を有して、左斜め上方へ伸びている。同様に、テーパ領域21eは、接続点C2を起点として、基板11の表面に対して所定角度A2を有して、右斜め上方へ伸びている。所定角度A1およびA2は、約60度である。ここで「約」60度とは、60度からプラスマイナス数度の差を含む概念である。所定角度A1およびA2とは、5度以内の線対称精度を有している。トレンチ21は、テーパ領域21dおよび21eによって、底部の幅W1よりも上部の幅W2の方が広い形状とされている。
【実施例1】
【0025】
テーパ領域21dおよび21eの表面は、GaNの(1-101)面である。またp型層13の表面13aは、GaNの(0001)面である。耐圧維持層12bとp型層13との界面は、トレンチ21の底部21aよりも上方に位置しているとともに、接続点C1およびC2よりも下方側に位置している。
【実施例1】
【0026】
トレンチ21の内壁の全面、および、n型層14の表面の一部には、ゲート絶縁膜15が配置されている。本実施例では、ゲート絶縁膜15には、酸化シリコン膜(SiO2)を用いている。トレンチ21の内壁に配置されているゲート絶縁膜15の表面には、ゲート電極17が配置されている。ゲート電極17は、導電性材料であればよい。例えば、Al、Ni/Au合金、ポリシリコンなどを用いることができる。複数のゲート電極17は、共通接続されている(不図示)。
【実施例1】
【0027】
n型層14の表面には、ソース電極16が配置されている。ソース電極16の材料としては、Al、Ti、ニッケル、ITO(Indium Tin Oxide)などを用いることができる。複数のソース電極16は、共通接続されている(不図示)。
【実施例1】
【0028】
基板11の裏面には、ドレイン電極20が配置されている。ドレイン電極20の材料としては、たとえば、Alなどの金属を用いることができる。ドレイン電極20は、基板11を介して、耐圧維持層12aに電気的に接続されている。ドレイン電極20は、複数のトレンチゲートに対して共通である。
【実施例1】
【0029】
<縦型MOSFET1の製造方法>
図3のフローおよび図4~図9の模式的な断面を用いて、縦型MOSFET1の製造方法を説明する。ステップ(以下Sと略する)10において、GaNの基板11の表面に耐圧維持層12aを形成する。この工程は、MOCVD法(Metal Organic Chemical Vapor Deposition)を用いて行うことができる。MOCVD法では、n型不純物であるSiをドープしながら、耐圧維持層12aをエピタキシャル成長させることができる。これにより、図4に示す構造が形成される。
【実施例1】
【0030】
S20において、マスク層18が形成される。具体的な工程を説明する。耐圧維持層12aの表面に、酸化シリコン膜を形成する。そして、公知のフォトリソグラフィ技術により、パターニングを行う。具体的には、レジストを塗布し、露光および現像し、レジストマスクを形成する。その後、ウェットエッチングにより、レジストマスクの形状を酸化シリコン膜に転写する。これにより、図5に示すように、耐圧維持層12a上にマスク層18が形成される。マスク層18は、トレンチ21の底部21aに対応する領域に配置される。すなわちマスク層18は、トレンチ21の底部21aの幅W1を有するストライプ形状にパターニングされる。また、マスク層18のパターニングに、RIEなどのドライエッチングではなくウェットエッチングを用いることにより、耐圧維持層12aの表面にダメージが入ってしまうことを防止できる。
【実施例1】
【0031】
S30~S50の工程について説明する。S30~S50では、MOCVD法によってGaNをエピタキシャル成長させる。またS30~S50は、同一のチャンバ内で連続して行われる。S30~S50のエピタキシャル成長は、基板11に垂直なz方向の成長速度が基板11と水平なx方向の成長速度よりも高い条件を使用する。具体的に説明する。S30~S50で行われるMOCVD法において、III族元素原料ガスの供給レートに対する窒素原料ガスの供給レートの比率を、「V/III比」と定義する。V/III比を適切に制御することで、結晶性を阻害せずに、z方向の成長速度をx方向の成長速度よりも高くすることが可能である。例えば、100~50000の範囲内のV/III比を使用することができる。
【実施例1】
【0032】
S30において、耐圧維持層12aの表面にn型の耐圧維持層12bをエピタキシャル成長させる。S30では、n型不純物であるSiをドープしながら、n型の耐圧維持層12bを成長させる。耐圧維持層12bの厚さは、後述するp型層13よりも薄い。これにより、図6に示すように、耐圧維持層12aの表面に選択的に耐圧維持層12bを成長させることができる。耐圧維持層12bの側面は、マスク層18の側壁に沿って形成される。
【実施例1】
【0033】
S40において、耐圧維持層12bの表面にp型層13をエピタキシャル成長させる。S30からS40への切り替えは、GaNにドープする不純物を、n型不純物であるSiからp型不純物であるMgに切り換えることによって行うことができる。これにより、図7に示すように、p型層13が形成される。また、x方向よりもz方向の成長速度の方が高いエピタキシャル成長条件を用いているため、z方向の膜厚が厚くなるほど、x方向の幅が狭くなるようにp型層13が成膜される。そのため、エピタキシャル成長の途中で、テーパ領域21dおよび21eが発生する。テーパ領域21dおよび21eの発生点は、前述した接続点C1およびC2に相当する。テーパ領域21dおよび21eの表面は、(1-101)面である。またp型層13の表面13aは、(0001)面である。
【実施例1】
【0034】
なお、マスク層18の厚さT1は、マスク層18の上面18aが、接続点C1およびC2よりも上方に位置するように決定すればよい。これにより、接続点C1およびC2が上面18aに形成されてしまうことがない。例えば、耐圧維持層12bの厚さが約5~15マイクロメートル、p型層13の厚さが約0.2~1マイクロメートルの場合には、マスク層18の厚さT1は約1~3マイクロメートルであってもよい。
【実施例1】
【0035】
S50において、p型層13の表面13aにn型層14をエピタキシャル成長させる。S40からS50への切り替えは、GaNにドープする不純物を、p型不純物であるMgからn型不純物であるSiに切り換えることによって行うことができる。これにより、図8に示すように、n型層14が形成される。S50においても、x方向よりもz方向の成長速度の方が高いエピタキシャル成長条件を用いているため、p型層13の表面のみにn型層14を成長させることができる。p型層13のテーパ領域21dおよびテーパ領域21eには、n型層14が成長しない。またn型層14のテーパ領域と、p型層13のテーパ領域とが同一平面となるように、n型層14を成長させることができる。
【実施例1】
【0036】
S60において、マスク層18をウェットエッチングで除去する。これにより、図9に示すように、マスク層18で覆われていた耐圧維持層12aの表面を底部とするトレンチ21を自己整合的に形成することができる。
【実施例1】
【0037】
S70において、耐圧維持層12aの表面がトレンチ21の底部に露出している状態でアニールを行う。
【実施例1】
【0038】
S80において、トレンチ21内に、ゲート絶縁膜15およびゲート電極17を形成する。具体的に説明する。図9の構造において、トレンチ21内およびn型層14の表面に、シリコン酸化膜が成膜される。そして、公知のフォトリソグラフィ技術により、n型層14の表面のシリコン酸化膜をドライエッチングにより除去する。これにより、トレンチ21内にゲート絶縁膜15を形成することができる。続いて、ゲート絶縁膜15の表面およびn型層14の表面に、Al膜が成膜される。そして、公知のフォトリソグラフィ技術により、n型層14の表面のAl膜をドライエッチングにより除去する。これにより、トレンチ21内にゲート電極17を形成することができる。
【実施例1】
【0039】
S90において、n型層14の表面に、ソース電極16を形成する。S100において、基板11の裏面に、ドレイン電極20を形成する。ソース電極16やドレイン電極20の具体的な形成方法は、前述したゲート電極17の形成方法と同様であるため、説明を省略する。これにより、図1に示す縦型MOSFET1が完成する。
【実施例1】
【0040】
<縦型MOSFET1の動作>
縦型MOSFET1をオンさせる場合を説明する。ソース電極16とドレイン電極20との間に、ドレイン電極20側が正となるバイアス電圧を印加する。そして、ゲート電極17に対して、ソース電極16に印加されるソース電圧に対してゲート閾値電圧以上のゲート電圧を印加する。これにより、p型層13におけるゲート絶縁膜15との界面近傍には、電子が誘起されて、反転層が形成される。反転層を介して、耐圧維持層12bとn型層14との間が導通することで、縦型MOSFET1がオン状態となる。
【実施例1】
【0041】
<実施例1の効果>
従来は、トレンチをドライエッチングによって形成していたため、トレンチの内壁面にダメージ層が形成されていた。ダメージ層からは窒素が抜けてしまうため、ダメージ層ではGaNの特性が変化してしまう(例:n型になってしまう)。トレンチの内壁面は反転層が形成される重要な領域であるため、トレンチの内壁面にダメージ層が形成されてしまうと、デバイス特性が悪化してしまう場合があった。一方、本明細書の技術では、成長工程(S30~S50)によって、トレンチ21を自己整合的に形成することができる(図8参照)。ドライエッチングによってトレンチ21を形成する必要がないため、ダメージを受けていない内壁面を備えたトレンチ21を形成することが可能となる。デバイス特性の悪化を防止することが可能となる。
【実施例1】
【0042】
また従来の技術では、トレンチをドライエッチングによって形成した後に、トレンチ内壁面のダメージ層をウェットエッチングで除去する場合があった。しかし、エッチング量にも制限があるため、ダメージ層を完全に除去することは困難である。またウェットエッチングは等方性エッチングであるため、トレンチの断面形状を劣化させてしまう場合がある。一方、本明細書の技術では、トレンチ内壁面にダメージ層が全く形成されないため、ダメージ層を除去するためのエッチング工程を必要としない。トレンチの断面形状の劣化を防止することが可能となる。
【実施例1】
【0043】
耐圧維持層12aの表面は、S20においてマスク層を形成する際に大気に露出されるため、自然酸化膜が形成されていたり、各種の吸着層が形成されており、汚染されている。汚染されている面を用いてPN接合を形成すると、デバイス特性が悪化してしまう場合がある。そこで本明細書の技術では、耐圧維持層12aの表面にn型の耐圧維持層12bをエピタキシャル成長(S30)させてから、同一チャンバ内で連続的にp型層13をエピタキシャル成長(S40)させる。これにより、耐圧維持層12aとp型層13のPN接合を清浄面で形成することができるため、デバイス特性の悪化を防止することが可能となる。同様に、p型層13の表面へのn型層14のエピタキシャル成長(S50)も、同一チャンバ内で連続的に行うことができる。よって、p型層13とn型層14のPN接合を清浄面で形成することができる。
【実施例1】
【0044】
S40において、p型層13をエピタキシャル成長させる際に、所定濃度以上のMgがドープされる。これにより、テーパ領域21dおよび21e(図1)の表面近傍のキャリア濃度(ホール濃度ともいう)を、p型層13の表面13a近傍のキャリア濃度よりも高くすることができる。図10のグラフを用いて説明する。図10の横軸はGaNにドープされるMgの濃度であり、右側に行くほど高濃度である。図10の縦軸はホール濃度であり、上側に行くほど高濃度である。丸印および実線は、テーパ領域21dの表面である、(1-101)面でのホール濃度を示している。三角印および点線は、p型層13の表面13aである、(0001)面でのホール濃度を示している。図10において、GaNにドープされるMgの濃度が濃度P1を超えると、(1-101)面のホール濃度が上昇し続ける一方で、(0001)面のホール濃度が低下することが分かる。従って、所定濃度を濃度P1よりも高くすることで、テーパ領域21dおよび21eの表面のホール濃度を、p型層13の表面13aのホール濃度よりも高くすることが可能となる。テーパ領域21dおよび21eの表面は、反転層が形成される重要な領域であるため、縦型MOSFET1のオン抵抗を低減することが可能となる。また、テーパ領域21dおよび21eの表面近傍のキャリア濃度が、p型層13の表面13a近傍のキャリア濃度よりも高いことは、カソードルミネッセンス法(CL法)によって確認することが可能である。具体的に説明する。CL法では、試料に電子線を照射した際に放出される光を検出する。このとき、テーパ領域21dおよび21eの表面近傍の方が、p型層13の表面13a近傍よりも明るく光ることを観察することで、上記内容を確認することができる。
【実施例1】
【0045】
S40においてp型層13をエピタキシャル成長させる際に、p型不純物であるMgをドープしている。Mgをドープする場合には、Mgと結合した水素が一緒にGaN結晶中に混入する。従って、アニールすることによって水素を脱離させ、p型層13を活性化する必要がある。しかしp型層13とn型層14は、S40およびS50において連続して成長させるため、p型層13の上部にn型層14が形成されている状態でアニールを行う必要がある。トレンチ21がない場合には、n型層14がp型層13を完全に覆ってしまうため、水素を効率よく脱離させることができない。本実施例の技術では、S70において、トレンチ21が自己整合的に形成されている状態で、アニールをすることができる。トレンチ21の内壁にp型層13が露出しているため、n型層14に阻害されることなく、水素を効率よく脱離させることができる。p型層13の活性化を効率よく行うことが可能になる。
【実施例1】
【0046】
本明細書の技術では、トレンチ21の底部の幅W1を、マスク層18で規定することができる(図5参照)。またトレンチ21の開口部の幅W2を、テーパ領域21dおよび21eの(1-101)面によって規定することができる(図1参照)。従って、図1における所定角度A1およびA2を、5度以内の線対称精度で高精度に形成することができる。すなわち、フォトリソグラフィによるパターニング技術(S20)と、安定な側面を形成する成長手法(S30~S50)により、トレンチ21の形状の制御を行うことができるため、幅W2のバラつきを抑制することができる。その結果、図2において、複数のトレンチ21の間の距離D1を狭めることが可能となる。チップ10のトレンチ密度を高めることができるため、チップ10の特性を向上させることが可能となる。
【実施例2】
【0047】
実施例2は、実施例1よりも薄いマスク層18を用いる場合の例である。図11を用いて、実施例2に係る縦型MOSFET1aの断面構造を説明する。トレンチ21の左側壁および右側壁の各々は、トレンチ21の底部21aから基板11の表面に対して垂直上方に伸びる下部領域21bおよび21cの各々を備えている。テーパ領域21dの下端E1は、下部領域21bの上端よりもトレンチ21の中心側へ位置している。下部領域21bの上端は、基板11と平行な面F1を介してテーパ領域21dの下端E1と接続している。同様に、テーパ領域21eの下端E2は、下部領域21cの上端よりもトレンチ21の中心側へ位置している。下部領域21cの上端は、基板11と平行な面F2を介してテーパ領域21eの下端E2と接続している。耐圧維持層12bとp型層13との界面は、面F1および面F2よりも上方側に位置している。なお、実施例2の縦型MOSFET1aのその他の構造は、実施例1の縦型MOSFET1の構造と同様である。
【実施例2】
【0048】
実施例2の縦型MOSFET1aの製造方法について、実施例1の縦型MOSFET1の製造方法と異なる点を中心に説明する。S20において、図12に示すようにマスク層18が形成される。実施例2のマスク層18の厚さT2は、実施例1のマスク層18の厚さT1(図7参照)よりも薄い。
【実施例2】
【0049】
S30において、図13に示すように耐圧維持層12aの表面にn型の耐圧維持層12bをエピタキシャル成長させる。耐圧維持層12bの厚さは、マスク層18よりも厚い。x方向よりもz方向の成長速度の方が高いエピタキシャル成長条件を用いているため、z方向の膜厚が厚くなるほど、x方向の幅が狭くなるように耐圧維持層12bが成膜される。
【実施例2】
【0050】
S40において、耐圧維持層12bの表面にp型層13をエピタキシャル成長させる。これにより、図14に示すように、p型層13が形成される。また、p型層13は、x方向(すなわちトレンチの中心方向)へも成長する。なお、x方向への成長量は、z方向への成長量よりも少ない。これにより、テーパ領域21dの下端E1は、マスク層18の上面18a上であって、マスク層18の側壁よりもトレンチ21の中心側へ位置する。同様に、テーパ領域21eの下端E2は、マスク層18の上面18a上であって、マスク層18の側壁よりもトレンチ21の中心側へ位置する。S50以降の処理は、実施例1と同様である。
【実施例2】
【0051】
図11に示すように、実施例2に係る縦型MOSFET1aは、テーパ領域21dの下端E1が下部領域21bの上端よりもトレンチ21の中心側へ位置するとともに、テーパ領域21eの下端E2が下部領域21cの上端よりもトレンチ21の中心側へ位置するという、特徴的な構造を備えている。この構造は、成長工程(S30~S50)によってトレンチ21を自己整合的に形成するが故に形成することができる構造である。すなわち、この構造は、本明細書に記載の技術によって形成されたトレンチゲートに特有の構造である。
【実施例2】
【0052】
<変形例>
以上、本発明の実施例について詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
【実施例2】
【0053】
S50においてn型層14を成長させた場合に、トレンチ21の内壁にもn型層14の薄膜が形成される場合には、トレンチ21内壁のn型層14の薄膜を除去するためのウェットエッチングを追加してもよい。このウェットエッチングは、S60のウェットエッチングの前に行われてもよい。
【実施例2】
【0054】
n型層14をエピタキシャル成長によって形成する形態を説明したが、この形態に限られない。n型層14を、例えばイオン注入によって形成してもよい。この場合、p型層13を成長させた後に、公知のフォトリソグラフィ技術により、ソース電極16を配置する領域が開口しているレジストマスクを形成すればよい。そして、レジストマスクを介してp型層13の表面からn型のドーパントを注入すればよい。
【実施例2】
【0055】
基板11の材料は、GaNに限られない。Si基板およびSiC基板などの導電性基板を用いることも可能である。GaNにドープするp型不純物は、Mgに限られない。C、Fe、亜鉛などを用いることも可能である。GaNにドープするn型不純物は、Siに限られない。Ge、酸素、などを用いることも可能である。
【実施例2】
【0056】
マスク層18の材料には、誘電体や金属などの各種の材料を用いることができる。誘電体を用いる場合には、窒化シリコン膜を用いることも可能である。
【実施例2】
【0057】
S20において、マスク層18のパターニングには、ウェットエッチングではなく、異方性のドライエッチング(RIE等)を用いてもよい。
【実施例2】
【0058】
なお、本実施例では、MOSFETについて説明したが、本明細書に開示の技術は、トレンチ型のゲート電極を有する他のスイッチング素子(例えば、IGBT等)に使用することもできる。また、本実施例ではn型MOSFETについて説明したが、p型MOSFETについても本実施例の技術を適用することが可能である。この場合、本実施例の記載内容においてn型とp型を入れ替えればよい。
【実施例2】
【0059】
S70のアニール工程は、省略することが可能である。以上より、一般的に言うと、本明細書に係る縦型MOSFETの製造方法は、S10~S60と、S80とを少なくとも実行すればよい。
【実施例2】
【0060】
本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【実施例2】
【0061】
S10は、耐圧維持層形成工程の一例である。S20は、マスク形成工程の一例である。耐圧維持層12bおよびp型層13、または、p型層13は、第1層の一例である。p型層13は、第1層の一例である。n型層14は、第2層の一例である。S30、S40、S50は、成長工程の一例である。S60は、除去工程の一例である。S80は、ゲート形成工程の一例である。耐圧維持層12bは、下部第1層の一例である。S30は、第1成長工程の一例である。p型層13は、上部第1層の一例である。S40は、第2成長工程の一例である。S50は、第3成長工程の一例である。面F1および面F2は、第1面の一例である。
【符号の説明】
【0062】
11:基板、12a:耐圧維持層、12b:耐圧維持層、13:p型層、14:n型層、15:ゲート絶縁膜、16:ソース電極、17:ゲート電極、20:ドレイン電極、21:トレンチ
図面
【図1】
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【図2】
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【図3】
2
【図4】
3
【図5】
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【図6】
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【図7】
6
【図8】
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【図9】
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【図10】
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【図11】
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【図12】
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【図13】
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【図14】
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