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Specification :(In Japanese)記憶回路

Country (In Japanese)日本国特許庁(JP)
Gazette (In Japanese)特許公報(B2)
Patent Number P6230204
Date of registration Oct 27, 2017
Date of issue Nov 15, 2017
Title of the invention, or title of the device (In Japanese)記憶回路
IPC (International Patent Classification) G11C  14/00        (2006.01)
G11C   5/14        (2006.01)
FI (File Index) G11C 14/00 230
G11C 5/14 370
Number of claims or invention 19
Total pages 42
Application Number P2016-542556
Date of filing Aug 6, 2015
International application number PCT/JP2015/072392
International publication number WO2016/024527
Date of international publication Feb 18, 2016
Application number of the priority 2014164526
Priority date Aug 12, 2014
Claim of priority (country) (In Japanese)日本国(JP)
Date of request for substantive examination Feb 9, 2017
Patentee, or owner of utility model right (In Japanese)【識別番号】503360115
【氏名又は名称】国立研究開発法人科学技術振興機構
【識別番号】317006683
【氏名又は名称】地方独立行政法人神奈川県立産業技術総合研究所
Inventor, or creator of device (In Japanese)【氏名】菅原 聡
【氏名】周藤 悠介
【氏名】山本 修一郎
Representative (In Japanese)【識別番号】100087480、【弁理士】、【氏名又は名称】片山 修平
【識別番号】100067736、【弁理士】、【氏名又は名称】小池 晃
【識別番号】100192212、【弁理士】、【氏名又は名称】河野 貴明
Examiner (In Japanese)【審査官】後藤 彰
Document or reference (In Japanese)国際公開第2013/172066(WO,A1)
特開2013- 30240(JP,A)
特開2013- 62319(JP,A)
国際公開第2013/172065(WO,A1)
国際公開第2015/041305(WO,A1)
Field of search G11C 14/00
G11C 5/14
Scope of claims (In Japanese)【請求項1】
各々のセルが、データを記憶する双安定回路と、前記双安定回路に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを前記双安定回路にリストアする不揮発性素子と、を有し、複数の行および複数の列に、前記複数の行が分割され各々が1または複数の行を含む複数のバンクを形成するように配列された複数のセルと、
前記複数の行を順にストア動作し、前記複数のバンクのうちストア動作される行を含む第1バンクのセルの電源に供給される電圧を第1電圧とし、前記複数のバンクのうち前記第1バンク以外のバンク内のセルの電源に供給される電圧を前記第1電圧より低く前記双安定回路のデータが維持される第2電圧とする制御部と、
を具備することを特徴とする記憶回路。
【請求項2】
前記制御部は、含まれる行のストア動作が終了したバンクごとに前記セルの電源に供給される電圧を前記第2電圧とすることを特徴とする請求項1記載の記憶回路。
【請求項3】
前記制御部は、含まれる行のストア動作が終了したバンクごとに前記セルの電源に供給される電圧をシャットダウンすることを特徴とする請求項1記載の記憶回路。
【請求項4】
前記不揮発性素子は、一端が前記双安定回路内のノードに、他端が制御線に接続され、
前記複数のセルは、前記ノードと前記制御線との間に前記不揮発性素子と直列に接続されたスイッチを各々備え、
前記複数のセルの電源に供給される電圧は、前記双安定回路に供給されることを特徴とする請求項1から3のいずれか一項記載の記憶回路。
【請求項5】
前記複数のバンクは各々1つの行を含むことを特徴とする請求項1から4のいずれか一項記載の記憶回路。
【請求項6】
各々のセルが、データを記憶する双安定回路と、前記双安定回路に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを前記双安定回路にリストアする不揮発性素子と、を有する複数のセルと、
前記複数のセルの電源に供給される電圧を変更する1または複数のパワースイッチと、
1つのパワースイッチにより共通の電圧が供給される領域が複数のブロックに分割され、前記領域において前記複数のブロックごとに異なる期間にストア動作する制御部と、
を具備することを特徴とする記憶回路。
【請求項7】
前記複数のセルは、複数の行および複数の列に配列され、
前記領域は、1または複数の行を含み、
1つの行が前記複数のブロックに分割されていることを特徴とする請求項6記載の記憶回路。
【請求項8】
前記複数のセルは、各々データのストアを実行するスイッチを有し、
前記複数のブロックの各々のセル内の前記スイッチは共通のサブスイッチ線に接続され、
同じ行のサブスイッチ線は1つのスイッチ線に接続され、
前記複数のブロックのうち1つのブロックを選択し、選択されたブロックのサブスイッチ線に前記スイッチをオンする信号を出力する選択回路を具備することを特徴とする請求項7記載の記憶回路。
【請求項9】
前記不揮発性素子は、一端が前記双安定回路内のノードに、他端が制御線に接続され、
前記スイッチは、前記ノードと前記制御線との間に前記不揮発性素子と直列に接続され、
前記セルの電源に供給される電圧は、前記双安定回路に供給されることを特徴とする請求項8記載の記憶回路。
【請求項10】
前記複数のブロックの各々は、同じ行内の連続したセルを含むことを特徴とする請求項7から9のいずれか一項記載の記憶回路。
【請求項11】
前記複数のブロックの各々は、同じ行内の周期的に配列されたセルを含むことを特徴とする請求項7から9のいずれか一項記載の記憶回路。
【請求項12】
前記複数のブロックの各々のセル内の前記双安定回路と前記不揮発性素子とのデータが一致か不一致かを判定する判定回路と、
前記データが不一致のとき、対応するブロック内のセルのストア動作を行ない、前記データが一致のとき、前記対応するブロック内のセルのストア動作を行なわない選択回路と、
を具備することを特徴とする請求項6から11のいずれか一項記載の記憶回路。
【請求項13】
各々のセルが、データを記憶する双安定回路と、一端が前記双安定回路内のノードに他端が制御線に接続され、前記双安定回路に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを前記双安定回路にリストアする不揮発性素子と、前記ノードと前記制御線との間に前記不揮発性素子と直列に接続されたスイッチと、を有し、各々共通のスイッチ線に接続された複数の行と各々共通の制御線に接続された複数の列とに配列された複数のセルと、
同じ制御線に対し共通に設けられ、対応する制御線の信号に基づき、前記対応する制御線に接続されたセル内の前記双安定回路と前記不揮発性素子とのデータが一致か不一致かを判定する判定回路と、
前記データが不一致のとき、前記対応する制御線に接続されたセル内の前記スイッチをオンさせ、前記データが一致のとき、前記対応する制御線に接続されたセル内の前記スイッチをオフさせる選択回路と、
を具備することを特徴とする記憶回路。
【請求項14】
1つの行が各々複数のセルを含む複数のブロックに分割され、
前記選択回路は、対応するブロック内の複数のセルのデータの少なくとも一つが不一致のとき、前記対応するブロック内の前記スイッチをオンさせ、前記対応するブロック内の複数のセルのデータの全てが一致のとき、前記対応するブロック内の前記スイッチをオフさせることを特徴とする請求項13記載の記憶回路。
【請求項15】
前記判定回路は、同じブロック内の複数の制御線に共通に設けられていることを特徴とする請求項14記載の記憶回路。
【請求項16】
一対の前記不揮発性素子は、前記双安定回路の相補するノードにそれぞれ接続され、
一対の前記制御線は、前記一対の不揮発性素子にそれぞれ接続され、
前記判定回路は、前記双安定回路のデータと前記一対の制御線の信号と、に基づき、前記データが一致か不一致かを判定することを特徴とする請求項13から15のいずれか一項記載の記憶回路。
【請求項17】
電源線の電圧と接地線の電圧との差が電源電圧として供給され、データを記憶する双安定回路と、
一端が前記双安定回路内のノードに他端が制御線に接続され、前記一端と前記他端との間を流れる電流により抵抗値が変更されることにより前記双安定回路に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを前記双安定回路にリストアする不揮発性素子と、
ソースおよびドレインが前記ノードと前記制御線との間に前記不揮発性素子と直列に接続されたFETと、
前記双安定回路にデータを揮発的に書き込みおよび読み出しを行なう第1期間において、前記FETのゲートに印加される電圧を、前記FETがnチャネルFETの場合前記接地線の電圧より低くし、前記FETがpチャネルFETの場合前記電源線の電圧より高くする制御部と、
を具備することを特徴とする記憶回路。
【請求項18】
前記制御部は、前記双安定回路のデータが維持され前記双安定回路の前記電源線の電圧と前記接地線の電圧との差が前記第1期間における前記電源線の電圧と前記接地線の電圧の差より小さくなる第2期間に、前記FETのゲートに印加される電圧を、前記FETがnチャネルFETの場合前記第1期間における前記接地線の電圧より低くし、前記FETがpチャネルFETの場合前記第1期間における前記電源線の電圧より高くすることを特徴とする請求項17記載の記憶回路。
【請求項19】
前記制御部は、
前記FETがnチャネルFETの場合、前記不揮発性素子にストアされたデータを前記双安定回路にリストアする期間における前記FETのゲートに印加される電圧を、前記双安定回路に記憶されたデータを不揮発的に前記不揮発性素子にストアする期間における前記FETのゲートに印加される電圧より、低くし、
前記FETがpチャネルFETの場合、前記リストアする期間における前記FETのゲートに印加される電圧を、前記ストアする期間における前記FETのゲートに印加される電圧より、高くすることを特徴とする請求項17または18記載の記憶回路。
Detailed description of the invention (In Japanese)【技術分野】
【0001】
本発明は、記憶回路に関し、例えば双安定回路と不揮発性素子とを有する複数のセルを備えた記憶回路に関する。
【背景技術】
【0002】
近年、情報処理機器による消費電力量は急激に増大している。今後、CMOS(Complementary Metal Oxide Semiconductor)ロジックシステムを中心とする情報処理機器の省エネルギー化はこれまで以上に重要になってくると予想される。最近のパーソナルコンピュータ(PC)、サーバのマイクロプロセッサ、およびスマートフォン等の携帯機器、のシステムオンチップ(SoC)などのCMOSロジックシステムでは、トランジスタの微細化および高密度集積化にともない、リーク電流によって待機時に消費する待機(スタティックまたはスタンバイ)電力が著しく大きくなる。このように、待機時の電力の増大が重大な問題となっている。例えば、最近のマイクロプロセッサの待機電力はCMOSの動作(演算)時に消費するダイナミックパワーと同じレベルに達している。すなわち、このようなマイクロプロセッサは演算を行わなくても待機時に演算と同レベルの電力を消費してしまう。したがって、待機電力の削減がCMOSロジックシステムにおける重要課題になっている。
【0003】
パワーゲーティング(PG)はロジック回路をパワードメインと呼ばれるブロックに分割して、パワードメイン毎に電源遮断によるパワーマネジメント(電力制限)を行うことで、待機電力を削減する方法である。パワーマネジメントには、パワースイッチまたはスリープトランジスタと呼ばれるMOSFET(Metal Oxide Semiconductor Field Effect Transistor)スイッチを用いる。なお、以下では、パワースイッチとスリープトランジスタとを含め、パワースイッチと呼ぶ。PGは現在ではマイクロプロセッサやSoCなどのCMOSロジックシステムにおける必須の電力削減アーキテクチャの1つになっている。PGにおける省電力(省エネルギー)効果は、パワードメインの空間的な粒度(パワードメインの大きさ)とPGを行う時間的な粒度(PGをかける時間的頻度)が重要な因子となる。パワードメイン内にある記憶回路内の情報の保持がPGの空間的および時間的粒度に制約を与えている。これは、パワードメイン内にあるレジスタやキャッシュメモリなどの記憶回路に記憶されている重要な情報が、電源遮断によって失われてしまうためである。
【0004】
不揮発性パワーゲーティング(NV(non-volatile)PG)は以上に述べた従来のPGにおける問題を解消し、CMOS回路のみでは実現できない最適な空間的および時間的粒度のPGを実現する。これにより、高効率にエネルギーを削減し、大幅に待機時消費電力を削減できる技術である。NVPGを実現するためには、マイクロプロセッサやSoC内で使用されるキャッシュメモリやレジスタ、レジスタファイルのような記憶回路を不揮発化する。これらの記憶回路はSRAM(Static Random Access Memory)やフリップフロップ(FF)といった双安定回路で構成されている。強磁性トンネル接合(MTJ)などの不揮発メモリ素子を双安定回路に付加することで、不揮発性SRAM(NV-SRAM)や不揮発性FF(NV-FF)といった不揮発性双安定回路を構成することができる。
【0005】
特許文献1には、双安定回路と不揮発性素子を有するセルを用いた記憶回路が記載されている。双安定回路のデータを不揮発性素子にストアし、不揮発性素子のデータを双安定回路にリストアする回路を不揮発性双安定回路という。特許文献2には、不揮発性双安定回路を有するセルにおいて、通常SRAM動作、スリープ動作、ストア動作および電源遮断(シャットダウン)を行なう記憶回路が記載されている。特許文献3には、双安定回路に記憶されているデータと、不揮発性素子にストアされているデータが一致する場合、双安定回路のデータを不揮発性素子にストアしない制御を行なう記憶回路が記載されている。
【先行技術文献】
【0006】

【特許文献1】国際公開第2009/028298号
【特許文献2】国際公開第2013/172066号
【特許文献3】国際公開第2013/172065号
【発明の概要】
【発明が解決しようとする課題】
【0007】
しかしながら、特許文献1から3のような記憶回路では、選択されたセルの双安定回路のデータを不揮発性素子にストアするときに、選択されていないセルにもストア動作のための電圧が供給される。このように、選択されていないセルがストア動作のためのスタンバイ状態となる。これにより、無駄な待機電力が生じる。
【0008】
また、特許文献2および3のように、セルをスリープモードやシャットダウンモードとするためには、パワースイッチを用いる。ストア動作のときに低インピーダンスの不揮発性素子に電流が流れる。このため、セルに印加される仮想電源電圧を高く(または仮想接地電圧を低く)維持するためには、セルをスリープまたはシャットダウンするためのパワースイッチが大きくなる。このため、パワースイッチの占有面積が大きくなる。
【0009】
さらに、特許文献3のように、セル単位でストアの有無を判断する場合、周辺回路が大きくなる。
【0010】
本発明は、上記課題に鑑みなされたものであり、待機電力を抑制すること、または、占有面積を抑制することを目的とする。
【課題を解決するための手段】
【0011】
本発明は、各々のセルが、データを記憶する双安定回路と、前記双安定回路に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを前記双安定回路にリストアする不揮発性素子と、を有し、複数の行および複数の列に、前記複数の行が分割され各々が1または複数の行を含む複数のバンクを形成するように配列された複数のセルと、前記複数の行を順にストア動作し、前記複数のバンクのうちストア動作される行を含む第1バンクのセルの電源に供給される電圧を第1電圧とし、前記複数のバンクのうち前記第1バンク以外のセルの電源に供給される電圧を前記第1電圧より低く前記双安定回路のデータが維持される第2電圧とする制御部と、を具備することを特徴とする記憶回路である。
【0012】
上記構成において、前記制御部は、含まれる行のストア動作が終了したバンクごとに前記セルの電源に供給される電圧を前記第2電圧とする構成とすることができる。
【0013】
上記構成において、前記制御部は、含まれる行のストア動作が終了したバンクごとに前記セルの電源に供給される電圧をシャットダウンする構成とすることができる。
【0014】
上記構成において、前記不揮発性素子は、一端が前記双安定回路内のノードに、他端が制御線に接続され、前記複数のセルは、前記ノードと前記制御線との間に前記不揮発性素子と直列に接続されたスイッチを各々備え、前記複数のセルの電源に供給される電圧は、前記双安定回路に供給される構成とすることができる。
【0015】
上記構成において、前記複数のバンクは各々1つの行を含む構成とすることができる。
【0016】
本発明は、各々のセルが、データを記憶する双安定回路と、前記双安定回路に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを前記双安定回路にリストアする不揮発性素子と、を有する複数のセルと、前記複数のセルの電源に供給される電圧を変更する1または複数のパワースイッチと、1つのパワースイッチにより共通の電圧が供給される領域が複数のブロックに分割され、前記領域において前記複数のブロックごとに異なる期間にストア動作する制御部と、を具備することを特徴とする記憶回路である。
【0017】
上記構成において、前記複数のセルは、複数の行および複数の列に配列され、前記領域は、1または複数の行を含み、1つの行が前記複数のブロックに分割されている構成とすることができる。
【0018】
上記構成において、前記複数のセルは、各々データのストアを実行するスイッチを有し、前記複数のブロックの各々のセル内の前記スイッチは共通のサブスイッチ線に接続され、同じ行のサブスイッチ線は1つのスイッチ線に接続され、前記複数のブロックのうち1つのブロックを選択し、選択されたブロックのサブスイッチ線に前記スイッチをオンする信号を出力する選択回路を具備する構成とすることができる。
【0019】
上記構成において、前記不揮発性素子は、一端が前記双安定回路内のノードに、他端が制御線に接続され、前記スイッチは、前記ノードと前記制御線との間に前記不揮発性素子と直列に接続され、前記セルの電源に供給される電圧は、前記双安定回路に供給される構成とすることができる。
【0020】
上記構成において、前記複数のブロックの各々は、同じ行内の連続したセルを含む構成とすることができる。
【0021】
上記構成において、前記複数のブロックの各々は、同じ行内の周期的に配列されたセルを含む構成とすることができる。
【0022】
上記構成において、前記複数のブロックの各々のセル内の前記双安定回路と前記不揮発性素子とのデータが一致か不一致かを判定する判定回路と、前記データが不一致のとき、対応するブロック内のセルのストア動作を行ない、前記データが一致のとき、前記対応するブロック内のセルのストア動作を行なわない選択回路と、を具備する構成とすることができる。
【0023】
本発明は、各々のセルが、データを記憶する双安定回路と、一端が前記双安定回路内のノードに他端が制御線に接続され、前記双安定回路に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを前記双安定回路にリストアする不揮発性素子と、前記ノードと前記制御線との間に前記不揮発性素子と直列に接続されたスイッチと、を有し、各々共通のスイッチ線に接続された複数の行と各々共通の制御線に接続された複数の列とに配列された複数のセルと、同じ制御線に対し共通に設けられ、対応する制御線の信号に基づき、前記対応する制御線に接続されたセル内の前記双安定回路と前記不揮発性素子とのデータが一致か不一致かを判定する判定回路と、前記データが不一致のとき、前記対応する制御線に接続されたセル内の前記スイッチをオンさせ、前記データが一致のとき、前記対応する制御線に接続されたスイッチをオフさせる選択回路と、を具備することを特徴とする記憶回路である。
【0024】
上記構成において、1つの行が各々複数のセルを含む複数のブロックに分割され、前記選択回路は、対応するブロック内の複数のセルのデータの少なくとも一つが不一致のとき、前記対応するブロック内の前記スイッチをオンさせ、前記対応するブロック内の複数のセルのデータの全てが一致のとき、前記対応するブロック内の前記スイッチをオフさせる構成とすることができる。
【0025】
上記構成において、前記判定回路は、同じブロック内の複数の制御線に共通に設けられている構成とすることができる。
【0026】
上記構成において、一対の前記不揮発性素子は、前記双安定回路の相補するノードにそれぞれ接続され、一対の前記制御線は、前記一対の不揮発性素子にそれぞれ接続され、前記判定回路は、前記双安定回路のデータと前記一対の制御線の信号と、に基づき、前記データが一致か不一致かを判定する構成とすることができる。
【0027】
本発明は、電源線および接地線から電圧が供給され、データを記憶する双安定回路と、一端が前記双安定回路内のノードに他端が制御線に接続され、前記一端と前記他端との間を流れる電流により抵抗値が変更されることにより前記双安定回路に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを前記双安定回路にリストアする不揮発性素子と、ソースおよびドレインが前記ノードと前記制御線との間に前記不揮発性素子と直列に接続されたFETと、前記双安定回路にデータを揮発的に書き込みおよび読み出しを行なう第1期間において、前記FETのゲートに印加される電圧を、前記FETがnチャネルFETの場合前記接地線の電圧より低くし、前記FETがpチャネルFETの場合前記電源線の電圧より高くする制御部と、を具備することを特徴とする記憶回路である。
【0028】
上記構成において、前記制御部は、前記双安定回路のデータが維持され前記双安定回路の前記電源線の電圧と前記接地線の電圧との差が前記第1期間における前記電源線の電圧と前記接地線の電圧の差より小さくなる第2期間に、前記FETのゲートに印加される電圧を、前記FETがnチャネルFETの場合前記第1期間における前記接地線の電圧より低くし、前記FETがpチャネルFETの場合前記第1期間における前記電源線の電圧より高くする構成とすることができる。
【0029】
上記構成において、前記制御部は、前記FETがnチャネルFETの場合、前記不揮発性素子にストアされたデータを前記双安定回路にリストアする期間における前記FETのゲートに印加される電圧を、前記双安定回路に記憶されたデータを不揮発的に不揮発性メモリにストアする期間における前記FETのゲートに印加される電圧より、低くし、前記FETがpチャネルFETの場合、前記リストアする期間における前記FETのゲートに印加される電圧を、前記ストアする期間における前記FETのゲートに印加される電圧より、高くする構成とすることができる。
【発明の効果】
【0030】
本発明によれば、待機電力を抑制すること、または、占有面積を抑制することができる。
【図面の簡単な説明】
【0031】
【図1】図1は、実施例1から3におけるセルの回路図である。
【図2】図2は、実施例1から3における記憶回路を示すブロック図である。
【図3】図3は、実施例1から3におけるNV-SRAMおよび6T-SRAMの各期間の消費電流を示す図である。
【図4】図4(a)および図4(b)は、実施例1における動作を説明する図である。
【図5】図5は、実施例1におけるセルアレイとパワースイッチとの接続を示すブロック図である。
【図6】図6は、実施例1におけるセルアレイとパワースイッチとの別の接続を示すプロック図である。
【図7】図7は、実施例1におけるストア動作の例1を示すタイミングチャートである。
【図8】図8は、実施例1におけるストア動作の例2を示すタイミングチャートである。
【図9】図9は、実施例1におけるストア動作の例3を示すタイミングチャートである。
【図10】図10は、実施例1におけるストア動作の例4を示すタイミングチャートである。
【図11】図11は、実施例1においてシミュレーションに用いた記憶回路を示すブロック図である。
【図12】図12(a)および図12(b)は、実施例1においてシミュレーションに用いたシーケンスを示す図である。
【図13】図13(a)は、nRWに対するEcycを示す図、図13(b)は、tSDに対するEcycを示す図である。
【図14】図14は、実施例1におけるセルアレイのサイズに対するBETの削減率を示す図である。
【図15】図15(a)および図15(b)は、実施例2におけるセルとパワースイッチを示す回路図である。
【図16】図16は、パワースイッチのチャネル幅Wに対する仮想電源電圧VVDDを示す図である。
【図17】図17は、実施例2におけるセルアレイの一部を示すブロック図である。
【図18】図18(a)および図18(b)は、実施例2における選択回路の例を示すブロック図である。
【図19】図19は、実施例2におけるスイッチ線、サブスイッチ線および仮想電源電圧VVDDのタイミングチャートである。
【図20】図20は、実施例2の変形例に係る記憶回路を示すブロック図である。
【図21】図21(a)は、実施例2におけるnSRに対するMOSFETの総チャネル幅を示す図であり、図21(b)は、実施例2におけるnSRに対する総チャネル幅/セルを示す図である。
【図22】図22は、実施例2の変形例1におけるセルアレイの一部を示すブロック図である。
【図23】図23は、実施例2の変形例2におけるセルアレイの一部を示すブロック図である。
【図24】図24は、実施例2の変形例2における各セルのストア動作、スイッチ線、サブスイッチ線および仮想電源電圧VVDDのタイミングチャートである。
【図25】図25は、実施例2の変形例3におけるセルアレイの一部を示すブロック図である。
【図26】図26は、実施例3における判定回路とセルとのブロック図である。
【図27】図27は、実施例3における判定回路とセルとの別の例を示すブロック図である。
【図28】図28は、実施例3における記憶回路を示すブロック図である。
【図29】図29は、実施例3におけるスイッチ線、制御線およびマッチ信号のタイミングチャートである。
【図30】図30は、実施例3の変形例1における記憶回路を示すブロック図である。
【図31】図31は、実施例3の変形例2における記憶回路を示すブロック図である。
【図32】図32は、実施例3の変形例3における記憶回路を示すブロック図である。
【図33】図33は、実施例3の変形例4における記憶回路を示すブロック図である。
【図34】図34(a)および図34(b)は、実施例1から4およびその変形例におけるセルの回路図である。
【図35】図35(a)および図35(b)は、実施例1におけるnRWに対するBETを示す図である。
【図36】図36(a)および図36(b)は、実施例1においてストアフリーの割合を変えたときのnRWに対するBETを示す図である。
【図37】図37(a)および図37(b)は、通常SRAM動作期間におけるそれぞれ電圧VCTRLおよびVSRに対するリーク電流ILNVを示す図である。
【図38】図38(a)および図38(b)は、実施例4におけるnRWに対するBETを示す図である。
【図39】図39(a)および図39(b)は、実施例4の変形例1におけるnRWに対するBETを示す図である。
【発明を実施するための形態】
【0032】
以下、図面を参照し、不揮発性双安定回路の例をNV-SRAMとして実施例について説明する。なお、以下の実施例に係る記憶回路は、例えばパワーゲーティングが行なわれるパワードメインに含まれる記憶回路であり、例えばキャッシュメモリまたはレジスタである。また、不揮発性SRAMを例に説明するが、不揮発性FFでもよい。
【実施例1】
【0033】
実施例1は、ストア時スリープ・アーキテクチャの例である。実施例1では、ストア動作時に、ストア動作を実行していないセルアレイの各行に、接続されているセルをスリープモードまたはシャットダウンモードにする。または、ストア動作を実行している行を含む近傍の数行以外の行に接続されているセルをスリープモードまたはシャットダウンモードにする。ストア動作を行なう前の行については、シャットダウンモードとはせずスリープモードとするが、ストア動作を行なった後の行については、スリープモードでもシャットダウンモードでもよい。なお、行は、例えばワード線と平行な方向に配置されたセルである。これにより、不揮発性双安定回路を含む不揮発性パワーゲ-ティング(NVPG)可能な記憶回路において、NVPGの電力削減効率を高めることができる。
【実施例1】
【0034】
図1は、実施例1から3におけるセルの回路図である。図1に示すように、NV-SRAMセル10は、インバータ回路14および16、スピントランスファートルク磁気トンネル接合素子(STT-MTJ:以下では簡単のため単に強磁性トンネル接合素子と呼ぶ)MTJ1およびMTJ2を有している。
【実施例1】
【0035】
インバータ回路14および16はループ状に接続され双安定回路12を構成している。インバータ回路14は、n型MOSFETm2およびp型MOSFETm1を有している。インバータ回路16は、n型MOSFETm4およびp型MOSFETm3を有している。
【実施例1】
【0036】
インバータ回路14と16が接続されたノードがそれぞれノードQ、QBである。ノードQとノードQBとは互いに相補ノードである。双安定回路12は、ノードQおよびノードQBがそれぞれハイレベルおよびローレベル、または、ノードQおよびノードQBがそれぞれローレベルおよびハイレベルとなることにより安定状態となる。双安定回路12は、安定状態となることにより、データを記憶することができる。
【実施例1】
【0037】
ノードQおよびQBは、それぞれMOSFETm5およびm6を介し入出力線DおよびDBに接続されている。MOSFETm5およびm6のゲートはワード線WLに接続されている。MOSFETm1からm6により6トランジスタ(FET)型のSRAMが形成される。
【実施例1】
【0038】
ノードQと制御線CTRLとの間にMOSFETm7と強磁性トンネル接合素子MTJ1とが接続され、ノードQBと制御線CTRLとの間にMOSFETm8と強磁性トンネル接合素子MTJ2とが接続されている。MOSFETm7およびm8のソースおよびドレインの一方は、ノードQおよびQBに、ソースおよびドレインの他方は強磁性トンネル接合素子MTJ1およびMTJ2にそれぞれ接続されている。MOSFETm7およびm8のゲートはスイッチ線SRに接続されている。なお、MOSFETm7およびm8は、それぞれ、強磁性トンネル接合素子MTJ1およびMTJ2と制御線CTRLとの間に接続されていてもよい。また、MOSFETm7およびm8は、設けられていなくてもよい。
【実施例1】
【0039】
強磁性トンネル接合素子MTJ1とMOSFETm7とは、擬似スピンMOSFET(PS-MOSFET)PSM1を構成する。同様に、強磁性トンネル接合素子MTJ2とMOSFETm8とはPSM2を構成する。
【実施例1】
【0040】
強磁性トンネル接合素子MTJ1およびMTJ2は、それぞれフリー層17、トンネル絶縁膜18およびピン層19を有している。フリー層17およびピン層19は強磁性体からなる。フリー層17とピン層19との磁化方向が平行な状態(平行状態)では、MTJ1およびMTJ2の抵抗値が低くなる。フリー層17とピン層19との磁化方向が反平行な状態(反平行状態)では、MTJ1およびMTJ2の抵抗値が平行状態より高くなる。MTJ1およびMTJ2は、MTJ1およびMTJ2の抵抗値によりデータをストアする。後述する仮想電源方式では、フリー層17が制御線CTRLに接続され、仮想接地方式では、ピン層19が制御線CTRLに接続される。仮想電源方式では、PSM1およびPSM2のMOSFETm7およびm8はn型であり、仮想接地方式では、PSM1およびPSM2のMOSFETm7およびm8はp型である。
【実施例1】
【0041】
双安定回路12へのデータの書き込みおよび読み出しは、従来のSRAMと同じように行われる。すなわち、ワード線WLをハイレベルとしMOSFETm5およびm6を導通状態とすることにより、双安定回路12に入出力線DおよびDBのデータが書き込まれる。また、入出力線DおよびDBを等電位の浮遊状態としワード線WLをハイレベルとしMOSFETm5およびm6を導通状態とすることにより、双安定回路12のデータを入出力線DおよびDBに読み出すことができる。MOSFETm5およびm6を遮断状態とすることにより、双安定回路12のデータが保持される。なお、双安定回路12へのデータの書き込み、読み出し、および保持の際、スイッチ線SRはローレベルとし、MOSFETm7およびm8は遮断状態とすることが好ましい。これにより、ノードQおよびQBと制御線CTRL間の電流をほぼ遮断し、安定動作を実現し、さらに、消費電力の増大を抑制することができる。
【実施例1】
【0042】
図2は、実施例1から3における記憶回路を示すブロック図である。図2に示すように、記憶回路100は、セルアレイ20、列デコーダ21、列ドライバ22、行デコーダ23、行ドライバ24および制御部25を備えている。セルアレイ20には、複数のセル10が複数の行および複数の列にマトリックス状に配置されている。列デコーダ21および行デコーダ23は、アドレス信号から列および行を選択する。列ドライバ22は、選択された列の入出力線(ビット線ともいう)D、DBおよび制御線CTRLに電圧等を印加する。行ドライバ24は、選択された行のワード線WLおよびスイッチ線SRに電圧等を印加する。制御部25は、列デコーダ21、列ドライバ22、行デコーダ23および行ドライバ24を介し、セル10の入出力線D、DB、ワード線WL、スイッチ線SRおよび制御線CTRLに電圧等を印加する。
【実施例1】
【0043】
図3は、実施例1から3におけるNV-SRAMおよび6T-SRAMの各期間の消費電流を示す図である。実線は図1に示したNV-SRAMを有する記憶回路の消費電流を示す。実線の消費電流は、リーク電流とNVPGに用いる電流を含み、通常のSRAM動作における書き込みおよび読み出しの電流は含んでいない。破線は、MOSFETm7、MOSFETm8、MTJ1およびMTJ2を設けない6トランジスタSRAM(6T-SRAM)セルを用いた記憶回路の消費電流を示している。点線は、6T-SRAMセルを用いた記憶回路の通常SRAM動作期間の消費電流を示している。破線および点線の消費電流は、リーク電流を含み、SRAM動作における書き込みおよび読み出しの電流は含んでいない。
【実施例1】
【0044】
図3に示すように、NV-SRAMセル10の動作期間には、スリープ期間、通常SRAM動作(ノーマルSRAMオペレーション)期間、ストア期間、シャットダウン(電源遮断)期間およびリストア期間がある。スリープ期間と通常SRAM動作期間は、双安定回路12にデータが保持されている期間である。通常SRAM動作期間は、通常のSRAMとして双安定回路12のデータを書き換え、揮発的に保持する(これを、「データを揮発的に書き換える」という)期間である。スリープ期間は、セル10がスリープモードの期間であり、双安定回路12のデータを保持するのみであり、データの書き換えを行なわない期間である。スリープ期間においては、通常SRAM動作期間に対し、双安定回路12に供給される電源の電圧Vsupplyを、データを保持できる程度に低くする。例えば、通常SRAM動作期間のVsupplyを1.1V、およびスリープ期間のVsupplyを0.9Vとする。これにより、消費電力を抑制できる。スリープ期間および通常SRAM動作期間では、制御線CTRLおよびスイッチ線SRはローレベルであり、MOSFETm7およびm8はオフしている。
【実施例1】
【0045】
ストア期間は、ストア動作が行なわれる期間であり、双安定回路12に記憶されたデータを強磁性トンネル接合素子MTJ1およびMTJ2にストアし、これを不揮発的に保持する(これを、「不揮発的にストアする」という)期間である。ストア期間のうち一部の期間において、スイッチ線SRおよび制御線CTRLをハイレベルとし、残りの期間において、スイッチ線SRをハイレベル(MOSFETm7およびm8をオン)とし制御線CTRLをローレベルとする。例えば、ストア期間のうち初めの期間において、制御線CTRLをローレベルとし、ストア期間のうちその後の期間において、制御線CTRLをハイレベルとする。ノードQおよびQBがそれぞれハイレベルおよびローレベルのとき、強磁性トンネル接合素子MTJ1およびMTJ2はそれぞれ高抵抗および低抵抗となる。ノードQおよびQBがそれぞれローレベルおよびハイレベルのとき、強磁性トンネル接合素子MTJ1およびMTJ2はそれぞれ低抵抗および高抵抗となる。このように、双安定回路12のデータが強磁性トンネル接合素子MTJ1およびMTJ2にストアされる。
【実施例1】
【0046】
シャットダウン期間は、セル10をシャットダウンモードとする期間である。シャットダウン期間においては、セル10の電源に供給される電圧(Vsupply-接地電圧)をほぼ0Vとする。これにより、セル10はシャットダウンモードとなる。このとき、セル10にほとんど電流が流れないため、消費電力を抑制することができる。
【実施例1】
【0047】
リストア期間においては、制御線CTRLをローレベルとしスイッチ線SRをハイレベルとした状態で電源電圧Vsupplyを0Vから立ち上げることにより行なわれる。強磁性トンネル接合素子MTJ1およびMTJ2がそれぞれ高抵抗および低抵抗のとき、ノードQおよびQBはそれぞれハイレベルおよびローレベルとなる。強磁性トンネル接合素子MTJ1およびMTJ2がそれぞれ低抵抗および高抵抗のとき、ノードQおよびQBはそれぞれローレベルおよびハイレベルとなる。このように、強磁性トンネル接合素子MTJ1およびMTJ2にストアされ不揮発的に保持されたデータ(これを、「不揮発的にストアされたデータ」という)が双安定回路12にリストアされる。
【実施例1】
【0048】
スリープ期間の長さをτsleep、6T-SRAMのリーク電流ILSV、NV-SRAMのリーク電流ILSNVとする。通常SRAM動作期間の長さをτact、6T-SRAMのリーク電流ILV、NV-SRAMのリーク電流ILNVとする。ストア期間の長さをτst、強磁性トンネル接合素子MTJ1およびMTJ2の書き込み電流(ストア動作時に生じる電流)をIMTJとする。シャットダウン期間の長さをτSD、NV-SRAMのリーク電流をILSDとする。リストア期間の長さをτret、NV-SRAMのリストア動作時に生じる電流IRushとする。スリープ期間と通常SRAM動作期間との合計の長さをτexeとする。スリープ期間からリストア期間までの長さをτcycとする。
【実施例1】
【0049】
スリープ期間および通常SRAM動作期間においては、MOSFETm7およびm8にもリーク電流が流れるため、NV-SRAMのリーク電流による消費電力は6T-SRAMより大きい。NV-SRAMにおいては、ストア期間においてはストアのための電流、リストア期間においては、強磁性トンネル接合素子MTJ1およびMTJ2を介して生じる電流と、電源復帰させる回路に生じるラッシュ電流とが生じる。シャットダウン期間においては、NV-SRAMは、わずかにリーク電流が流れるものの消費電力は十分に小さくなる。6T-SRAMにおいては、シャットダウンできないため、NV-SRAMにおけるストア期間、シャットダウン期間およびリストア期間に相当する期間を、スリープ期間とする。よって、これらの期間の6T-SRAMのリーク電流ILSVとなる。
【実施例1】
【0050】
NV-SRAMセルにおいて、6T-SRAMセルと比べて、通常SRAM動作時およびスリープ動作時におけるリーク電流の増加分と、ストア期間およびリストア期間の消費エネルギーの増加分とが、シャットダウンによって節約できるエネルギーに等しくなる期間がBET(Break-even time)である。そこで、待機期間がBET以上のときはシャットダウンを行ない、BET以下のときはスリープとする。これにより、極めて高効率に電力を削減できる。
【実施例1】
【0051】
図4(a)および図4(b)は、実施例1における動作を説明する図である。図4(a)は、仮想電源方式を示し、図4(b)は仮想接地方式を示す。図4(a)に示すように、セルアレイ20には、N行×M列のセル10が配列されている。同じ行0からN-1のセル10には、それぞれ同じスイッチ線SR0からSRN-1が接続されている。各セル10には電源線と接地線とが接続されている。仮想電源方式では、電源線26は、各行ごとに設けられる。電源電圧VDDは、パワースイッチ30に供給される。
【実施例1】
【0052】
パワースイッチ30は、各電源線26に供給する電圧VVDD(図1の電源電圧Vsupplyに対応する)を、スリープ期間、通常SRAM動作期間、ストア期間、シャットダウン期間およびリストア期間に応じて変更する。例えば、シャットダウン期間において、パワースイッチ30は、セル10の電源に供給される電圧(電源線の電圧-接地線の電圧)をほぼ0Vにする(または遮断する(VVDDを0Vに近づける))。スリープ期間において、パワースイッチ30は、セル10の電源に供給される電圧を通常SRAM動作期間、ストア期間およびリストア期間に比べ低くする。
【実施例1】
【0053】
制御部25は、パワースイッチ30に、各行の電源線26に供給する電圧VVDDを変更させる。また、制御部25は、スイッチ線SR0からSRN-1にスイッチ信号を出力する。スイッチ信号によりスイッチ線SR0からSRN-1のいずれかが選択される。
【実施例1】
【0054】
図4(b)に示すように、仮想接地方式では、接地線27は、各行ごとに設けられる。接地電圧VGNDは、パワースイッチ30に供給される。パワースイッチ30は、制御部25の指示に基づき各接地線27に供給する電圧VVGNDをスリープ期間、通常SRAM動作期間、ストア期間、シャットダウン期間およびリストア期間に応じ変更する。その他の構成は図4(a)と同じであり説明を省略する。
【実施例1】
【0055】
セル10に供給される供給電圧は、電源線と接地線との間の電圧差である。例えば、図4(a)に示した仮想電源方式では、供給電圧はほぼ(電源線26の電圧)-(接地電圧)である。図4(b)に示した仮想接地方式では、供給電圧はほぼ(電源電圧)-(接地線27の電圧)である。よって、仮想電源方式および仮想接地方式のいずれを用いても同様の動作を実現できる。以下の実施例1から3およびその変形例では、主に仮想電源方式を例に説明するが仮想接地方式を用いてもよい。
【実施例1】
【0056】
キャッシュメモリ等のSRAM回路では,セルアレイ20を構成する行単位で読み出しおよび書き込みのアクセスを行うことが多い。行は、通常はワード線単位であり、上位のアーキテクチャから見た場合、行をラインともいう。1行当たりのセル10数は、例えばプロセッサの処理単位であるワードのビット数(例えば32ビット)である。NVPGのストア動作時も同様にセルアレイ20の行単位でストア動作を行うことができる。
【実施例1】
【0057】
しかし、1回のストア動作にかかる時間は、MTJ1およびMTJ2のスピン注入磁化反転の確率を考慮すると、10ナノ秒程度またはこれ以上の比較的に長い時間となる。このため、ストア動作を行うセルアレイ20内では、ストア動作を実行するセル10以外の大多数のセル10は、ストア動作は行なわれないが電圧が供給された待機状態となる。待機状態のセル10にはリーク電流が流れる。これにより待機電力が増大する。待機電力の増大はセルアレイ20が大きいほど顕著になる。
【実施例1】
【0058】
そこで、実施例1においては、図4(a)および図4(b)のように、セルアレイ20の行または少数の行ごとの電圧設定を可能にする。ストア動作中の行またはストア動作中の行を含む少数の行には、ストア動作のための電圧を供給する。その他の行に対してセル10の電源に供給される電圧を低くしスリープモードを実行する。この動作をストア時スリープ動作という。これにより、スリープモードのセル10は、ストア動作のための電圧が供給されたセル10に比べリーク電流が抑制される。よって、セル10の消費電力が抑制される。
【実施例1】
【0059】
図5は、実施例1におけるセルアレイとパワースイッチとの接続を示すブロック図である。図5に示すように、各行0からN-1ごとの電源線26にパワースイッチ30が設けられている。これにより、各行0からN-1ごとに電源線26の電圧を変更できる。この例では、各行0からN-1が各々バンクに相当する。
【実施例1】
【0060】
図6は、実施例1におけるセルアレイとパワースイッチとの別の接続を示すプロック図である。図6に示すように、複数の行の電源線26に共通にパワースイッチ30が設けられている。パワースイッチ30が共通する複数の行が、バンクBK0からBK(N/2-1)である。例えばバンクBK0は、行0および1を含む。これにより、1つのバンクBK0に含まれる複数の行0および1の電源線26の電圧をまとめて変更できる。これにより、パワースイッチ30の占有面積を抑制できる。
【実施例1】
【0061】
図7は、実施例1におけるストア動作の例1を示すタイミングチャートである。1つのバンクが1つの行を含む図5の例である。縦軸は、各行のセル10に供給される供給電圧(電源線の電圧-接地線の電圧)を示す。図7に示すように、時間t0までは通常の6T-SRAMのSRAM動作およびスリープ動作が行なわれる。時間t0にセルアレイ20を含むパワードメインのストア動作が開始される。時間t0からt1の間の期間において、制御部25は、パワースイッチ30に、行0のセル10の供給電圧として電圧V1を供給させる。電圧V1は、例えばVDD-VGND-(パワースイッチ30による降下電圧)である。制御部25は、パワースイッチ30に、その他の行1からN-1のセル10の供給電圧としてスリープモードの電圧V2を供給させる。電圧V2は電圧V1より低く、かつ双安定回路12のデータが消失しない電圧である。
【実施例1】
【0062】
制御部25は、行0のストア動作を行なう。時間t1において、行0のストア動作が終了すると、制御部25は、パワースイッチ30に、行0のセル10に供給電圧としてスリープモードの電圧V2を供給させる。その後、制御部25は、パワースイッチ30に、行1からN-1のセル10順に供給電圧として電圧V1を供給させる。制御部25は、供給電圧として電圧V1を供給する行以外の行のセル10に供給電圧として電圧V2を供給させる。制御部25は、供給電圧として電圧V1を供給する行のストア動作を行なう。時間t2において、全ての行のストア動作が終了すると、制御部25は、パワースイッチ30に、全ての行0からN-1のセル10の供給電圧をシャットダウンさせる。これにより、セルアレイ20をシャットダウンする。
【実施例1】
【0063】
図8は、実施例1におけるストア動作の例2を示すタイミングチャートである。図8に示すように、時間t1において、行0のストア動作が終了すると、制御部25は、パワースイッチ30に行0のセル10の供給電圧をシャットダウンさせる。その後、行1からN-1において、ストア動作が終了するごとに、制御部25は、パワースイッチ30に各行のセル10に供給する供給電圧をシャットダウンされる。その他の動作は図7と同じであり説明を省略する。ストア動作を行なうまでのセル10はデータを維持するためスリープモードとする。ストア動作後のセル10はデータを維持しなくてもよいため、シャットダウンする。図8の例では、図7の例より待機電力を抑制できる。
【実施例1】
【0064】
図9は、実施例1におけるストア動作の例3を示すタイミングチャートである。1つのバンクが複数の行を含む例えば図6の例である。図9に示すように、複数の行0からN-1は、複数のバンクBK0からBK(N/4-1)に分割されている。各バンクBK0からBK(N/4-1)は複数の行を含む(この例では4行)。例えば、バンクBK0、BK1およびBK(N/4-1)は、それぞれ行0から3、行4から7、および行N-4からN-1を含む。時間t0において、制御部25は、パワースイッチ30にバンクBK0内の行0から3のセル10に供給電圧として電圧V1を供給させる。制御部25は、行0のストア動作(太線で示す)を行なう。
【実施例1】
【0065】
時間t3において行0のストア動作が終了すると、制御部25は、行1のストア動作を行う。その後、制御部25は、行2および3のストア動作を順に行なう。時間t1において、行0から3のストア動作が終了すると、制御部25は、パワースイッチ30に、行0から3のセル10の供給電圧として電圧V2を供給させる。制御部25は、バンクBK1からBK(N/4-1)において、同様のストア動作を行なう。その他の動作は図7と同じであり説明を省略する。図9の例では、図7の例に比べ、パワースイッチ30の占有面積を抑制できる。
【実施例1】
【0066】
図10は、実施例1におけるストア動作の例4を示すタイミングチャートである。時間t1において、行0から3のストア動作が終了すると、制御部25は、パワースイッチ30に、バンクBK0内のセル10の供給電圧をシャットダウンさせる。その後、制御部25は、バンクBK1からBK(N/4-1)において、同様のストア動作を行なう。その他の動作は図9と同じであり説明を省略する。図10の例では、図9の例より待機電力を抑制できる。
【実施例1】
【0067】
実施例1についてシミュレーションを行なった。図11は、実施例1においてシミュレーションに用いた記憶回路を示すブロック図である。図11に示すように、記憶回路100は、セルアレイ20、プリチャージ回路31および32、セレクタ33、リード回路34およびライト回路35を備えている。セルアレイ20には、動作させるNV-SRAMセル10と擬似的なセル10(破線で示す)が配置されている。行方向にワード線WL、スイッチ線SRおよび電源線26が設けられている。列方向にビット線BLおよびBLB、制御線CTRLが設けられている。
【実施例1】
【0068】
電源線26はパワースイッチ30を介し電源電圧VDDに接続されている。パワースイッチ30は、例えばP型MOSFETである。プリチャージ回路31および32は、プリチャージ信号PCに基づき、ビット線BLおよびBLBをプリチャージする。セレクタ33は、セレクト信号SLに基づきビット線BLおよびBLBを選択する。リード回路34は、リード信号REに基づき、選択されたセル10の双安定回路12の出力データOUTを読み出す。ライト回路35は、ライト信号WEに基づき、入力データINを選択されたセル10の双安定回路12に書き込む。
【実施例1】
【0069】
図12(a)および図12(b)は、実施例1においてシミュレーションに用いたシーケンスを示す図である。図12(a)は、NV-SRAMを想定したシーケンス、図12(b)は、6T-SRAMを想定したシーケンスである。図12(a)に示すように、NV-SRAMにおいては、双安定回路12からの読み出し(リード)動作(ステップS10)、および双安定回路12への書き込み(ライト)動作(ステップS12)を行なう。これらの動作は通常の6T-SRAMと同じ動作である。その後、期間tSLの短いスリープ動作を行なう(ステップS14)。ステップS10からS14をnRW回繰り返し行なう。その後、ストア動作を行なう(ステップS18)。期間tSDの間セル10をシャットダウンモードとする(ステップS20)。その後、リストア動作を行なう(ステップS22)。これにより、セルアレイ20の電源を復帰させる。ステップS10からS22までの動作をncyc回繰り返す。ncyc=1のときのセル10あたりのエネルギーをEcycとする。
【実施例1】
【0070】
図12(b)に示すように、6T-SRAMにおいては、ステップS10からS14をnRW回繰り返した後、シャットダウンモードの代わりにスリープモードとする。すなわち、ステップS18からS22の代わりにスリープ2動作を行なう(ステップS16)。前述のように、スリープ期間では、双安定回路12のデータが消失しない程度に双安定回路12に供給される電圧を低減する。
【実施例1】
【0071】
シミュレーションでは、通常SRAM動作期間、ストア期間、およびリストア期間における電源電圧Vsupply=1.1Vとした。スリープ期間におけるVsupply=0.9Vおよび制御線CTRLの電圧を0.1Vとした。ストア期間において、ハイレベルをストアするときのスイッチ線SRの電圧を0.7Vとした。ローレベルをストアするときの制御線CTRLおよびスイッチ線SRの電圧を、それぞれ0.4Vおよび0.7Vとした。
【実施例1】
【0072】
図13(a)は、nRWに対するEcycを示す図、図13(b)は、tSDに対するEcycを示す図である。破線は6T-SRAMを示す。点線はNV-SRAMでストア動作時に全ての行に電圧V1を供給した場合(ストア時スリープ動作なし)を示す。実線は、ストア動作時にストアする行以外の行をスリープとした(電圧V2を供給した)場合(ストア時スリープ動作あり)を示す。
【実施例1】
【0073】
図13(a)では、期間tSD=0s(秒)とする。この条件では、シャットダウン期間が0のため、ストア動作およびリストア動作によるエネルギーの増加が検証できる。列Mを32ビットとする。行N=1024(セルアレイサイズが4kB(バイト)に相当)、N=4096(セルアレイサイズが16kBに相当)とする。期間tSL=1μsとする。6T-SRAMに対するNV-SRAMのEcycの増加がストア動作およびリストア動作のエネルギーの増加に相当する。ストア時スリープ動作ありの場合、なしの場合に比べエネルギー増加を削減できる。特に、nRWが小さいときに、ストア時スリープ動作の効果が大きい。
【実施例1】
【0074】
図13(b)に示すように、nRW=1に固定する。N=4096とする。シャットダウン期間tSDが短いと、NV-SRAMより6T-SRAMの方のエネルギーが小さい。tSDが長くなり、NV-SRAMと6T-SRAMとが交差するtSDがBETである。ストア時スリープ動作ありは、なしに比べBETを約半分に削減することができる。
【実施例1】
【0075】
図14は、実施例1におけるセルアレイのサイズに対するBETの削減率を示す図である。BETの削減率は、ストア時スリープ動作なしに対するストア時スリープ動作ありの削減率であり、負に大きいほどストア時スリープ動作によるBETの削減が大きいことを示す。nRWを図14中の矢印方向に1、10、100および1000とする。Mは32ビット、tSLは1μsである。図14に示すように、セルアレイサイズが大きくなるとBET削減率は大きくなる。nRWは小さい方がBET削減率は大きい。セルアレイサイズが数kBと実用的なサイズでも、ストア時スリープ動作を行なうことにより、ストア動作時における待機電力の削減が可能となり、BETを効果的に削減できる。
【実施例1】
【0076】
実施例1によれば、図7から図10のように、制御部25は、複数の行0からN-1のストア動作を順に制御する。制御部25は、1または複数の行を含む複数のバンクからのうちストア動作される行を含む第1バンクに供給される供給電圧を電圧V1(第1電圧)とする。制御部25は、複数のバンクのうち第1バンク以外のセル10に供給される供給電圧を電圧V2(第2電圧)とする。このように、ストア動作する行を含むバンク以外を電圧V1より低い電圧V2とするため、ストア動作時における待機電力の削減が可能となり、BETを効果的に削減できる。
【実施例1】
【0077】
複数の行0からN-1を分割したバンクは、図7および図8のように、1つの行のみを含んでもよいし、図9および図10のように複数の行を含んでもよい。各々のバンクに含まれる複数の行は連続する行であることが好ましい。
【実施例1】
【0078】
図7および図9のように、制御部25は、含まれる行のストア動作が終了したバンクごとにセル10に供給される供給電圧を電圧V2としてもよい。図8および図10のように、制御部25は、含まれる行のストア動作が終了したバンクごとにセル10に供給される供給電圧をシャットダウンしてもよい。これにより、待機電力をより削減することができる。供給電圧のシャットダウンとして、供給電圧(電源線と接続線との間の電圧)をほぼ0Vにしてもよいが、供給電圧を遮断してもよい。
【実施例1】
【0079】
実施例1では、セル10として、強磁性トンネル接合素子MTJ1およびMTJ2が、双安定回路12内のノードQおよびQBと制御線CTRLとの間に接続され、MOSFETm7およびm8(スイッチ)がMTJ1およびMTJ2と直列に接続されるNV-SRAMセルを例として説明した。セル10は、双安定回路12と不揮発性素子を含む不揮発性双安定回路であればよい。
【実施例1】
【0080】
図5および図6のように、同じ行のセル10のスイッチは共通のスイッチ線SRに接続されている。これにより、行ごとにストア動作を行なうことができる。
【実施例1】
【0081】
MTJ1およびMTJ2がノードQおよびQBにそれぞれ接続される例を説明したが、ノードQまたはQBにMTJ1およびMTJ2のいずれか一方が接続されていればよい。不揮発性素子としてMTJを例に説明したが、不揮発性素子としては巨大磁気抵抗(GMR)素子、ReRAM(Resistance Random Access Memory)に用いられるような可変抵抗素子、または、PRAM(Phase change RAM)に用いられる相変化素子を用いることができる。
【実施例2】
【0082】
実施例2は、時間分割ストア制御によるパワースイッチ・アーキテクチャの例である。実施例2では、共通のパワースイッチに接続されたセルに対し、ストア動作を時分割することで、パワースイッチの大きさを削減できる。
【実施例2】
【0083】
図15(a)および図15(b)は、実施例2におけるセルとパワースイッチを示す回路図である。図15(a)は、仮想電源方式の例であり、図15(b)は、仮想接地方式の例である。図15(a)に示すように、仮想電源方式では、セル10の双安定回路12と電源との間にパワースイッチ30が接続されている。パワースイッチ30は、p型MOSFETである。電源電圧VDDに対し、双安定回路12には、パワースイッチ30により電圧降下した仮想電源電圧VVDD(擬似VDD)が供給される。図15(b)に示すように、仮想接地方式では、セル10の双安定回路12とグランドとの間にパワースイッチ30が接続されている。パワースイッチ30は、n型MOSFETである。MOSFETm7およびm8はp型MOSFETであり、MOSFETm7およびm8のゲートにはスイッチ線SRの補信号であるSRBが入力する。接地電圧VGNDに対し、双安定回路12には、パワースイッチ30により電圧降下(上昇)した仮想接地電圧VVGND(擬似VGND)が供給される。以下では、主に仮想電源方式を例に説明するが、仮想接地方式にも適用できる。
【実施例2】
【0084】
NV-SRAMセル10では、通常のSRAM動作時にはMOSFETm7およびm8がオフし、MTJ1およびMTJ2は双安定回路12から電気的に分離されている。このため、一般的な6T-SRAMセルと同じ大きさのパワースイッチ30で動作させることが可能である。しかし、ストア動作時に双安定回路12のデータをMTJ1およびMTJ2にストアするときに、双安定回路12のノードQおよびQBが低抵抗なMTJ1またはMTJ2を介してグランドに接続される。このように、セル10のインピーダンスが大きく低下することから、仮想電源電圧VVDDを高く保つためには(または仮想接地電圧VVGNDを低く保つためには)、十分に大きなパワースイッチを用いることとなる。ストア動作時にセル10が安定にデータを保持し続けるためには、例えば(電源電圧VDD-接地電圧VGND)の95%以上の供給電圧(VVDD-VGND)を確保することが望ましい。
【実施例2】
【0085】
図16は、パワースイッチのチャネル幅Wに対する仮想電源電圧VVDDを示す図である。チャネル幅Wはチャネル長Lで規格化し、W/L比としている。実線はNV-SRAMにおけるストア動作時のVVDDを示し、破線は、NV-SRAMにおける通常SRAM動作時のVVDDを示す。通常SRAM動作では、VVDDは低下しない。ストア動作時は、MTJに電流が流れるため、VVDDが低下する。VVDDを、VDDの95%(点線)とするためには、W/Lが4以上となる。このように、VVDDの低下を抑制するため、パワースイッチ30を大きくすることになる。
【実施例2】
【0086】
図2のように、NV-SRAMセル10をマトリックス状に配置した場合、6T-SRAMの読み出しおよび書き込み動作と同様に、1つのワード線WLに接続される複数のセル10を同時にストア動作することが、回路の構成上都合がよい。セルアレイ20の共通のワード線WLを有する複数のセル10を行という。NV-SRAMの場合は、セル10のインピーダンスが低下するため、1セルあたりのサイズの大きなパワースイッチ30を用いる。このことから、1つの行に対して共通のパワースイッチ30を割り当てると、非常に大きなサイズ(または多数)のパワースイッチ30を用いることになる。このため、パワースイッチ30の占有面積がレイアウト上の大きな問題となる。
【実施例2】
【0087】
実施例1に示した図5のように、各行にパワースイッチ30を配置することで、行方向に同時にストア動作を行うことができる。パワースイッチ30として用いるトランジスタの1セルあたりのサイズをチャネル幅W0とする。セルアレイ20を行方向のセル数M、列方向のセル数Nとする。このとき、N×Mセルアレイ20に用いるパワースイッチ30のトランジスタのチャネル幅はW0×M×Nと相当大きくなる。総チャネル幅W0×M×Nは、例えば図5のような複数のパワースイッチ30で実現する。
【実施例2】
【0088】
図6のように、複数の行を含むバンクでパワースイッチ30を共有し、同じバンクに含まれる行について同時に供給電圧を制御する。ストア動作において、スイッチ線SRの選択はバンク内の各行ごとに行なう。これにより、ストア動作で一度に駆動するセル数は1行分のみである。このため、パワースイッチ30のサイズ(または数)を小さくできる。パワースイッチ30を共有する行の数(1つのバンクに含まれる行の数)をnbkとする。このとき、パワースイッチ30のトランジスタのチャネル幅はW0×M×N/nbkに削減できる。ただし、nbkを大きくしすぎると、ストア動作時の待機電力が大きくなりすぎる。このため、nbkはあまり大きくはできない。通常パワースイッチ30の占有面積は全体の10%から20%程度に抑えることが望ましい。W0が大きいことと、nbkを大きくできないことから、パワースイッチ30の占有面積を記憶回路全体の10%から20%とすることは容易ではない。
【実施例2】
【0089】
図17は、実施例2におけるセルアレイの一部を示すブロック図である。図17では、セルアレイ20のうち行0から7を図示している。図17に示すように、複数(nbk個:図17では8本)の行0から7の電源線26に共通にパワースイッチ30を設ける。パワースイッチ30は、セルアレイ20の全ての行に共通に1つ設けてもよいし、セルアレイ20の一部の行に共通に設けてもよい。パワースイッチ30は複数のトランジスタで構成されていてもよい。行を複数(nSR個:図17では4個)のブロック42に分割する。例えば行のビット数は32ビットであり、ブロック42のビット数は8ビットである。分割されたブロック42ごとにスイッチ線SR0からSR7を分割する。例えば行0では、スイッチ線SR0をサブスイッチ線SR00からSR03に分割する。スイッチ線SR0とサブスイッチ線SR00からSR03の間には、各々選択回路40が設けられている。パワースイッチ38は、選択回路40に電源電圧を供給する。制御部25は、パワースイッチ30および38を制御する。制御部25は、各選択回路40に選択信号SEL00からSEL73を、スイッチ線SR0からSR7にスイッチ信号を出力する。
【実施例2】
【0090】
図18(a)および図18(b)は、実施例2における選択回路の例を示すブロック図である。図18(a)に示すように、選択回路40は、スイッチ線SR0と選択信号SEL00のAND処理を行なうAND回路である。選択回路40は、例えばスイッチ線SR0がハイレベルでかつ選択信号SEL00がハイレベルのときサブスイッチ線SR00をハイレベルとする。その他の場合、サブスイッチ線SR00をローレベルとする。
【実施例2】
【0091】
図18(b)に示すように、選択回路40は、スイッチ線SR0と選択信号SEL00のNOR処理を行なうNOR回路である。選択回路40は、例えばスイッチ線SR0がローレベルでかつ選択信号SEL00がローベルのときサブスイッチ線SR00をハイレベルとする。その他の場合、サブスイッチ線SR00をローレベルとする。
【実施例2】
【0092】
選択回路40は、MOSFETm7およびm8の導電型、スイッチ線SR0からSR7の信号レベルおよび選択信号SEL00からSEL73のレベルに応じ、適宜設計できる。
【実施例2】
【0093】
図19は、実施例2におけるスイッチ線、サブスイッチ線および仮想電源電圧VVDDのタイミングチャートである。選択回路40として図18(a)のようなAND回路を用いた例である。図19に示すように、時間t4において、制御部25は、パワースイッチ30に仮想電源電圧VVDDを電圧V2から電圧V1に変更させる。電圧V2は、例えばスリープモードの電圧であり、電圧V1はストア動作のための電圧である。制御部25は、スイッチ線SR0およびサブスイッチ線SR00に対応する選択信号SEL00をハイレベルとし、その他のサブスイッチ線SR01からSR03に対応する選択信号SEL01からSEL03をローレベルとする。これにより、サブスイッチ線SR00がハイレベルとなり、サブスイッチ線SR01からSR03がローレベルとなる。よって、サブスイッチ線SR00に接続されたセル10のMOSFETm7およびm8がオンとなる。サブスイッチ線SR01からSR03に接続されたセル10のMOSFETm7およびm8はオフのため、これらのサブスイッチ線に接続されるMTJ1およびMTJ2に電流は流れない。このように、1つのブロック42のセル10のMTJ1およびMTJ2のみに電流が流れ、他のブロック42のセル10のMTJ1およびMTJ2には電流は流れない。
【実施例2】
【0094】
サブスイッチ線SR00に接続されたセル10のストア動作が終了すると、時間t5において、制御部25は、サブスイッチ線SR01の選択信号SEL01のみをハイレベルとする。サブスイッチ線SR01のストア動作が行なわれる。その後、制御部25は、サブスイッチ線SR02からSR03のストア動作を順に行なう。バンクBK0のストア動作が終了すると、時間t6において、制御部25は、スイッチ線SR0をローレベルとし、スイッチ線SR1をハイレベルとする。その後、制御部25は、行1以降を順にストア動作する。パワースイッチ30に接続されたバンク(行0から7)のストア動作が終了すると、時間t7において、制御部25は、仮想電源電圧VVDDを電圧V2とする。制御部25は、時間t7において、仮想電源電圧VVDDをシャットダウンしてもよい。
【実施例2】
【0095】
図20は、実施例2の変形例に係る記憶回路を示すブロック図である。図20に示すように、列の選択信号を共通にする配線が設けられている。例えば選択信号SEL00、SEL10、SEL20、SEL30、SEL40、SEL50、SEL60およびSEL70(図17参照)を共通に選択信号SEL0とする。同様に、列方向に共通に選択信号SEL1からSEL3を供給する。このように、列を選択信号SEL0からSEL3で選択し、行をスイッチ線SR0からSR7で選択する。これにより、選択信号とスイッチ線とで活性化するサブスイッチ線を選択できる。その他の構成は実施例2の図17と同じであり説明を省略する。
【実施例2】
【0096】
図17および図20のように、NV-SRAMのストア動作を実行するための信号に用いるスイッチ線SR0からSR7をそれぞれ複数に分割する。これにより、1つの行内において同時にストア動作するセル数を減らすことができる。これにより、パワースイッチ30のサイズ(または数)を小さくする(または減らす)ことができる。例えば、行の分割数をnSRとすれば、パワースイッチ30の総チャネル幅をW0×(M/nSR)×(N/nbk)に減少できる。実際には、複数のトランジスタでこのサイズを実現する。ただし、この方法では、スイッチ線SRの分割制御のための選択回路40が付加される。このため、選択回路40のトランジスタの追加を考慮することが必要になる。nbk、nSRおよび選択回路40を適切に選ぶことで、パワースイッチ30のサイズ(数)を大きく削減できる。
【実施例2】
【0097】
図21(a)は、実施例2におけるnSRに対するMOSFETの総チャネル幅を示す図である。図21(a)において、総チャネル幅は、選択回路40をNOR回路で構成した場合に、選択回路40とパワースイッチ30および38におけるMOSFETの総チャネル幅WTをチャネル長Lで規格化した値である。セル10に電圧を供給するパワースイッチ30のチャネル幅をW0、選択回路40内のMOSFET1個のチャネル幅をW1、選択回路40に電圧を供給するパワースイッチ38のチャネル幅をW2とする。総チャネル幅WT=W0×(M/nSR)×(N/nbk)+W1×4×nSR×N+W2となる。幅W0は、図16から仮想電源電圧VVDDが電源電圧VDDの95%となるようにW0=4Lとした。幅W1は、十分な駆動能力を得るため、1セルあたりL/4とし、W1=(L/4)×(M/nSR)とした。ただし、W1が1L以下のときはW1=1×Lとした。選択回路40は複数同時に動作しないため、選択回路40に接続されるパワースイッチ38は、全体で1個とした。パワースイッチ38のチャネル幅W2=2×W1とした。Mを32ビット、Nを32行とし、nbkを1、2、4、8および16とした。総チャネル幅WTは、例えばチャネル幅がチャネル長Lと同じとしたとき、MOSFETの個数とみなせる。
【実施例2】
【0098】
図21(a)に示すように、nbkが大きくかつnSRが小さくなるとチャネル幅は減少する。いずれのnbkのときもnSR=8のときに総チャネル幅が極小となる。よって、この例では、1行あたりのブロック42の分割数は8が最適である。
【実施例2】
【0099】
図21(b)は、実施例2におけるnSRに対する総チャネル幅/セルを示す図である。図21(b)において、総チャネル幅/セルは、NV-SRAMセル10、パワースイッチ30、38およびNOR型の選択回路40に含まれるトランジスタの総チャネル幅を1セル当たりで示す値である。総チャネル幅/セルは、例えば1つのMOSFETのチャネル幅がチャネル長Lと同じとしたとき、1つのセル10あたりのMOSFETの個数とみなせる。図21(b)中の総チャネル幅/セル=13の直線は、周辺回路を含まないNV-SRAMセル10のみのチャネル幅/セルを示す。
【実施例2】
【0100】
図21(b)のように、nSR=8のときは、nbkが1から16において、総チャネル幅/セルは14程度である。ストア動作を時間分割しない場合、NV-SRAMセル10の占有面積に対して、周辺回路の面積は40%の増加となる。これに対し、実施例2では、周辺回路を加えた総チャネル幅/セルは、NV-SRAMセル10のみのチャネル幅/セルに対し、わずか8%程度の増加にとどまる。このように、記憶回路の占有面積を大幅に削減できる。
【実施例2】
【0101】
実施例2およびその変形例によれば、記憶回路に1または複数のパワースイッチ30が設けられている。パワースイッチ30は、複数のセル10の電源に供給される電圧を変更する。1つのパワースイッチ30により共通の電圧が供給される領域(例えば図17のセルアレイ20)が複数のブロック42に分割されている。図18のように、制御部25は、この領域内で複数のブロック42ごとに異なる期間にストア動作を行なう。これにより、図21(a)および図21(b)のように、パワースイッチ30の占有面積を削減できる。なお、パワースイッチ30は、複数のセル10に共通の電圧が供給され、ほぼ同じタイミングで変更される領域に対し設けられているものを「1つ」とする。1つのパワースイッチ30に複数のトランジスタまたはスイッチが含まれていてもよい。
【実施例2】
【0102】
図6、図9および図10のように、ブロックは、行単位でもよい。パワースイッチ30の占有面積をより削減するためには、図17のように、1つの行が複数のブロック42に分割されていることが好ましい。
【実施例2】
【0103】
図17および図20のように、複数のブロック42のそれぞれ内のセル10のMOSFETm7およびm8(データをストアするためのスイッチ)は、共通のサブスイッチ線SR00からSR73に接続されている。同じ行のサブスイッチ線(例えばSR00からSR03)は1つのスイッチ線(例えばSR0)に接続されている。図19のように、選択回路40は、複数のブロック42のうち1つのブロックを選択し、選択されたブロックのサブスイッチ線(例えばSR00)にスイッチをオンする信号を出力する。他のブロックのサブスイッチ線(例えばSR01からSR03)にスイッチをオフする信号を出力する。これにより、複数のブロック42ごとに異なる時間にMOSFETm7およびm8(スイッチ)をオンすることができる。
【実施例2】
【0104】
セル10は、双安定回路12および不揮発性素子を含めばよいが、特に、NV-SRAMセル10の場合、ストア時にMTJ1およびMTJ2が低インピーダンスとなる。これにより、同時に複数のセル10をストア動作しようとすると、パワースイッチ30を大きくすることになる。よって、NV-SRAMの場合に、同じパワースイッチ30から電圧が共通に供給されるセル10を異なる時間にストア動作することにより、パワースイッチ30の占有面積を大きく削減できる。
【実施例2】
【0105】
MTJ1およびMTJ2がノードQおよびQBにそれぞれ接続される例を説明したが、MTJ1およびMTJ2のいずれか一方がノードQまたはQBに接続されていればよい。不揮発性素子としてMTJを例に説明したが、不揮発性素子としては巨大磁気抵抗素子、ReRAMに用いられるような可変抵抗素子、または、PRAMに用いられる相変化素子を用いることができる。
【実施例2】
【0106】
次に実施例2の変形例として、インターリーブ動作する記憶回路について説明する。図22は、実施例2の変形例1におけるセルアレイの一部を示すブロック図である。図22では、セルアレイ20内の複数の行のうち行0から3を図示している。図22に示すように、行方向には、ワード線Word00からWord03、スイッチ線SR0からSR3および電源線26が延伸している。列方向にはビット線(不図示)が延伸している。制御線CTRL(不図示)は、行方向または列方向のいずれに延伸していてもよい。行0から3の電源線26に共通にパワースイッチ30を設ける。パワースイッチ30は、セルアレイ20の全ての行に共通に1つ設けてもよいし、セルアレイ20の一部の行に共通に設けてもよい。パワースイッチ30は複数のトランジスタで構成されていてもよい。制御部25は、スイッチ線SR0からSR3に信号を出力する。各行のビット数は例えば128ビットであり、各行には128個のセル10が配列されている。セル10は、A0からA31、B0からB31、C0からC31およびD0からD31に相当する。
【実施例2】
【0107】
ビット線は4個のセル10ごとにセレクタ44により選択され、リード/ライト(R/W)回路46に接続される。セレクタ44はセレクト信号Selectにより、AからDのいずれか1個のセル10をリード/ライト回路46に接続する。リード/ライト回路46は、通常SRAM動作期間において、セル10からデータを読み出す、またはセル10にデータを書き込む。通常SRAM動作期間にセレクタ44がAからDを順次選択する。これにより、リード/ライト回路46は、A0からA31に相当するセル10、B0からB31に相当するセル10、C0からC31に相当するセル10、およびD0からD31に相当するセルに対し、データの読み出しまたは書き込みを順次行なう。各セル10のストア動作は、実施例1と同様に行ごとに行なう。制御線CTRLが行方向に延伸しているとき、制御部25は、ストア動作を行なう行に相当する制御線CTRLにストアのための電圧を印加してもよい。制御線CTRLが列方向に延伸しているとき、制御部25は、ストア動作を行なうセル10に相当する制御線CTRLにストアのための電圧を印加してもよい。ストア動作を行なうセル10はスイッチ線SR0からSR3により選択できるため、制御部25は制御線CTRLの延伸方向によらず、全ての制御線CTRLにストアのための電圧を印加してもよい。これにより、制御線CTRLに印加する電圧の複雑な制御が不要となる。その他の動作は実施例1および2と同じであり説明を省略する。実施例2の変形例1では、スイッチ線SR0が同時にハイレベルとなるセル10の個数は128個である。このため、パワースイッチ30のトランジスタのチャネル幅をW0×128とする。その他の構成は実施例1および実施例2と同じであり説明を省略する。
【実施例2】
【0108】
実施例2の変形例1のように、実施例1および実施例2において、通常SRAM動作期間においてインターリーブ動作させてもよい。
【実施例2】
【0109】
図23は、実施例2の変形例2におけるセルアレイの一部を示すブロック図である。図23では、セルアレイ20内の複数の行のうち行0を図示している。各行は、A0からA31、B0からB31、C0からC31、およびD0からD31の4つのブロックに分割されている。各ブロックのビット数は32ビットである。分割されたブロックごとにスイッチ線SR0をサブスイッチ線SR0aからSR0dに分割する。スイッチ線SR0とサブスイッチ線SR0aからSR0dの間には、各々選択回路40が設けられている。制御部25は、選択信号SEL0aからSEL0dを出力し、スイッチ線SR0からSR3に信号を出力する。各選択回路40には制御部25から選択信号SEL0aからSEL0dが入力し、スイッチ線SR0からSR7が入力する。選択回路40はAND回路であり、スイッチ線SR0がハイレベルかつ選択信号SEL0aからSEL0dがハイレベルのとき、サブスイッチ線SR0aからSR0dをハイレベルとする。その他の構成は実施例2およびその変形例と同じであり、説明を省略する。
【実施例2】
【0110】
図24は、実施例2の変形例2における各セルのストア動作、スイッチ線、サブスイッチ線および仮想電源電圧VVDDのタイミングチャートである。図24に示すように、制御部25は、時間t4からt5のとき、サブスイッチ線SR0aの信号をハイレベルとし、他のサブスイッチ線SR0bからSR0dの信号をローレベルとする。制御部25は、A0からA31のセル10にストア動作を行なう。同様に、時間t5からt11のとき、制御部25はサブスイッチ線SR0bの信号をハイレベルとし、かつB0からB31のセル10にストア動作を行なう。時間t11からt12のとき、制御部25はサブスイッチ線SR0cの信号をハイレベルとし、かつC0からC31のセル10にストア動作を行なう。時間t12からt6のとき、制御部25はサブスイッチ線SR0dの信号をハイレベルとし、かつD0からD31のセル10にストア動作を行なう。その他の動作は実施例2の図19と同じであり説明を省略する。
【実施例2】
【0111】
実施例2の変形例2では、各サブスイッチ線SR0aからSR0dに接続されているセル10の個数は32個である。このため、パワースイッチ30のトランジスタのチャネル幅をW0×32とする。
【実施例2】
【0112】
図25は、実施例2の変形例3におけるセルアレイの一部を示すブロック図である。図25では、セルアレイ20内の複数の行のうち行0を図示している。図25に示すように、サブスイッチ線SR0aをサブスイッチ線SR0a0からSR0a7に分割する。同様にサブスイッチ線SR0bからSR0dを、それぞれサブスイッチ線SR0b0からSR0b7、サブスイッチ線SR0c0からSR0c7、およびサブスイッチ線SR0d0からSR0d7に分割する。サブスイッチ線SR0aとサブスイッチ線SR0a0からSR0a7、SR0b0からSR0b7、SR0c0からSR0c7、およびSR0d0からSR0d7の間には、各々選択回路41が設けられている。制御部25は、選択信号SR_dev0からSR_dev7を出力する。各選択回路41には制御部25から選択信号SR_dev0からSR_dev7が入力し、選択回路40からサブスイッチ線SR0aからSR0dが入力する。選択回路41はAND回路であり、サブスイッチ線SR0aからSR0dがハイレベルかつ選択信号SR_dev0からSR_dev7がハイレベルとのとき、サブスイッチ線SR0a0からSR0d7をハイレベルとする。その他の構成は実施例2の変形例2と同じであり、説明を省略する。
【実施例2】
【0113】
実施例2の変形例3では、各サブスイッチ線SR0a0からSR0d7に接続されているセル10の個数は4個である。このため、パワースイッチ30のトランジスタのチャネル幅をW0×4とすることができる。
【実施例2】
【0114】
実施例2の変形例において、インターリーブの段数が4段の場合を例に説明したが、インターリーブの段数は任意に設定できる。実施例2の変形例3において、サブスイッチ線SR0aからSR0dを各々8分割する例を説明したが、任意の数に分割できる。
【実施例2】
【0115】
1つの行を複数のブロックに分割するときに、実施例2のように、複数のブロック42のそれぞれは、同じ行内の連続したセル10を含むように分割してもよい。また、実施例2の変形例2および3のように、複数のブロックのそれぞれは、同じ行内の周期的に配列されたセルを含んでもよい。実施例2の変形例2および3では、インターリーブ動作するときにセレクタ44が選択するセル10のグループA0からA31等と、同じスイッチ線に接続されるセル10のグループA0からA31等と、を対応させている。インターリーブ動作のセルのグループと同じスイッチ線に接続されるグループは異なっていてもよい。また、インターリーブ動作しない記憶回路において、複数のブロックのそれぞれは、同じ行内の周期的に配列されたセルを含んでもよい。
【実施例3】
【0116】
実施例3は、時間分割ストア制御によるストアフリーシャットダウン・アーキテクチャの例である。
【実施例3】
【0117】
図26は、実施例3における判定回路とセルとのブロック図である。図26に示すように、制御線CTRLに判定回路50が接続されている。判定回路50は制御線CTRLの信号に基づきマッチ信号を出力する。例えば、マッチ信号は、セル10内の双安定回路12のデータと、MTJ1およびMTJ2のデータと、が一致するか否かを示す信号である。判定回路50は、セル10内の2つのMTJ1およびMTJ2のデータを区別せず同時に判定を行なう。例えば、仮想電源方式では、判定回路50は、双安定回路12のハイレベルのノードに反平行状態のMTJが接続し、ローレベルのノードに平行状態のMTJが接続されていれば、データが一致と判定する。仮想接地方式では、判定回路50は、双安定回路12のハイレベルのノードに平行状態のMTJが接続し、ローレベルのノードに反平行状態のMTJが接続されていれば、データが一致と判定する。判定回路50は、制御線CTRLの電圧に基づきマッチ信号を出力してもよいし、制御線CTRLの電流に基づきマッチ信号を出力してもよい。制御部は、マッチ信号が一致を示す場合、セル10のストア動作を行なわずシャットダウンし(ストアフリーシャットダウン)、マッチ信号が不一致を示す場合セル10のストア動作を行なう。NV-SRAMセル10の詳細は、図1と同じであり説明を省略する。
【実施例3】
【0118】
図27は、実施例3における判定回路とセルとの別の例を示すブロック図である。図27に示すように、NV-SRAMセル10の詳細は、実施例1の図1と同じであり説明を省略する。判定回路50は、読出回路56および検出回路58を備えている。読出回路56は、双安定回路12のデータを読み出す。検出回路58は、読出回路56の出力、制御線CTRL1およびCTRL2の信号に基づき、マッチ信号およびエラー信号を出力する。エラー信号は、MTJ1とMTJ2とのデータがエラーか否かを示す信号である。例えばMTJ1とMTJ2がともに平行状態の場合またはともに反平行状態の場合は、エラーである。マッチ信号が一致を示し、かつエラー信号がエラーでないことを示す場合、制御部は、セル10のストア動作を行なわずシャットダウンする(ストアフリーシャットダウン)。その他の場合、制御部はセル10のストア動作を行なう。NV-SRAMセル10の詳細は、図1と同じであり説明を省略する。
【実施例3】
【0119】
図26および図27において、ストアフリーシャットダウンにより、双安定回路12のデータと、MTJ1およびMTJ2のデータと、が一致する場合、ストア動作を行なわないことにより、ストア動作時の消費電力を抑制できる。
【実施例3】
【0120】
図26および図27の判定回路50をセル10ごとに配置すると、周辺回路の規模が大きくなる。実施例3では、判定回路50を列ごとに配置する。また、行を複数のブロックに分割する。ストア動作時に、ブロックごとに、セルの不揮発性素子にストアされたデータとストアするデータとを比較する。ブロック内で少なくとも1つのセルでデータが異なる場合のみ、ブロック内のセルのストア動作を行なう。全てのデータが一致する場合にはストア動作を省略する。これにより、ストア動作にともなう消費電力を大幅に削減して、BETを大きく削減することができる。
【実施例3】
【0121】
図28は、実施例3における記憶回路を示すブロック図である。図28は、図26の判定回路50を用いる例である。図28に示すように、記憶回路において、列ごとに判定回路50が設けられている。セル10ごとに選択回路40が設けられている。同じ列(例えば列0)のセル10は制御線(例えばCTRL00)を共有する。判定回路50は、制御線CTRL00の信号に基づき、列0のマッチ信号を出力する。マッチ信号は、列0の各行の選択回路40に入力する。選択回路40は、スイッチ線SR0が選択され、かつマッチ信号が不一致を示す場合、サブスイッチ線SR00にセル10のMOSFETm7およびm8をオンする信号を出力する。一方、選択回路40は、スイッチ線SR0が選択されていない場合とマッチ信号が一致を示す場合とのいずれかの場合、サブスイッチ線SR00にセル10のMOSFETm7およびm8をオフする信号を出力する。OR回路60は、列0から7のマッチ信号のOR信号を制御部25に出力する。
【実施例3】
【0122】
選択信号SEL0が行0の選択回路40に入力する。選択信号SEL00はマッチ信号によらずサブスイッチ線SR00を選択する信号である。例えばサブスイッチ線SR00の信号=(スイッチ線SR0の信号)AND[(選択信号SEL00)OR(マッチ信号)]である。最初に判定を行なうときには、選択信号SEL0を用いてサブスイッチ線SR00からSR07を活性化する。次からは、マッチ信号を用いサブスイッチ線SR00からSR07を選択して、ストア動作を行なう。図28では、同じ行の選択回路40に共通の選択信号SEL0の線を接続しているが、選択回路40ごとに別の選択信号線を接続してもよい。数個の選択回路40ごとに共通の選択信号線を接続してもよい。図28では、スイッチ線および選択信号の線をそれぞれ2本記載しているが、行の数をNとしたとき、スイッチ線SR0からSRN-1、および選択信号SEL0からSELN-1の線が設けられている。図30から図33も同様である。また、選択信号SEL00からSEL07を行方向に共通化し選択信号SEL0とし、選択信号SEL10からSEL17を行方向に共通化し選択信号SEL1としているが、図20のように、選択信号を列方向に共通化し、列方向に選択信号の線を配線してもよい。図30から図33も同様である。
【実施例3】
【0123】
図29は、実施例3におけるスイッチ線、制御線およびマッチ信号のタイミングチャートである。図29に示すように、時間t8においてストア動作が開始されると、制御部25は、制御線CTRL00からCTRL07をそれぞれ浮遊状態とし、スイッチ線SR0をハイレベルとし、他のスイッチ線SR1をローレベルとし、選択信号SEL0をハイレベルとし、他の選択信号SEL1からSELN-1(図29には不図示、SEL1については図28を参照)をローレベルにする。これにより、サブスイッチ線SR00からSR07が活性化され、ハイレベルとなる。制御線CTRL00からCTRL07は、行0内のそれぞれ列0から7のセル10のデータの一致か不一致かにより異なるレベルとなる。判定回路50は、制御線CTRL00からCTRL07のレベルに基づき、マッチ信号を出力する。制御部25は、選択信号SEL0をローレベルとする。これにより、選択回路40は、マッチ信号が不一致を示すサブスイッチ線SR00からSR07をハイレベルとし、マッチ信号が一致を示すサブスイッチ線SR00からSR07をローレベルとする。
【実施例3】
【0124】
時間t9において、制御部25は、制御線CTRL00からCTRL07をローレベルとしその後ハイレベルとする。これにより、行0のうち、マッチ信号が不一致を示すセル10はストア動作し、他のセル10はストア動作しない。時間t10において、行0のストア動作が終了すると、制御部25は、スイッチ線SR0をローレベルとし、スイッチ線SR1をハイレベルとする。その後、制御部25は、行1以降を順次ストア動作する。
【実施例3】
【0125】
なお、図29では、判定回路50は、選択信号SEL0がローレベルになった以降にマッチ信号を出力しているが、判定回路50は、選択信号SEL0がハイレベルの間にマッチ信号を出力してもよい。判定回路50または選択回路40は、マッチ信号を所望の期間保持してもよい。これより、判定回路50は、所望の期間マッチ信号を出力することができる。
【実施例3】
【0126】
図28では、判定回路50を列ごとに配置できるため、セル10ごとに判定回路50を設置するのに比べ、判定回路50の占有面積を削減できる。また、ストアを行なわなくてもよいセル10のストア動作を行なわない。よって、ストア動作のパワーを削減でき、BETを削減できる。
【実施例3】
【0127】
図30は、実施例3の変形例1における記憶回路を示すブロック図である。図30に示すように、実施例2の図17と同様に各行が複数のブロック42に分割されている。ブロック42内の判定回路50から出力されたマッチ信号がOR回路60に入力する。マッチ信号のOR信号が選択回路40および制御部25に入力する。このため、あるスイッチ線(例えばSR0)が選択されているときに、判定回路50がブロック42内のセル10のうち1つでもデータの不一致を示すマッチ信号を出力すると、サブスイッチ線(例えばSR00)は、ハイレベルとなる。これにより、ブロック42内のセル10は全てストア動作する。判定回路50がブロック42内のセル10の全てについてデータの一致を示すマッチ信号を出力すると、サブスイッチ線(例えばSR00)は、ローレベルとなる。これにより、ブロック42内のセル10はストア動作しない。最初に判定を行なう場合には、選択信号SEL0からSELN-1を用い、サブスイッチ線SR00-SR07を活性化する。その他の構成は図28と同じであり説明を省略する。
【実施例3】
【0128】
実施例3の変形例1では、選択回路40をブロック42ごと配置できる。これにより、実施例3に比べ選択回路40等の周辺回路を削減できる。また、ストアを行なわなくてもよいブロック42のストア動作を行なわない。よって、ストア動作のパワーを削減でき、BETを削減できる。
【実施例3】
【0129】
図31は、実施例3の変形例2における記憶回路を示すブロック図である。図31に示すように、列0から3で判定回路50を共有し、列4から7で判定回路50を共有している。判定回路50は、制御線CTRL00からCTRL03(またはCTRL04からCTRL07)に接続され、かつ選択されたサブスイッチ線SR00に接続される4つのセル10の全てのデータが一致か不一致かを判定する。最初に判定を行なう場合には、選択信号SEL0からSELN-1を用い、サブスイッチ線SR00-SR07を活性化する。その他の構成は図30と同じであり説明を省略する。
【実施例3】
【0130】
図32は、実施例3の変形例3における記憶回路を示すブロック図である。図32に示すように、列0から7で判定回路50を共有している。判定回路50は、制御線CTRL00からCTRL07に接続され、かつ選択されたサブスイッチ線SR00に接続される8つのセル10の全てのデータが一致か不一致かを判定する。その他の構成は図30と同じであり説明を省略する。
【実施例3】
【0131】
実施例3の変形例2および3によれば、ブロック42内の複数の列で判定回路50を共有できる。これにより、実施例3の変形例1より判定回路50を削減でき、占有面積を削減できる。また、ストアを行なわなくてもよいブロック42のストア動作を行なわない。よって、ストア動作のパワーを削減でき、BETを削減できる。
【実施例3】
【0132】
図33は、実施例3の変形例4における記憶回路を示すブロック図である。図33は、図27において説明したように判定回路50として読出回路56および検出回路58を用いる例である。図33に示すように、列方向に制御線CTRL00からCTRL07、ビット線BL00およびBLB00からBL07およびBLB07が設けられている。制御線CTRL00の片方はセル10のMTJ1に、他方はMTJ2に接続されている。列0の読出回路56はビット線BL00およびBLB00からセル10の双安定回路12のデータを読み出す。検出回路58は、読出回路56の出力および制御線CTRL00からCTRL07の信号に基づき、マッチ信号とエラー信号を出力する。OR回路60はマッチ信号をOR処理する。最初に判定を行なう場合には、選択信号SEL0からSELN-1を用い、サブスイッチ線SR00-SR07を活性化する。その他の構成は、実施例3の変形例1と同じであり、説明を省略する。
【実施例3】
【0133】
実施例3およびその変形例1から3では、MTJ1とMTJ2にストアされているデータがエラーか否かを検出できない。実施例3の変形例4によれば、MTJ1とMTJ2にストアされているデータがエラーか否かを検出できる。実施例3およびその変形例2および3の判定回路50を、実施例3の変形例4の判定回路50とすることもできる。
【実施例3】
【0134】
実施例3およびその変形例1から4によれば、NV-SRAMセル10が、各々共通のスイッチ線SR0からSRN-1に接続された複数の行0からN-1と各々共通の制御線CTRL00からCTRLM-1に接続された複数の列0からM-1とに配列されている。判定回路50は、同じ制御線(例えばCTRL00)に接続されるセル10に対し共通に設けられている。判定回路50は、対応する制御線CTRL00の信号に基づき、制御線CTRL00に接続されたセル10内の双安定回路12とMTJ1およびMTJ2とのデータが一致か不一致かを判定する。選択回路40は、データが不一致のとき、制御線CTRL00に接続されたセル10内のMOSFETm7およびm8をオンさせる。選択回路40は、データが一致のとき、制御線CTRL00に接続されたセル10内のMOSFETm7およびm8をオフさせる。これにより、判定回路50を制御線ごとに配置することができる。よって、判定回路50の占有面積を削減できる。
【実施例3】
【0135】
実施例3の変形例1から4によれば、1つの行が各々複数のセル10を含む複数のブロック42に分割されている。選択回路40は、対応するブロック42内の複数のセル10のデータの少なくとも一つが不一致のとき、対応するブロック42内のMOSFETm7およびm8をオンさせる。選択回路40は、対応するブロック42内の複数のセル10のデータの全てが一致のとき、対応するブロック42内のMOSFETm7およびm8をオフさせる。これにより、選択回路40はブロック42に共通に配置することができる。よって、選択回路40の占有面積を削減できる。また、ストアを行なわなくてもよいブロック42のストア動作を行なわない。よって、ストア動作のパワーを削減でき、BETを削減できる。
【実施例3】
【0136】
実施例3の変形例2および3によれば、判定回路50は、ブロック42内の複数の制御線に共通に設けられている。これにより、判定回路50の占有面積をより削減することができる。
【実施例3】
【0137】
実施例3の変形例4によれば、判定回路50は、セル10の双安定回路12のデータと一対の制御線CTRL00の信号と、に基づき、データの一致か不一致かを判定する。これにより、セル10内の一対のMTJ1とMTJ2にストアされたデータがエラーか否かを判定することができる。
【実施例3】
【0138】
実施例2で説明したブロック42を実施例3の変形例1から4のブロックとすることができる。
【実施例3】
【0139】
MTJ1およびMTJ2がノードQおよびQBにそれぞれ接続される例を説明したが、ノードQまたはQBにMTJ1およびMTJ2のいずれか一方が接続されていればよい。不揮発性素子としてMTJを例に説明したが、不揮発性素子としては巨大磁気抵抗素子、ReRAMに用いられるような可変抵抗素子、または、PRAMに用いられる相変化素子を用いることができる。
【実施例3】
【0140】
実施例1から実施例3およびその変形例において、各信号のハイレベルおよびローレベルを、各回路を適切に設計することにより、それぞれローレベルおよびハイレベルとしてもよい。
【実施例4】
【0141】
実施例4は、スイッチ線に印加する電圧を変更する例である。図34(a)および図34(b)は、実施例1から4およびその変形例におけるセルの回路図である。図34(a)は、仮想電源方式の例であり、図34(b)は、仮想接地方式の例である。図34(a)に示すように、双安定回路12には電源線26および接地線27が接続されている。仮想電源方式では、パワースイッチ30は電源線26に接続し、電源電圧VDDを降圧し電源線26に電圧VVDDを供給する。電源線26の電圧VVDDと接地線27の電圧VGNDとの差がセル10の電源に供給される電圧となる。制御部25は、パワースイッチ30に電圧VVDDの変更を指示する。制御部25は、制御線CTRLの電圧VCTRLおよびスイッチ線SRの電圧VSRを出力する。その他のセル10の構成は、図1と同じであり説明を省略する。セル10以外の記憶回路の構成は、実施例1から3およびその変形例と同じであり、説明を省略する。
【実施例4】
【0142】
図34(b)に示すように、仮想接地方式では、パワースイッチ30は接地線27に接続し、接地電圧VGNDを昇圧し、接地線27に電圧VVGNDを供給する。電源線26の電圧VDDと接地線27の電圧VVGNDとの差がセル10の電源に供給される電圧となる。制御部25は、パワースイッチ30に電圧VVGNDの変更を指示する。MOSFETm7およびm8はpチャネルFETである。MTJ1およびMTJ2におけるフリー層17とピン層19との接続関係が図34(a)とは逆である。その他の構成は、図34(a)と同じであり説明を省略する。
【実施例4】
【0143】
以下、図34(a)に示した仮想電源方式について説明する。仮想電源方式では、MOSFETm7およびm8はnチャネルFETである。まず、実施例1について、図12(a)および図12(b)と同じシーケンスを用いシミュレーションを行なった。シミュレーションにおいて、FETは20nmノードのFin-FETとした。時間tSLを100nsとした。表1は、実施例1におけるスリープ期間、通常SRAM動作期間(ノーマル期間)、ストア期間、シャットダウン期間およびリストア期間における各電源線26の電圧VVDD、制御線CTRLの電圧VCTRLおよびスイッチ線SRの電圧VSRを示す表である。
【表1】
JP0006230204B2_000002t.gif
【実施例4】
【0144】
表1に示すように、スリープ期間、通常SRAM動作期間、ストア期間、シャットダウン期間およびリストア期間における電圧VVDDは、それぞれ0.7V、0.9V、0.9V、0Vおよび0.9Vである。上記各期間の電圧VCTRLは、それぞれ0.07V、0.07V、0.55V(0V)、0Vおよび0Vである。ストア期間において、電圧VCTRLとして0Vを印加後0.55Vを印加している。上記各期間の電圧VSRは、それぞれ0V、0V、0.65V、0Vおよび0.65Vである。スリープ期間、および通常SRAM動作期間において、電圧VCTRLを0Vではなく0.07Vとしているのは、MOSFETm7およびm8のリーク電流を抑制するためである。MTJ1およびMTJ2が反転する電流密度をJc=5MA/cm2とし、ストア期間にMTJ1およびMTJ2に流れる電流がJcの1.5倍となるように、電圧VCTRLおよびVSRをそれぞれ0.55Vおよび0.65Vとした。接地電圧VGNDは0Vである。
【実施例4】
【0145】
図35(a)および図35(b)は、実施例1におけるnRWに対するBETを示す図である。図35(a)は、図7のようにストアする行以外の電源電圧をスリープ期間の電圧とした場合(以下、ストア前後スリープ動作という)のシミュレーション結果である。図35(b)は、図8のようにストアする前の行の電源電圧をスリープ期間の電圧とし、ストア後の行をシャットダウンした場合(以下、ストア前スリープおよびストア後シャットダウン動作という)のシミュレーション結果である。nRWは、リード、ライトおよびスリープの繰り返し回数であり、BETはブレークイーブンタイムである。列Mを32とした。図35(a)および図35(b)内の各線は、矢印方向に行Nを32、256、512、1024および2048としている。
【実施例4】
【0146】
図35(a)に示すように、行Nが増加すると、BETは大きくなる。nRWが102以下の領域Aでは、BETはnRWにほとんど依存しない。この領域は、BETがストア動作およびリストア動作に律速される領域である。nRWが102以上の領域Bでは、BETはnRWが大きくなると大きくなる。この領域は、BETが通常SRAM動作に律速される領域である。
【実施例4】
【0147】
図35(b)に示すように、図35(a)に比べストア後にシャットダウンすることにより領域AでのBETが小さくなる。特に行Nが大きいとき、BETが小さくなる。このように、ストア後のシャットダウンにより、BETを小さくできる。これは、消費電力が削減できたことを示している。以上のように、実施例1においては、消費電力を削減できる。
【実施例4】
【0148】
図36(a)および図36(b)は、実施例1においてストアフリーの割合を変えたときのnRWに対するBETを示す図である。図36(a)は、ストア前後スリープ動作におけるシミュレーション結果である。図36(b)は、ストア前スリープおよびストア後シャットダウン動作におけるシミュレーション結果である。実施例3およびその変形例のようなストアフリーシャットダウン・アーキテクチャを実施例1に適用した場合をシミュレーションした。ストアフリーは、全てのセル10のうちストアを行なわないセル10の割合を示している。ストアフリーが0%は、全てのセル10においてストア動作を行なうことを示している。ストアフリーが100%は、全てのセル10においてストア動作を行なわないことを示している。ストアフリーが50%は、半分のセル10でストア動作を行ない、残りの半分のセル10でストア動作を行なわないことを示している。
【実施例4】
【0149】
図36(a)に示すように、ストア前後スリープ動作において、ストアフリーの割合が増えると、特に領域AにおいてBETが小さくなる。図36(b)に示すように、ストア前スリープおよびストア後シャットダウン動作において、ストアフリーの割合が大きくなると、BETは大幅に減少する。このように、実施例3およびその変形例を実施例1に適用することにより、消費電力を削減できる。
【実施例4】
【0150】
領域AにおけるBETを小さくするためには、通常SRAM動作期間におけるMOSFETm7およびm8を介したリーク電流を削減することが重要である。図37(a)および図37(b)は、通常SRAM動作期間におけるそれぞれ電圧VCTRLおよびVSRに対するリーク電流ILNVを示す図である。リーク電流ILNVは図3に示す通常SRAM動作期間のNV-SRAMセル1個あたりのリーク電流である。ドットはシミュレーション結果、実線はドットを結ぶ線である。破線は、図3に示す通常SRAM動作期間の6T-SRAMのリーク電流である。図37(a)において、電圧VVDDを0.9V、電圧VSRを0V、図37(b)において、電圧VVDDを0.9V、電圧VCTRLを0Vとしている。
【実施例4】
【0151】
図37(a)に示すように、リーク電流ILNVはいずれの電圧VCTRLでも6T-SRAMのリーク電流ILVより大きい。リーク電流ILNVが最も小さくなる電圧VCTRLは0.07Vである。これにより、表1におけるスリープ期間、通常SRAM動作期間およびリストア期間の電圧VCTRLを0.07Vとしている。
【実施例4】
【0152】
図37(b)に示すように、電圧VSRを0Vより低くすると、リーク電流ILNVが小さくなる。電圧VSRが約-0.14V以下では、リーク電流ILNVはほぼ6T-SRAMのリーク電流ILVと同じとなる。
【実施例4】
【0153】
実施例4では、通常SRAM動作期間およびスリープ期間において電圧VSRを接地線27の電圧VGND(0V)より低くする。これにより、消費電力を削減する。表2は、実施例4におけるスリープ期間、通常RAM動作期間(ノーマル期間)、ストア期間、シャットダウン期間およびリストア期間における各電圧VVDD、VCTRLおよびVSRを示す表である。
【表2】
JP0006230204B2_000003t.gif
【実施例4】
【0154】
表2に示すように、スリープ期間、通常SRAM動作期間およびリストア期間における電圧VCTRLを0Vとしている。スリープ期間および通常SRAM動作期間における電圧VSRを接地線27の電圧VGNDより低い-0.2Vとしている。その他の電圧は表1と同じであり説明を省略する。
【実施例4】
【0155】
図38(a)および図38(b)は、実施例4におけるnRWに対するBETを示す図である。図38(a)は、ストア前後スリープ動作におけるシミュレーション結果である。図38(b)は、ストア前スリープおよびストア後シャットダウン動作におけるシミュレーション結果である。図38(a)および図38(b)を図36(a)および図36(b)と比較すると、領域BにおいてBETが小さくなっている。このように、実施例4では、スリープ期間および通常SRAM動作期間におけるMOSFETm7およびm8を介したリーク電流が抑制される。これにより、消費電力を抑制できる。
【実施例4】
【0156】
以上、図34(a)の仮想電源方式の例に実施例4における各電圧を説明した。実施例4は、図34(b)に示した仮想接地方式でもよい。仮想接地方式では、MOSFETm7およびm8はpチャネルFETである。MOSFETm7およびm8がpチャネルFETのときは、スリープ期間および通常SRAM動作期間においてMOSFETm7およびm8のゲートに電源線26の電圧VDDより高い電圧VSRを印加する。これにより、MOSFETm7およびm8を介したリーク電流が抑制される。
【実施例4】
【0157】
以上のように、実施例4によれば、制御部25は、通常SRAM動作期間(双安定回路12にデータを揮発的に書き込みおよび読み出しを行なう第1期間)において双安定回路12に電源線26の電圧VVDDまたはVDDおよび接地線27の電圧VGNDまたはVVGNDが供給されている。このとき、MOSFETm7およびm8のゲートに印加される電圧VSRを、MOSFETm7およびm8がnチャネルFETの場合接地線27の電圧VGNDより低くし、pチャネルFETの場合電源線26の電圧VDDより高くする。これにより、MOSFETm7およびm8を介したリーク電流を抑制できる。なお、第1期間には、双安定回路12にデータを揮発的に書き込みおよび読み出しを行なうときの電源線26および接地線27の電圧とそれぞれ同じ電圧が電源線26および接地線27に印加されているスタンバイの期間を含めてもよい。
【実施例4】
【0158】
制御部25は、スリープ期間(双安定回路12のデータが維持され電源線26の電圧と接地線の電圧との差が通常SRAM動作期間における電源線の電圧と接地線の電圧との差より小さくする第2期間)においても、MOSFETm7およびm8のゲートに印加される電圧VSRを、MOSFETm7およびm8がnチャネルFETの場合接地線27の電圧VGNDより低くし、pチャネルFETの場合電源線26の電圧VDDより高くしてもよい。
【実施例4】
【0159】
実施例4の変形例1は、リストア期間における電圧VSRを低くする例である。仮想電源方式を例に説明する。表3は、実施例4の変形例1におけるスリープ期間、ノーマル動作期間、ストア期間、シャットダウン期間およびリストア期間における各電圧VDD、VCTRLおよびVSRを示す表である。
【表3】
JP0006230204B2_000004t.gif
【実施例4】
【0160】
表3に示すように、リストア期間における電圧VSRをストア期間における電圧VSRより低い0.2Vとしている。その他の電圧は表2と同じであり説明を省略する。
【実施例4】
【0161】
図39(a)および図39(b)は、実施例4の変形例1におけるnRWに対するBETを示す図である。図39(a)は、ストア前後スリープ動作におけるシミュレーション結果である。図39(b)は、ストア前スリープおよびストア後シャットダウン動作におけるシミュレーション結果である。図39(a)および図39(b)を図38(a)および図38(b)と比較すると、ストア前スリープおよびストア後シャットダウン動作の領域Aにおいてストアフリーの割合が大きいときにBETが小さくなっている。このように、実施例4の変形例1では、ストア期間およびリストア期間における消費電力を抑制できる。
【実施例4】
【0162】
実施例4の変形例1において、仮想接地方式でもよい。すなわち、MOSFETm7およびm8はpチャネルFETでもよい。MOSFETm7およびm8がpチャネルFETのときは、リストア期間の電圧VSRをストア期間の電圧VSRより高くすればよい。
【実施例4】
【0163】
実施例4の変形例1によれば、制御部25は、リストア期間にMOSFETm7およびm8ゲートに印加される電圧VSRを、ストア期間にMOSFETm7およびm8ゲートに印加される電圧VSRより、nチャネルFETの場合低くし、pチャネルFETの場合高くする。これにより、リストア期間における消費電力を抑制できる。
【実施例4】
【0164】
実施例4およびその変形例1として、実施例1のようにストア前後スリープ動作またはストア前スリープおよびストア後シャットダウン動作を行なう場合を例に説明した。このような動作以外において、実施例4およびその変形例を用いてもよい。
【実施例4】
【0165】
以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【0166】
10 セル
12 双安定回路
20 セルアレイ
25 制御部
26 電源線
27 接地線
30 パワースイッチ
40 選択回路
50 判定回路
SR0-SR7 スイッチ線
SR00-SR73 サブスイッチ線
CTRL00-CTRL07 制御線
Drawing
(In Japanese)【図1】
0
(In Japanese)【図2】
1
(In Japanese)【図3】
2
(In Japanese)【図4】
3
(In Japanese)【図5】
4
(In Japanese)【図6】
5
(In Japanese)【図7】
6
(In Japanese)【図8】
7
(In Japanese)【図9】
8
(In Japanese)【図10】
9
(In Japanese)【図11】
10
(In Japanese)【図12】
11
(In Japanese)【図13】
12
(In Japanese)【図14】
13
(In Japanese)【図15】
14
(In Japanese)【図16】
15
(In Japanese)【図17】
16
(In Japanese)【図18】
17
(In Japanese)【図19】
18
(In Japanese)【図20】
19
(In Japanese)【図21】
20
(In Japanese)【図22】
21
(In Japanese)【図23】
22
(In Japanese)【図24】
23
(In Japanese)【図25】
24
(In Japanese)【図26】
25
(In Japanese)【図27】
26
(In Japanese)【図28】
27
(In Japanese)【図29】
28
(In Japanese)【図30】
29
(In Japanese)【図31】
30
(In Japanese)【図32】
31
(In Japanese)【図33】
32
(In Japanese)【図34】
33
(In Japanese)【図35】
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(In Japanese)【図36】
35
(In Japanese)【図37】
36
(In Japanese)【図38】
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(In Japanese)【図39】
38