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明細書 :ニューラルネットワーク回路及びニューラルネットワーク集積回路

発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2017-211972 (P2017-211972A)
公開日 平成29年11月30日(2017.11.30)
発明の名称または考案の名称 ニューラルネットワーク回路及びニューラルネットワーク集積回路
国際特許分類 G06N   3/04        (2006.01)
G06N   3/063       (2006.01)
FI G06N 3/04
G06N 3/063
請求項の数または発明の数 8
出願形態 OL
全頁数 42
出願番号 特願2016-223504 (P2016-223504)
分割の表示 特願2016-222275 (P2016-222275)の分割、【原出願日】平成28年11月15日(2016.11.15)
出願日 平成28年11月16日(2016.11.16)
優先権出願番号 2016100694
優先日 平成28年5月19日(2016.5.19)
優先権主張国 日本国(JP)
発明者または考案者 【氏名】本村 真人
出願人 【識別番号】504173471
【氏名又は名称】国立大学法人北海道大学
個別代理人の代理人 【識別番号】110000958、【氏名又は名称】特許業務法人 インテクト国際特許事務所
【識別番号】100120189、【弁理士】、【氏名又は名称】奥 和幸
【識別番号】100173510、【弁理士】、【氏名又は名称】美川 公司
審査請求 未請求
要約 【課題】回路規模及びコストを大幅に縮小しつつ、効率的且つ多様性を有するニューラルネットワーク回路を提供する。
【解決手段】脳機能に対応した乗算機能及び加算/適用機能を実現するニューラルネットワーク回路C1’において、重み付け係数Wとして「1」又は「0」を記憶するメモリセル10と、脳機能に対応した既定の所定値を記憶するメモリセル11と、入力データIと重み付け係数Wとの排他的論理和を生成する多数判定入力回路12と、排他的論理和と上記所定値とに基づき、当該所定値が脳機能に対応した既定値である場合に、(「1」である乗算結果の総数-「0」である乗算結果の総数≧既定の閾値)のとき「1」を出力し、(「1」である乗算結果の総数-「0」である乗算結果の総数<既定の閾値)のとき「0」を出力する直列多数判定回路13と、を備える。
【選択図】図9
特許請求の範囲 【請求項1】
人の脳機能に対応した重み付け係数と1ビットの入力データとを乗算する乗算機能と、当該乗算機能による複数の乗算結果を加算すると共に当該加算結果に活性化関数を適用して1ビットの出力データを出力し且つ前記脳機能に対応した加算/適用機能と、を実現するニューラルネットワーク回路において、
前記重み付け係数として「1」又は「0」を記憶して第1演算部に出力する第1記憶部と、
前記脳機能に対応して予め設定された所定値を記憶して前記第1演算部に出力する第2記憶部と、
前記入力データと前記記憶されている重み付け係数との排他的論理和を前記乗算結果として生成する前記第1演算部と、
前記生成された乗算結果と、前記記憶されている所定値と、に基づいて前記加算/適用機能を実現する第2演算部であって、当該所定値が前記脳機能に対応して予め設定された値である場合において、「1」である前記乗算結果の総数から「0」である前記乗算結果の総数を減じた値が予め定められた閾値以上であるとき、「1」を前記出力データとして出力し、前記所定値が前記予め設定された値である場合において、前記減じた値が前記閾値未満であるとき、「0」を前記出力データとして出力する第2演算部と、
を備えることを特徴とするニューラルネットワーク回路。
【請求項2】
請求項1に記載のニューラルネットワーク回路において、
前記加算/適用機能における加算機能として、前記脳機能に基づいて予め設定され且つ当該脳機能としての傾向をニューロンごとに示す整数である傾向係数であって、絶対値が0以上且つ前記入力データの数以下である傾向係数が、各前記乗算結果の加算結果に対して更に加算されるべき場合、当該傾向係数の絶対値に等しい数のいずれかの前記第1演算部に当該傾向係数が分けて入力されており、
当該傾向係数が分けて入力されている前記第1演算部は、前記所定値に応じて、各前記乗算結果の加算結果に対する当該傾向係数の更なる加算結果を前記第2演算部に出力し、
前記第2演算部は、前記傾向係数の更なる加算結果を各前記第1演算部について加算した合計値が正又は0であるとき「1」を前記出力データとして出力し、前記合計値が負であるとき「0」を前記出力データとして出力することを特徴とするニューラルネットワーク回路。
【請求項3】
請求項1に記載のニューラルネットワーク回路において、
前記入力データの数が一であり、
前記出力データ、前記第1記憶部、前記第2記憶部、前記第1演算部及び前記第2演算部それぞれの数が、前記ニューラルネットワーク回路が対応すべき前記脳機能に基づいて予め設定された二以上の数であり、
前記重み付け係数及び前記所定値のそれぞれが前記脳機能に対応した値であり、
各前記第1演算部は、各前記出力データにそれぞれ対応する前記重み付け係数と前記入力データとの前記排他的論理和を前記乗算結果として前記出力データごとにそれぞれ生成し、
各前記第2演算部は、
前記所定値が前記予め設定された値である場合において、「1」である前記乗算結果の総数から「0」である前記乗算結果の総数を減じた値が前記閾値以上であるとき、「1」を前記出力データとして出力し、前記所定値が前記予め設定された値である場合において、前記減じた値が前記閾値未満であるとき、「0」を前記出力データとして出力することを特徴とするニューラルネットワーク回路。
【請求項4】
請求項1に記載のニューラルネットワーク回路において、
前記出力データ及び前記第2演算部の数がそれぞれ一であり、
前記入力データ、前記第1記憶部、前記第2記憶部及び前記第1演算部それぞれの数が、前記ニューラルネットワーク回路が対応すべき前記脳機能に基づいて予め設定された二以上の数であり、
前記重み付け係数及び前記所定値のそれぞれが前記脳機能に対応した値であり、
各前記第1演算部は、各前記入力データにそれぞれ対応する前記重み付け係数と当該各入力データとの前記排他的論理和を前記乗算結果として前記入力データごとにそれぞれ生成し、
前記第2演算部は、
前記所定値が前記予め設定された値である場合において、「1」である前記乗算結果の総数から「0」である前記乗算結果の総数を減じた値が前記閾値以上であるとき、「1」を前記出力データとして出力し、前記所定値が前記予め設定された値である場合において、前記減じた値が前記閾値未満であるとき、「0」を前記出力データとして出力することを特徴とするニューラルネットワーク回路。
【請求項5】
請求項3に記載のニューラルネットワーク回路と、
請求項4に記載のニューラルネットワーク回路と、
を備え、
一の入力データが入力される請求項3に記載の前記ニューラルネットワーク回路から出力される各出力データがそれぞれ、請求項4に記載の前記ニューラルネットワーク回路における各入力データとされており、
請求項4に記載の前記ニューラルネットワーク回路から一の出力データを出力することを特徴とするニューラルネットワーク集積回路。
【請求項6】
請求項5に記載のニューラルネットワーク集積回路において、
請求項3に記載のニューラルネットワーク回路と請求項4に記載の前記ニューラルネットワーク回路との間にレジスタ部を更に備え、
当該レジスタ部は、請求項3に記載のニューラルネットワーク回路から出力される各出力データを一基準クロック分だけバッファリングし、請求項4に記載の前記ニューラルネットワーク回路における各入力データとして請求項4に記載の当該ニューラルネットワーク回路に出力することを特徴とするニューラルネットワーク集積回路。
【請求項7】
複数の請求項5に記載のニューラルネットワーク集積回路が直列に接続されており、
一の当該ニューラルネットワーク集積回路のからの一の前記出力データが、直後段の当該ニューラルネットワーク集積回路への一の前記入力データとされていることを特徴とするニューラルネットワーク集積回路。
【請求項8】
複数の請求項5に記載のニューラルネットワーク集積回路を備え、
当該複数の請求項5に記載のニューラルネットワーク集積回路のそれぞれに対して一の前記入力データが共通に入力されており、
当該複数の請求項5に記載のニューラルネットワーク集積回路からそれぞれ別個に前記出力データが一ずつ出力されることを特徴とするニューラルネットワーク集積回路。
発明の詳細な説明 【技術分野】
【0001】
本発明は、ニューラルネットワーク回路及びニューラルネットワーク集積回路の技術分野に属する。より詳細には、複数の入力データと重み付け係数とをそれぞれ乗算する乗算機能と、各乗算結果を加算しその加算結果に活性化関数を適用して出力する加算/適用機能と、を有するニューラルネットワーク回路、及び当該ニューラルネットワーク回路を複数備えるニューラルネットワーク集積回路の技術分野に属する。
【背景技術】
【0002】
近年、人の脳機能をモデル化した、いわゆるニューラルネットワーク回路についての研究開発が行われている。このとき、従来のニューラルネットワーク回路としては、例えば浮動小数点又は固定小数点を使った積和演算を用いて実現される場合が多く、この場合には、例えば演算コストが大きく、処理負荷が高いという問題点があった。
【0003】
そこで近年、上記入力データ及び上記重み付け係数をそれぞれ1ビットとする、いわゆる「バイナリニューラルネットワーク回路」のアルゴリズムが提案されている。ここで、上記バイナリニューラルネットワーク回路のアルゴリズムを示す先行技術文献としては、例えば下記非特許文献1及び非特許文献2が挙げられる。
【先行技術文献】
【0004】

【非特許文献1】「XNOR-Net: ImageNet Classification Using Binary Convolutional Neural Networks」論文、Mohammad Rastegari他、arXiv:1603.05279v2 [cs.CV、2016年4月19日(URL:http://arxiv.org/abs/1603.05279)
【非特許文献2】「Binarized Neural Networks: Training Neural Networks with Weights and Activations Constrained to +1 or -1」論文、Matthieu Courbariaux他、arXiv:1602.02830v3 [cs.LG]、2016年3月17日(URL:http://arxiv.org/abs/1602.02830)
【発明の概要】
【発明が解決しようとする課題】
【0005】
しかしながら、上述したいずれの非特許文献においても、当該論文記載の理論を具体的にどのように実現するかについては、全く記載されていない。また、各論文記載の理論により単位演算コストが大幅に下がることを利用して並列演算を可能にしたいが、そのためのハードウエア構成も未知である。更に、各論文記載の理論を用いた多様な構造を持つニューラルネット回路をどのように実現するかについても検討する余地がある。
【0006】
そこで本発明は、上記の各問題点及び要請等に鑑みて為されたもので、その課題の一例は、上記バイナリニューラルネットワーク回路のアルゴリズムを用いて、回路規模及びそれに対応するコストを大幅に縮小しつつ、効率的且つ多様性を有するニューラルネットワーク回路、及び当該ニューラルネットワーク回路を備えるニューラルネットワーク集積回路を提供することにある。
【課題を解決するための手段】
【0007】
上記の課題を解決するために、請求項1に記載の発明は、人の脳機能に対応した重み付け係数と1ビットの入力データとを乗算する乗算機能と、当該乗算機能による複数の乗算結果を加算すると共に当該加算結果に活性化関数を適用して1ビットの出力データを出力し且つ前記脳機能に対応した加算/適用機能と、を実現するニューラルネットワーク回路において、前記重み付け係数として「1」又は「0」を記憶して第1演算部に出力するメモリセル等の第1記憶部と、前記脳機能に対応して予め設定された所定値を記憶して前記第1演算部に出力するメモリセル等の第2記憶部と、前記入力データと前記記憶されている重み付け係数との排他的論理和を前記乗算結果として生成する多数判定入力回路等の前記第1演算部と、前記生成された乗算結果と、前記記憶されている所定値と、に基づいて前記加算/適用機能を実現する第2演算部であって、当該所定値が前記脳機能に対応して予め設定された値である場合において、「1」である前記乗算結果の総数から「0」である前記乗算結果の総数を減じた値が予め定められた閾値以上であるとき、「1」を前記出力データとして出力し、前記所定値が前記予め設定された値である場合において、前記減じた値が前記閾値未満であるとき、「0」を前記出力データとして出力する直列多数判定回路等の第2演算部と、を備える。
【0008】
請求項1に記載の発明によれば、人の脳機能に対応し且つ各1ビットの入力データ及び出力データがそれぞれ入出力されるニューラルネットワーク回路における乗算機能を第1記憶部、第2記憶部及び第1演算部により実現し、更に当該ニューラルネットワーク回路における加算/適用機能を第2演算部により実現するので、回路規模及びそれに対応するコストを大幅に縮小しつつ、人の脳機能に対応したニューラルネットワーク回路を効率的に実現することができる。
【0009】
上記の課題を解決するために、請求項2に記載の発明は、請求項1に記載のニューラルネットワーク回路において、前記加算/適用機能における加算機能として、前記脳機能に基づいて予め設定され且つ当該脳機能としての傾向をニューロンごとに示す整数である傾向係数であって、絶対値が0以上且つ前記入力データの数以下である傾向係数が、各前記乗算結果の加算結果に対して更に加算されるべき場合、当該傾向係数の絶対値に等しい数のいずれかの前記第1演算部に当該傾向係数が分けて入力されており、当該傾向係数が分けて入力されている前記第1演算部は、前記所定値に応じて、各前記乗算結果の加算結果に対する当該傾向係数の更なる加算結果を前記第2演算部に出力し、前記第2演算部は、前記傾向係数の更なる加算結果を各前記第1演算部について加算した合計値が正又は0であるとき「1」を前記出力データとして出力し、前記合計値が負であるとき「0」を前記出力データとして出力するように構成される。
【0010】
請求項2に記載の発明によれば、請求項1に記載の発明の作用に加えて、脳機能に基づく既定の傾向係数が各乗算結果の加算結果に対して更に加算されるべき場合、当該傾向係数の絶対値に等しい数のいずれかの第1演算部に当該傾向係数が分けて入力される。そして上記所定値に応じて、各乗算結果の加算結果に対する当該傾向係数の更なる加算結果が第1演算部から第2演算部に出力される。これらにより、傾向係数の更なる加算結果を各第1演算部について加算した合計値が正又は0であるとき「1」が出力データとして第2演算部から出力され、当該合計値が負であるとき「0」が出力データとして第2演算部から出力される。よって、脳機能に基づく既定の傾向係数が導入されるべき場合であっても、回路規模及びそれに対応するコストを大幅に縮小しつつ、人の脳機能に対応したニューラルネットワーク回路を効率的に実現することができる。
【0011】
上記の課題を解決するために、請求項3に記載の発明は、請求項1に記載のニューラルネットワーク回路において、前記入力データの数が一であり、前記出力データ、前記第1記憶部、前記第2記憶部、前記第1演算部及び前記第2演算部それぞれの数が、前記ニューラルネットワーク回路が対応すべき前記脳機能に基づいて予め設定された二以上の数であり、前記重み付け係数及び前記所定値のそれぞれが前記脳機能に対応した値であり、各前記第1演算部は、各前記出力データにそれぞれ対応する前記重み付け係数と前記入力データとの前記排他的論理和を前記乗算結果として前記出力データごとにそれぞれ生成し、各前記第2演算部は、前記所定値が前記予め設定された値である場合において、「1」である前記乗算結果の総数から「0」である前記乗算結果の総数を減じた値が前記閾値以上であるとき、「1」を前記出力データとして出力し、前記所定値が前記予め設定された値である場合において、前記減じた値が前記閾値未満であるとき、「0」を前記出力データとして出力するように構成される。
【0012】
請求項3に記載の発明によれば、請求項1に記載の発明の作用に加えて、入力データの数が一であり、出力データ、第1記憶部、第2記憶部、第1演算部及び第2演算部それぞれの数が、対応すべき脳機能に基づいた既定の二以上の数とされており、重み付け係数及び所定値のそれぞれが脳機能に対応した値とされている。そして各第1演算部が、各出力データにそれぞれ対応する重み付け係数と入力データとの排他的論理和を乗算結果として出力データごとにそれぞれ生成し、各第2演算部が、(「1」である乗算結果の総数-「0」である乗算結果の総数≧閾値)であるとき「1」を出力データとして出力し、(「1」である乗算結果の総数-「0」である乗算結果の総数<閾値)であるとき「0」を出力データとして出力する。よって、各第1記憶部、各第2記憶部及び各第1演算部により出力データごとに乗算機能を実現し、更に各第2演算部により出力データごとに加算/適用機能を実現するので、回路規模及びそれに対応するコストを大幅に縮小しつつ、いわゆる直列入力-並列出力型のニューラルネットワーク回路を効率的に実現することができる。
【0013】
上記の課題を解決するために、請求項4に記載の発明は、請求項1に記載のニューラルネットワーク回路において、前記出力データ及び前記第2演算部の数がそれぞれ一であり、前記入力データ、前記第1記憶部、前記第2記憶部及び前記第1演算部それぞれの数が、前記ニューラルネットワーク回路が対応すべき前記脳機能に基づいて予め設定された二以上の数であり、前記重み付け係数及び前記所定値のそれぞれが前記脳機能に対応した値であり、各前記第1演算部は、各前記入力データにそれぞれ対応する前記重み付け係数と当該各入力データとの前記排他的論理和を前記乗算結果として前記入力データごとにそれぞれ生成し、前記第2演算部は、前記所定値が前記予め設定された値である場合において、「1」である前記乗算結果の総数から「0」である前記乗算結果の総数を減じた値が前記閾値以上であるとき、「1」を前記出力データとして出力し、前記所定値が前記予め設定された値である場合において、前記減じた値が前記閾値未満であるとき、「0」を前記出力データとして出力するように構成される。
【0014】
請求項4に記載の発明によれば、請求項1に記載の発明の作用に加えて、出力データ及び第2演算部の数がそれぞれ一であり、入力データ、第1記憶部、第2記憶部及び第1演算部それぞれの数が、対応すべき脳機能に基づいた既定の二以上の数とされており、重み付け係数及び所定値のそれぞれが脳機能に対応した値とされている。そして各第1演算部が、各入力データにそれぞれ対応する重み付け係数と当該各入力データとの排他的論理和を乗算結果として入力データごとにそれぞれ生成し、第2演算部が、(「1」である乗算結果の総数-「0」である乗算結果の総数≧閾値)であるとき「1」を出力データとして出力し、(「1」である乗算結果の総数-「0」である乗算結果の総数<閾値)であるとき「0」を出力データとして出力する。よって、各第1記憶部、各第2記憶部及び各第1演算部により入力データごとに乗算機能を実現し、更に一の第2演算部により入力データごとに加算/適用機能を実現するので、回路規模及びそれに対応するコストを大幅に縮小しつつ、いわゆる並列入力-直列出力型のニューラルネットワーク回路を効率的に実現することができる。
【0015】
上記の課題を解決するために、請求項5に記載の発明は、請求項3に記載のニューラルネットワーク回路と、請求項4に記載のニューラルネットワーク回路と、を備え、一の入力データが入力される請求項3に記載の前記ニューラルネットワーク回路から出力される各出力データがそれぞれ、請求項4に記載の前記ニューラルネットワーク回路における各入力データとされており、請求項4に記載の前記ニューラルネットワーク回路から一の出力データを出力するように構成される。
【0016】
請求項5に記載の発明によれば、請求項3に記載のニューラルネットワーク回路と、請求項4に記載のニューラルネットワーク回路と、を備え、一の入力データが入力される請求項3に記載のニューラルネットワーク回路から出力される各出力データがそれぞれ、請求項4に記載のニューラルネットワーク回路における各入力データとされており、請求項4に記載のニューラルネットワーク回路から一の出力データが出力される。よって、本発明に係る直列入力-並列出力型のニューラルネットワーク回路と本発明に係る並列入力-直列出力型のニューラルネットワーク回路とを接続することで、回路規模及びそれに対応するコストを大幅に縮小しつつ、多様な脳機能に対応可能なニューラルネットワーク回路を効率的に実現することができる。
【0017】
上記の課題を解決するために、請求項6に記載の発明は、請求項5に記載のニューラルネットワーク集積回路において、請求項3に記載のニューラルネットワーク回路と請求項4に記載の前記ニューラルネットワーク回路との間にパイプラインレジスタ等のレジスタ部を更に備え、当該レジスタ部は、請求項3に記載のニューラルネットワーク回路から出力される各出力データを一基準クロック分だけバッファリングし、請求項4に記載の前記ニューラルネットワーク回路における各入力データとして請求項4に記載の当該ニューラルネットワーク回路に出力するように構成される。
【0018】
請求項6に記載の発明によれば、請求項5に記載の発明の作用に加えて、請求項3に記載のニューラルネットワーク回路と請求項4に記載の前記ニューラルネットワーク回路との間に備えられたレジスタ部により、請求項3に記載のニューラルネットワーク回路から出力される各出力データを一基準クロック分だけバッファリングして、請求項4に記載のニューラルネットワーク回路における各入力データとして請求項4に記載の当該ニューラルネットワーク回路に出力する。よって、請求項4に記載のニューラルネットワーク回路における第2演算部における見かけ上の並列処理が可能となり、多様な脳機能に対応可能なニューラルネットワーク回路を効率的且つ高速化して実現することができる。
【0019】
上記の課題を解決するために、請求項7に記載の発明は、複数の請求項5に記載のニューラルネットワーク集積回路が直列に接続されており、一の当該ニューラルネットワーク集積回路のからの一の前記出力データが、直後段の当該ニューラルネットワーク集積回路への一の前記入力データとされているように構成される。
【0020】
請求項7に記載の発明によれば、請求項5に記載の発明の作用に加えて、複数の請求項5に記載のニューラルネットワーク集積回路が直列に接続されており、一の当該ニューラルネットワーク集積回路のからの一の出力データが、直後段の当該ニューラルネットワーク集積回路への一の入力データとされているので、より多様な脳機能に対応可能なニューラルネットワーク回路を効率的に実現することができる。
【0021】
上記の課題を解決するために、請求項8に記載の発明は、複数の請求項5に記載のニューラルネットワーク集積回路を備え、当該複数の請求項5に記載のニューラルネットワーク集積回路のそれぞれに対して一の前記入力データが共通に入力されており、当該複数の請求項5に記載のニューラルネットワーク集積回路からそれぞれ別個に前記出力データが一ずつ出力されるように構成される。
【0022】
請求項8に記載の発明によれば、請求項5に記載の発明の作用に加えて、複数の請求項5に記載のニューラルネットワーク集積回路のそれぞれに対して一の入力データが共通に入力されており、当該複数の請求項5に記載のニューラルネットワーク集積回路からそれぞれ別個に出力データが一ずつ出力されるので、より多様な脳機能に対応可能なニューラルネットワーク回路を効率的に実現することができる。
【発明の効果】
【0023】
本発明によれば、人の脳機能に対応し且つ各1ビットの入力データ及び出力データがそれぞれ入出力されるニューラルネットワーク回路における乗算機能を第1記憶部、第2記憶部及び第1演算部により実現し、更に当該ニューラルネットワーク回路における加算/適用機能を第2演算部により実現する。
【0024】
従って、回路規模及びそれに対応するコストを大幅に縮小しつつ、人の脳機能に対応したニューラルネットワーク回路及びその集積回路を効率的に実現することができる。
【図面の簡単な説明】
【0025】
【図1】関連形態に係るニューラルネットワークを説明する図であり、(a)は一つのニューロンをモデル化したユニットを示す図であり、(b)は複数のユニットの結合からなるニューラルネットワークの状態を示す図である。
【図2】関連形態に係るニューラルネットワーク回路を示す図であり、(a)は当該ニューラルネットワーク回路に相当するニューラルネットワークを示す図であり、(b)は当該ニューラルネットワーク回路の構成を示すブロック図であり、(c)は当該ニューラルネットワーク回路に対応する真理値表である。
【図3】関連形態に係るニューラルネットワーク回路の細部構成を示す図であり、(a)は当該細部構成に係るメモリセルの回路の一例を示す図であり、(b)は当該細部構成の回路の一例を示す図である。
【図4】関連形態に係るニューラルネットワーク集積回路の第1例を示す図であり、(a)は当該第1例に相当するニューラルネットワークを示す図であり、(b)は当該第1例の構成を示すブロック図である。
【図5】関連形態に係るニューラルネットワーク集積回路の第2例を示す図であり、(a)は当該第2例に相当するニューラルネットワークを示す図であり、(b)は当該第2例の構成を示すブロック図である。
【図6】関連形態に係るニューラルネットワーク集積回路の第3例を示す図であり、(a)は当該第3例に相当するニューラルネットワークを示す図であり、(b)は当該第3例の構成を示すブロック図である。
【図7】関連形態に係るニューラルネットワーク集積回路の第4例を示す図であり、(a)は当該第4例に相当するニューラルネットワークを示す図であり、(b)は当該第4例の構成を示すブロック図であり、(c)は当該第4例に係るスイッチボックスの構成の一例を示すブロック図である。
【図8】実施形態に係るニューラルネットワーク集積回路の第1例の一部を示す図であり、(a)は当該一部に相当するニューラルネットワークを示す図であり、(b)は当該一部の構成を示すブロック図であり、(c)の当該一部に対応する真理値表である。
【図9】実施形態に係るニューラルネットワーク集積回路の第1例を示す図であり、(a)は当該第1例に相当するニューラルネットワークを示す図であり、(b)は当該第1例の構成を示すブロック図である。
【図10】実施形態に係るニューラルネットワーク回路の第1例を示す図であり、(a)は当該第1例に相当するニューラルネットワークを示す図であり、(b)は当該第1例の構成を示すブロック図である。
【図11】実施形態に係るニューラルネットワーク集積回路の第2例を示す図であり、(a)は当該第2例に相当するニューラルネットワークを示す図であり、(b)は当該第2例の構成を示すブロック図である。
【図12】実施形態に係るニューラルネットワーク集積回路の第3例を示す図であり、(a)は当該第3例に相当するニューラルネットワークを示す図であり、(b)は当該第3例の構成を示すブロック図である。
【図13】実施形態に係るニューラルネットワーク集積回路の第4例を示す図であり、(a)は当該第4例の構成を示すブロック図であり、(b)は当該第4例に相当する回路例を示す図である。
【図14】実施形態に係るニューラルネットワーク集積回路の第4例の細部構成を示す図であり、(a)は当該第4例に係るパイプラインレジスタ等の回路の一例を示す図であり、(b)は当該第4例に係る多数判定入力回路及び直列多数判定回路それぞれの一例を示す図であり、(c)は当該第4例に係る並列多数判定回路の一例を示す図であり、(d)は当該第4例における動作を示すタイミングチャートである。
【図15】実施形態に係るニューラルネットワーク集積回路の第5例を示す図であり、(a)は当該第5例の構成を示すブロック図であり、(b)は当該第5例に係る制御部の細部構成を示すブロック図である。
【図16】実施形態に係るニューラルネットワーク集積回路の第6例等の構成を示すブロック図であり、(a)は当該第6例の構成を示すブロック図であり、(b)は実施形態に係るニューラルネットワーク集積回路の第7例の構成を示すブロック図である。
【図17】変形形態に係るニューラルネットワークを説明する図であり、(a)は変形形態に係る一つのニューロンをモデル化したユニットを示す図であり、(b)は変形形態に係る傾向変数と出力データとの関係等を示す図である。
【図18】変形形態に係るニューラルネットワーク集積回路の細部構成を示す図であり、(a)は当該細部構成に相当する回路の一例を示す図であり、(b)は当該細部構成としての多数判定入力回路及び直列多数判定回路それぞれの一例を示す図であり、(c)は当該細部構成としての並列多数判定回路の一例を示す図である。
【発明を実施するための形態】
【0026】
次に、本発明に係る関連形態及び実施形態について、図面に基づいてそれぞれ説明する。なお以下に説明する関連形態等は、人の脳機能をモデル化したニューラルネットワークを電子的な回路で実現したニューラルネットワーク回路について本発明を適用した場合の関連形態等である。
(I)関連形態
初めに、本発明に関連する関連形態について、図1乃至図7を用いて説明する。なお、図1は関連形態に係るニューラルネットワークを説明する図であり、図2は関連形態に係るニューラルネットワーク回路を示す図であり、図3は当該ニューラルネットワーク回路の細部構成を示す図である。また、図4は関連形態に係るニューラルネットワーク集積回路の第1例を示す図であり、図5は当該ニューラルネットワーク集積回路の第2例を示す図であり、図6は当該ニューラルネットワーク集積回路の第3例を示す図であり、図7は当該ニューラルネットワーク集積回路の第4例を示す図である。

【0027】
(A)ニューラルネットワークについて
先ず、上記脳機能をモデル化したニューラルネットワークについて、一般的に図1を用いて説明する。

【0028】
一般に人の脳の中には、多数のニューロン(神経細胞)が存在しているとされている。脳の中で各ニューロンは、多数の他のニューロンからの電気信号を受信し、また更に他の多数のニューロンへ電気信号を送信している。そして脳は、各ニューロン間のこれら電気信号の流れによって、様々な情報処理を行っているとされている。このとき、各ニューロン間における電気信号の送受信は、シナプスと呼ばれる細胞を介して行われる。そして、脳における上記ニューロン間の電気信号の送受信をモデル化してコンピュータ内に脳機能を実現しようとしたものが、ニューラルネットワークである。

【0029】
より具体的にニューラルネットワークでは図1(a)に例示するように、外部から入力される複数の入力データI、入力データI、…、入力データI(nは自然数。以下同様。)のそれぞれに対する乗算処理、加算処理及び活性化関数の適用処理を一つのニューロンNRで実行し、その結果を出力データOとすることで、脳機能における一つのニューロンに対する上記電気信号の送受信をモデル化する。なお以下の説明において、上記活性化関数の適用処理を、単に「活性化処理」と称する。このとき一つのニューロンNRでは、複数の入力データI、入力データI、…、入力データIそれぞれに対応して予め設定された(つまり既定の)重み付け係数W、重み付け係数W、…、重み付け係数Wを当該入力データI、入力データI、…、入力データIに対してそれぞれ乗算することで上記乗算処理が実行される。その後当該ニューロンNRは、各入力データI、入力データI、…、入力データIに対する上記乗算処理の結果のそれぞれを加算する上記加算処理を実行する。そして当該ニューロンNRは次に、上記加算処理の結果に既定の活性化関数Fを適用する上記活性化処理を実行し、その結果を上記出力データOとして他の一又は複数のニューロンにNRに出力する。上述した一連の乗算処理、加算処理及び活性化処理を数式で表すと、図1(a)に示す式(1)となる。このとき、重み付け係数W、重み付け係数W、…、重み付け係数Wを入力データI、入力データI、…、入力データIにそれぞれ乗算する乗算処理が、ニューロンNR間の上記電気信号のやり取りにおける上記シナプスの作用に相当する。そして図1(b)に例示されるように、図1(a)に例示する一つのニューロンNRが多数集まってシナプスにより互いに接続されることにより、脳全体がニューラルネットワークSSとしてモデル化される。なお以下の説明において、入力データI乃至入力データI又は入力データI(mは自然数。以下同様。)に共通の事項を説明する場合、単に「入力データI」と称する。また同様に、出力データO乃至出力データO又は出力データOに共通の事項を説明する場合、単に「出力データO」と称する。更に同様に、重み付け係数W乃至重み付け係数W又は重み付け係数Wに共通の事項を説明する場合、単に「重み付け係数W」と称する。

【0030】
そして、以下に説明する関連形態等に係るニューラルネットワーク回路又はニューラルネットワーク集積回路は、図1を用いて説明した一般的なニューラルネットワークを、上記非特許文献1又は非特許文献2に記載されている手法によりバイナリ化したニューラルネットワーク回路又はニューラルネットワーク集積回路によりモデル化するものである。

【0031】
(B)関連形態に係るニューラルネットワーク回路について
次に、関連形態に係るニューラルネットワーク回路について、図2及び図3を用いて例示しつつ説明する。

【0032】
図2(a)に示すように、当該ニューラルネットワーク回路に相当するニューラルネットワークSでは、一つのニューロンNRに対して例えば四つの他のニューロンNRから1ビットの入力データIがそれぞれ入力され、それに対応する出力データOが当該ニューロンNRから出力される。このとき入力データIは、その出力元のニューロンNRから見れば1ビットの出力データOとなる。また1ビットの出力データOは、その出力先のニューロンNRから見ると1ビットの入力データIとなる。上記の通り入力データI及び出力データOはそれぞれ1ビットであるため、入力データIの値及び出力データOの値は、いずれも「0」又は「1」のいずれかである。そして、図2(a)において四つの入力データIが入力されているニューロンNR(図2(a)においてハッチングで示される)において実行される上記乗算処理等に相当する上記式(1)は、上記式(1)においてn=4とした場合の式である。即ち上記ニューラルネットワークSは、並列多入力-一出力型の一段ニューラルネットワークである。

【0033】
次に、図2(a)に示すニューラルネットワークSにおいてハッチングで示されるニューロンNRに相当する関連形態に係るニューラルネットワーク回路の構成を、図2(b)にニューラルネットワーク回路CSとして示す。当該ニューラルネットワーク回路CSは、各々が1ビットの入力データI乃至入力データIにそれぞれ対応する四つのメモリセル1と、多数判定回路2と、により構成される。この構成において各メモリセル1は、「1」、又は「0」、或いは「NC(Not Connected(接続なし))」を意味する所定値の三つのいずれか一つを記憶値として記憶すると共に、比較機能を有する三値のメモリセルである。そして各メモリセル1は、それぞれへの入力データIの値と、それぞれの記憶値と、に応じた値を有する出力データE乃至出力データEを、多数判定回路2にそれぞれ出力する。

【0034】
ここで、メモリセル1の記憶値の一つである上記所定値が意味する上記「NC」は、関連形態に係るニューラルネットワークSにおける二つのニューロンNR間に接続がない状態である。即ち、そのメモリセル1が対応している二つのニューロンNR(即ち入力ニューロンと出力ニューロン)が接続されていない場合、そのメモリセル1の記憶値は上記所定値に設定される。一方、メモリセル1の他の記憶値(「1」又は「0」)のいずれをそのメモリセル1に記憶させておくかは、そのメモリセル1が対応している接続により接続される二つのニューロンNR間の当該接続における重み係数Wに基づいて設定される。ここで各メモリセル1にどのような記憶値を記憶させておくかは、ニューラルネットワークSとしてどのような脳機能をモデル化するか(より具体的には、例えばニューラルネットワークSを構成するニューロンNR間の接続状態等)等に基づいて予め設定されている。なお以下の説明において、出力データE乃至出力データEに共通の事項を説明する場合、単に「出力データE」と称する。

【0035】
そして、各メモリセル1における上記記憶値及びそれぞれに入力される入力データIの値と、各メモリセル1から出力される出力データEの値と、の間の関係は、図2(c)に真理値表を示す関係とされる。即ち各メモリセル1は、当該各メモリセル1の記憶値と入力データIの値との排他的否定論理和を当該各メモリセル1から出力データEとして出力する。また各メモリセル1の記憶値が上記所定値である場合、そのメモリセル1からは、入力データIがいずれの値であっても当該所定値が出力データEとして多数判定回路2に出力される。なお、各メモリセル1の細部構成については、後ほど図3(a)を用いて説明する。

【0036】
次に多数判定回路2は、各メモリセル1からの出力データEの値に基づき、値「1」の出力データEの数が値「0」の出力データEの数より大きい場合にのみ値「1」の出力データOを出力し、それ以外の場合に値「0」の出力データOを出力する。このとき、値「1」の出力データEの数が値「0」の出力データEの数より大きい場合以外の場合とは、具体的には、いずれかのメモリセル1から値「NC」が出力されている場合、又は各メモリセル1からの値「1」の出力データEの数が値「0」の出力データEの数以下の場合、のいずれかである。なお多数判定回路2及び各メモリセル1を含むニューラルネットワーク回路CSの細部構成については、後ほど図3(b)を用いて説明する。

【0037】
ここでニューラルネットワーク回路CSは上述したように、図2(a)においてハッチングで示されるニューロンNRにおける上記乗算処理、加算処理及び活性化処理をモデル化した回路である。そして、各メモリセル1からの上記排他的否定論理和としての出力データEの出力が上記重み付け係数Wを用いた上記乗算処理に相当する。また多数判定回路2は、値「1」の出力データEの数と値「0」の出力データEの数とを比較する比較処理の前提として、値「1」の出力データEの数を加算してその合計値を算出すると共に、値「0」の出力データEの数を加算してその合計値を算出する。これらの加算が上記加算処理に相当する。そして多数判定回路2において、値「1」の出力データE及び値「0」の出力データEそれぞれの数の上記合計値を比較し、前者の数から後者の数を減じた値が予め設定された多数判定閾値以上の場合にのみ、値「1」の出力データOを多数判定回路2から出力する。一方それ以外の場合、即ち値「1」の出力データEの数の合計値から値「0」の出力データEの数の合計値を減じた値が多数判定閾値未満の場合に値「0」の出力データOを多数判定回路2から出力する。このとき、出力データEが上記所定値の場合に多数判定回路2は、当該出力データEを、値「1」の出力データEの数及び値「0」の出力データEの数のいずれにも加算しない。

【0038】
ここで、多数判定回路2における上記多数判定閾値を用いた処理について、より具体的に説明する。なお図2に例示するニューラルネットワーク回路CSでは、値「1」の出力データEの数と値「0」の出力データEの数との総数は「4」であるが、説明の明確化のため、当該総数が「10」である場合の上記処理について説明する。

【0039】
即ち、例えば多数判定閾値が「0」であり、値「1」の出力データEの数と値「0」の出力データEの数が共に「5」であるとすると、値「1」の出力データEの数から値「0」の出力データEの数を減じた値は「0」であり、これは当該多数判定閾値と等しい。よってこの場合に多数決判定回路2は、値「1」の出力データOを出力する。これに対して、多数判定閾値が「0」であり、値「1」の出力データEの数が「4」であり、値「0」の出力データEの数が「6」であるとすると、値「1」の出力データEの数から値「0」の出力データEの数を減じた値は「-2」であり、これは当該多数判定閾値より小さい。よってこの場合に多数決判定回路2は、値「0」の出力データOを出力する。

【0040】
他方、例えば多数判定閾値が「-2」であり、値「1」の出力データEの数と値「0」の出力データEの数が共に「5」であるとすると、値「1」の出力データEの数から値「0」の出力データEの数を減じた値「0」は当該多数判定閾値より大きい。よってこの場合に多数決判定回路2は、値「1」の出力データOを出力する。これに対して、多数判定閾値が「-2」であり、値「1」の出力データEの数が「4」であり、値「0」の出力データEの数が「6」であるとすると、値「1」の出力データEの数から値「0」の出力データEの数を減じた値「-2」は当該多数判定閾値と等しい。よってこの場合も多数決判定回路2は、値「1」の出力データOを出力する。

【0041】
以上具体的に説明した多数判定回路2における処理が上記活性化処理に相当する。以上の通り、図2(b)に示すニューラルネットワーク回路CSにより、図2(a)においてハッチングで示されるニューロンNRとしての各処理がモデル化される。

【0042】
次に、各メモリセル1の細部構成について、図3(a)を用いて説明する。図3(a)に示すように、各メモリセル1のそれぞれは、トランジスタT乃至トランジスタT14と、インバータIV乃至インバータIVと、により構成されている。なお図3に示す各トランジスタT等のそれぞれは、例えばMOSFET(Metal Oxide semiconductor Field Effected Transistor)等により構成されている。そしてこれらの素子が、入力データIに相当する接続線LI及び接続線/LI、ワード(Word)信号に相当する接続線W1及び接続線W2、並びにマッチ(match)信号に相当するマッチ線M及び反転マッチ線/Mにより図3(a)に示す態様で接続されて、一つのメモリセル1が構成されている。このとき、トランジスタT及びトランジスタT、並びにインバータIV及びインバータIVにより例えばSRAM(static random access memory)としての一のメモリCLが構成され、トランジスタT及びトランジスタT、並びにインバータIV及びインバータIVにより例えばSRAMとしての一のメモリCLが構成される。また、トランジスタT乃至トランジスタTによりXNORゲートGが構成され、トランジスタT10乃至トランジスタT14によりXORゲートGが構成される。

【0043】
次に、多数判定回路2及び各メモリセル1を含むニューラルネットワーク回路CSの細部構成について、図3(b)を用いて説明する。なお図3(b)は、図2(a)に対応して入力データIが四つである(即ち、メモリセル1を四つ備える)ニューラルネットワーク回路CSの細部構成について示している。なお図3(b)に例示するニューラルネットワーク回路CSでは、上記多数判定閾値が「0」である場合について説明する。

【0044】
図3(b)に示すようにニューラルネットワーク回路CSは、四つのメモリセル1と、多数判定回路2を構成するトランジスタT20乃至トランジスタT30(図3(b)破線参照)と、により構成されている。このとき、図3(b)において一点鎖線で示されるように、トランジスタT25乃至トランジスタT28により、フリップフロップ型のセンスアンプSAが構成されている。そしてこれらの素子が、四つのメモリセル1に共通の上記接続線W1及び接続線W2並びに上記接続線M及び接続線/M、及び出力データOに相当する接続線LO及び接続線/LOにより図3(b)に示す態様で接続されて、一つのニューラルネットワーク回路CSが構成されている。また図3(b)に示すニューラルネットワーク回路CSには、当該ニューラルネットワーク回路CSとしての処理を規定するための予め設定されたタイミング信号φ、タイミング信号φ及びタイミング信号/φ並びにタイミング信号φが外部から入力されている。このとき、タイミング信号φはトランジスタT20乃至トランジスタT22のゲート端子にそれぞれ入力され、タイミング信号φ及びタイミング信号/φはトランジスタT29及びトランジスタT30のゲート端子にそれぞれ入力され、タイミング信号φはトランジスタT23及びトランジスタT24のゲート端子にそれぞれ入力されている。以上の構成において、タイミング信号φに基づいてそれぞれプリチャージされた各メモリセル1のマッチ線Mと反転マッチ線/Mとでは、入力データIの値並びにメモリCL及びメモリCLの記憶値に応じて、当該プリチャージされた電荷が引き抜かれるタイミングが異なる。そしてセンスアンプSAは、これらマッチ線M又は反転マッチ線/Mのどちらがより早く当該プリチャージされた電荷を引き抜かれるかを検出し、更に当該マッチ線Mと反転マッチ線/Mとの間の電圧差を増幅することにより、当該検知結果を接続線LO及び接続線/LOに出力する。ここで、接続線LOにおける値が「1」であることが、ニューラルネットワーク回路CSとしての出力データOの値「1」であることを意味することになる。以上の構成及び動作によりニューラルネットワーク回路CSは、上記タイミング信号φ等に基づいて、図2(a)においてハッチングで示されるニューロンNRとしての各処理をモデル化した処理を実行し、上記出力データOを出力する。

【0045】
(C)関連形態に係るニューラルネットワーク集積回路の第1例について
次に、関連形態に係るニューラルネットワーク集積回路の第1例について、図4を用いて説明する。なお図4において、図2及び図3を用いて説明した関連形態に係るニューラルネットワーク回路と同様の構成部材については、同様の部材番号を付して細部の説明を省略する。

【0046】
以下の図4乃至図7を用いてそれぞれ説明する関連形態に係るニューラルネットワーク集積回路は、図2及び図3を用いて説明した関連形態に係るニューラルネットワーク回路を複数集積した集積回路である。そしてこれらのニューラルネットワーク集積回路は、より多くのニューロンNRからなる複雑なニューラルネットワークをモデル化するためのものである。

【0047】
先ず、図4(a)に例示するニューラルネットワークS1をモデル化するための関連形態に係るニューラルネットワーク集積回路の第1例について説明する。当該ニューラルネットワークS1は、図4(a)においてハッチングで示されるm個のニューロンNRのそれぞれに対してn個のニューロンNRから1ビットの出力データOがそれぞれ出力されることにより、当該ハッチングで示されるニューロンNRから1ビットの出力データOがそれぞれ出力されるニューラルネットワークである。即ち上記ニューラルネットワークS1は、並列多入力-並列多出力型の一段ニューラルネットワークである。ここで図4(a)においては、各ニューロンNRの全てが入力信号I又は出力信号Oにより接続されている場合を示しているが、モデル化しようとする脳機能に応じて、各ニューロンNRのいずれかの間が接続されていなくてもよい。そしてこのことが、当該接続されていないニューロンNR間の接続に対応するメモリセル1の記憶値として上記所定値が記憶されていることにより表現される。なおこの点は、以降に図5(a)、図6(a)又は図7(a)を用いてそれぞれ説明するニューラルネットワークの場合においても同様である。

【0048】
上記ニューラルネットワークS1をモデル化する場合、図2及び図3を用いて説明した関連形態に係るニューラルネットワーク回路CSにおいて、1ビットの入力データIをn個とする。このとき、当該n個の入力データIが入力されるニューラルネットワーク回路CSのそれぞれが、図4(a)においてハッチングで示されるニューロンNRの機能をモデル化したものであり、上記乗算処理、加算処理及び活性化処理をそれぞれ実行する。なお以下の図4乃至図7を用いた説明においては、上記n個の入力データIが入力されるニューラルネットワーク回路CSを、「ニューラルネットワーク回路CS1」、「ニューラルネットワーク回路CS2」、…、と称する。そして関連形態に係るニューラルネットワーク集積回路の第1例としては、当該n個の入力データIが入力されるニューラルネットワーク回路CS1等をm個集積する。

【0049】
即ち図4(b)に示すように、関連形態に係るニューラルネットワーク集積回路の第1例であるニューラルネットワーク集積回路C1は、各1ビットのn個の入力データI乃至入力データIがそれぞれ共通的に入力されるm個のニューラルネットワーク回路CS1乃至ニューラルネットワーク回路CSmが集積されて構成されている。そして、ニューラルネットワーク回路CS1乃至ニューラルネットワーク回路CSmのそれぞれには、上記タイミング信号φ等がタイミング生成回路TGから共通的に入力される。このときタイミング生成回路TGは、予め設定された基準クロック信号CLKに基づいて上記タイミング信号φ等を生成してニューラルネットワーク回路CS1乃至ニューラルネットワーク回路CSmに出力する。そしてニューラルネットワーク回路CS1乃至ニューラルネットワーク回路CSmの各々は、上記入力データI乃至入力データIと、タイミング信号φ等と、に基づいて、各1ビットの出力データO、出力データO、…、出力データOをそれぞれ出力する。

【0050】
以上説明した構成を備えるニューラルネットワーク集積回路C1において、m個のニューロンNRに対してn個のニューロンNRからそれぞれ出力データOが出力されることにより、m個のニューロンNRから出力データOが合計m個出力される図4(a)のニューラルネットワークS1がモデル化される。

【0051】
(D)関連形態に係るニューラルネットワーク集積回路の第2例について
次に、関連形態に係るニューラルネットワーク集積回路の第2例について、図5を用いて説明する。なお図5において、図2及び図3を用いて説明した関連形態に係るニューラルネットワーク回路と同様の構成部材については、同様の部材番号を付して細部の説明を省略する。

【0052】
関連形態に係るニューラルネットワーク集積回路の第2例は、図5(a)に例示するニューラルネットワークSS1をモデル化するためのニューラルネットワーク集積回路である。当該ニューラルネットワークSS1は、図4(a)を用いて説明したニューラルネットワークS1においてn=mとした場合に相当する。即ちニューラルネットワークSS1は、図5(a)においてハッチングで示される3×n個のニューロンNRのそれぞれに対して相隣接する列の(n個の)ニューロンNRから出力データOがそれぞれ出力されることにより、図5(a)右端列のn個のニューロンNRから出力データOがそれぞれ出力されるニューラルネットワークである。上記ニューラルネットワークSS1は、並列多入力-並列多出力型の多段ニューラルネットワークである。

【0053】
上記ニューラルネットワークSS1をモデル化する場合も、図4を用いて説明したニューラルネットワークS1と同様に、図2及び図3を用いて説明した関連形態に係るニューラルネットワーク回路CSにおいて、1ビットの入力データIをn個とする。このとき、当該n個の入力データIが入力されるニューラルネットワーク回路CSのそれぞれが、図5(a)においてハッチングで示されるニューロンNRの機能をモデル化したものであり、上記乗算処理、加算処理及び活性化処理をそれぞれ実行する。そして関連形態に係るニューラルネットワーク集積回路の第2例としては、当該n個の入力データIが入力されるニューラルネットワーク回路CS11等を直列に接続して計3×n個集積する。

【0054】
即ち図5(b)に示すように、関連形態に係るニューラルネットワーク集積回路の第2例であるニューラルネットワーク集積回路CC1は、各1ビットのn個の入力データI乃至入力データIがそれぞれ共通的に入力されるn個のニューラルネットワーク回路CS11乃至ニューラルネットワーク回路CS1nが集積されて一のニューラルネットワーク集積回路C1が構成される(図4(b)参照)。そして、ニューラルネットワーク集積回路C1を構成するニューラルネットワーク回路CS11乃至ニューラルネットワーク回路CS1nのそれぞれは、各1ビットの出力データO11乃至出力データO1nを出力し、それらが次段のn個のニューラルネットワーク回路CS21乃至ニューラルネットワーク回路CS2nに共通的に入力される。これらニューラルネットワーク回路CS21乃至ニューラルネットワーク回路CS2nにより、他の一のニューラルネットワーク集積回路C2が構成される。そして、ニューラルネットワーク集積回路C2を構成するニューラルネットワーク回路CS21乃至ニューラルネットワーク回路CS2nのそれぞれは、各1ビットの出力データO21乃至出力データO2nを出力し、それらが次段のn個のニューラルネットワーク回路CS31乃至ニューラルネットワーク回路CS3nに共通的に入力される。これらニューラルネットワーク回路CS31乃至ニューラルネットワーク回路CS3nにより、更に一のニューラルネットワーク集積回路C3が構成される。ここで、各ニューラルネットワーク回路CS11等に対しては、図4(a)に示す場合と同様に上記タイミング信号φ等が共通的に入力されているが、説明の簡略化のために図5(b)では図示を省略している。そしてニューラルネットワーク集積回路C1は上記入力データI乃至入力データIと、タイミング信号φ等と、に基づいて、出力データO11、出力データO12、…、出力データO1nをそれぞれ生成し、これらを次段のニューラルネットワーク集積回路C2に共通的に出力する。次にニューラルネットワーク集積回路C2は上記出力データO12乃至出力データO1nと、タイミング信号φ等と、に基づいて、出力データO21、出力データO22、…、出力データO2nをそれぞれ生成し、これらを次段のニューラルネットワーク集積回路C3に共通的に出力する。最後にニューラルネットワーク集積回路C3は上記出力データO21乃至出力データO2nと、タイミング信号φ等と、に基づいて、最終的な出力データO31、出力データO32、…、出力データO3nをそれぞれ生成して出力する。

【0055】
以上説明した構成を備えるニューラルネットワーク集積回路CC1において、n個のニューロンNRから次段のn個のニューロンNRに対してそれぞれが1ビットの出力データOがそれぞれ出力されることが段階的に繰り返されることにより、最終的に出力データOが合計n個出力される図5(a)のニューラルネットワークSS1がモデル化される。

【0056】
(E)関連形態に係るニューラルネットワーク集積回路の第3例について
次に、関連形態に係るニューラルネットワーク集積回路の第3例について、図6を用いて説明する。なお図6において、図2及び図3を用いて説明した関連形態に係るニューラルネットワーク回路と同様の構成部材については、同様の部材番号を付して細部の説明を省略する。

【0057】
関連形態に係るニューラルネットワーク集積回路の第3例は、図6(a)に例示するニューラルネットワークSS2をモデル化するためのニューラルネットワーク集積回路の例である。当該ニューラルネットワークSS2は、それぞれが図6(a)においてハッチングで示されるm個のニューロンNRからなる複数の組により構成され、これらのニューロンNRのそれぞれに対して共通のn個のニューロンNR(図6(a)において破線で示される)から1ビットの出力データOがそれぞれ出力されることにより、図6(a)においてハッチングで示される各ニューロンNRから各1ビットで合計m×組数個の出力データOが出力されるニューラルネットワークである。このニューラルネットワークSS2の場合、図6(a)においてハッチングで示される各ニューロンNRは、各1ビットで同じ数(n個)の出力データOをそれぞれ受信することになる。即ち上記ニューラルネットワークSS2は、並列多入力-並列多出力型の一段ニューラルネットワークである。

【0058】
上記ニューラルネットワークSS2をモデル化する場合も、図4を用いて説明したニューラルネットワークS1と同様に、図2及び図3を用いて説明した関連形態に係るニューラルネットワーク回路CSにおいて、1ビットの入力データIをn個とする。このとき、当該n個の入力データIが入力されるニューラルネットワーク回路CSのそれぞれが、図6(a)においてハッチングで示されるニューロンNRの機能をモデル化したものであり、上記乗算処理、加算処理及び活性化処理をそれぞれ実行する。そして関連形態に係るニューラルネットワーク集積回路の第3例としては、当該n個の入力データIが入力されるニューラルネットワーク回路CS11等を並列に接続して上記組数分集積する。

【0059】
即ち図6(b)に示すように、関連形態に係るニューラルネットワーク集積回路の第3例であるニューラルネットワーク集積回路CC2は、各1ビットのn個の入力データI乃至入力データIがそれぞれ共通的に入力されるm個のニューラルネットワーク回路CS11乃至ニューラルネットワーク回路CS1mが集積されて、一のニューラルネットワーク集積回路C1が構成される(図4(b)参照)。また同じn個の入力データI乃至入力データIがそれぞれ並列的且つ共通的に入力されるm個のニューラルネットワーク回路CS21乃至ニューラルネットワーク回路CS2mが集積されて、他の一のニューラルネットワーク集積回路C2が構成される(図4(b)参照)。これ以降、同様にn個の入力データI乃至入力データIがそれぞれ並列的且つ共通的に入力されるm個のニューラルネットワーク回路が集積されて、図6(b)において図示を省略する他のニューラルネットワーク集積回路がそれぞれ構成される。ここで、各ニューラルネットワーク回路CS11等に対しては、図5を用いて説明した場合と同様に、図4(a)に示す場合と同様の上記タイミング信号φ等が共通的に入力されているが、説明の簡略化のために図6(b)では図示を省略している。そしてニューラルネットワーク集積回路C1は上記入力データI乃至入力データIと、タイミング信号φ等と、に基づいて、各1ビットの出力データO11、出力データO12、…、出力データO1mをそれぞれ生成して出力する。一方ニューラルネットワーク集積回路C2は、同じ入力データI乃至入力データIと、タイミング信号φ等と、に基づいて、各1ビットの出力データO21、出力データO22、…、出力データO2mをそれぞれ生成して出力する。これ以降、図示を省略する他のニューラルネットワーク集積回路も、それぞれにm個の出力データを出力する。

【0060】
以上説明した構成を備えるニューラルネットワーク集積回路CC2において、m×組数分のニューロンNRから並行的にそれぞれ出力データOが出力されることにより、最終的に出力データOが合計m×組数分出力される図6(a)のニューラルネットワークSS2がモデル化される。

【0061】
(F)関連形態に係るニューラルネットワーク集積回路の第4例について
最後に、関連形態に係るニューラルネットワーク集積回路の第4例について、図7を用いて説明する。なお図7において、図2及び図3を用いて説明した関連形態に係るニューラルネットワーク回路と同様の構成部材については、同様の部材番号を付して細部の説明を省略する。

【0062】
関連形態に係るニューラルネットワーク集積回路の第4例は、図7(a)に例示するニューラルネットワークSS3をモデル化するためのニューラルネットワーク集積回路の例である。当該ニューラルネットワークSS3は、これまで説明してきた関連形態に係るニューラルネットワークS1等に対して、ニューロンNRの数及びニューロンNR間の接続の態様についての自由度を更に向上させたニューラルネットワークである。なお図7(a)には、段階的に各1ビットの出力データO(入力データI)が授受されるニューロン群(図7(a)破線参照)に属するニューロンNRの数が相互に異なるニューラルネットワークSS3について例示している。

【0063】
上記ニューラルネットワークSS3をモデル化する場合、図2乃至図3を用いて説明した関連形態に係るニューラルネットワーク回路CSにおいて、1ビットの入力データIを例えばn個とする。このとき、当該n個の入力データIが入力されるニューラルネットワーク回路CSのそれぞれが、図7(a)に示す各ニューロンNRの機能をモデル化したものであり、上記乗算処理、加算処理及び活性化処理をそれぞれ実行する。そして関連形態に係るニューラルネットワーク集積回路の第4例としては、当該n個の入力データIが入力されるニューラルネットワーク回路CS11等をそれぞれに複数備えたニューラルネットワーク集積回路を複数備え、当該各ニューラルネットワーク集積回路を、後述する複数のスイッチ及びそれらを切り換えるスイッチボックスにより接続して集積する。

【0064】
即ち図7(b)に示すように、関連形態に係るニューラルネットワーク集積回路の第4例であるニューラルネットワーク集積回路CC3は、各1ビットのn個の入力データI乃至入力データIがそれぞれ共通的に入力されるn個のニューラルネットワーク回路CS11乃至ニューラルネットワーク回路CS1nが集積されて一のニューラルネットワーク集積回路C1が構成される(図4(b)参照)。そして同様に、例えばm個のニューラルネットワーク回路CS21乃至ニューラルネットワーク回路CS2mが集積されて一のニューラルネットワーク集積回路C2が、ニューラルネットワーク回路CS31乃至ニューラルネットワーク回路CS3p(pは2以上の自然数。以下、同様。)が集積されて一のニューラルネットワーク集積回路C3が、ニューラルネットワーク回路CS41乃至ニューラルネットワーク回路CS4q(qは2以上の自然数。以下、同様。)が集積されて一のニューラルネットワーク集積回路C4が、それぞれ構成される。また、ニューラルネットワーク集積回路C1乃至ニューラルネットワーク集積回路C4のそれぞれは、図7(b)に例示するようにスイッチSW1乃至スイッチSW4を介して、相互に各1ビットの入力データI及び出力データOの授受が可能とされている。そして、ニューラルネットワーク集積回路C1乃至ニューラルネットワーク集積回路C4間における入力データI及び出力データOの授受の態様(即ちニューラルネットワーク集積回路C1乃至ニューラルネットワーク集積回路C4間の接続態様)が、スイッチSW1乃至スイッチSW4を介してスイッチボックスSB1乃至スイッチボックスSB4により切り換えられる。

【0065】
次に、上記スイッチボックスSB1乃至スイッチボックスSB4の細部構成について、図7(c)を用いて説明する。なお、スイッチボックスSB1乃至スイッチボックスSB4はいずれも同様の構成を備えるので、図7(c)では、これらを纏めてスイッチボックスSBとして説明する。

【0066】
図7(c)に示すように、ニューラルネットワーク集積回路CC3における各1ビットの入力データI又は出力データOの接続態様、及び結果的に有効なニューロンNRの数を制御するスイッチボックスSBは、セレクタM乃至セレクタMが図7(c)に示す態様により接続されて構成されている。この図7(c)に示すスイッチボックスSBの構成においては、上述してきた入力データIに対応する信号は図7(c)中左から入力される信号であり、上記出力データOに対応する信号は図7(c)中の上方及び下方からそれぞれ入力される信号である。そしてニューラルネットワーク集積回路C1乃至ニューラルネットワーク集積回路C4に対する入力データI等の切り換えは、当該切り換えを制御する切換制御信号Sc1乃至切換制御信号Sc5が外部からそれぞれ入力されるセレクタM乃至セレクタMにより、実行される。

【0067】
以上説明したように、入力データIに対応する出力データOを生成して出力する図7(a)のニューラルネットワークSS3が、図7(c)に示す構成を備えるスイッチボックスSB1乃至スイッチボックスSB4により各スイッチSW1乃至スイッチSW4が切り換えられる、図7(b)に示す構成のニューラルネットワーク集積回路CC3によりモデル化される。

【0068】
以上それぞれ説明したように、関連形態に係るニューラルネットワーク回路CS及びニューラルネットワーク集積回路C1等の構成及び動作によれば、図2及び図3に例示するように、対応すべき脳機能に基づいてその数が既定されているメモリセル1のそれぞれが、記憶値として「NC」を意味する所定値或いは「1」又は「0」のいずれかを記憶し、1ビットの入力データIの値と記憶値とが等しい場合に入力データIの入力に対応して「1」を出力し、入力データIの値と記憶値とが等しくない場合に入力データIの入力に対応して「0」を出力し、上記所定値が記憶されている場合にいずれの値の入力データIが入力されても当該所定値を出力する。そして多数判定回路2が、値「1」を出力するメモリセル1の総数が値「0」を出力するメモリセル1の総数より大きい場合に値「1」を出力データOとして出力し、値「1」を出力するメモリセル1の総数が値「0」を出力するメモリセル1の総数以下の場合に「0」を出力データOとして出力する。よって、メモリセル1においてニューラルネットワーク回路としての乗算処理を行い、一の多数判定回路2によりニューラルネットワーク回路としての加算処理及び活性化処理を行うので、回路規模及びそれに対応するコストを大幅に縮小しつつ、ニューラルネットワーク回路を効率的に実現することができる。

【0069】
また図4(b)に例示するように、それぞれが1ビットのn個の入力データIにそれぞれ対応してメモリセル1の数がnであるニューラルネットワーク回路CSをm個備え、各ニューラルネットワーク回路CSに対してn個の入力データIが並列且つ共通的に入力され、各ニューラルネットワーク回路CSから出力データOをそれぞれ出力させる場合は、図4(a)に例示するニューラルネットワークS1をモデル化し且つ入力がn個であり出力がm個であるn×mのニューラルネットワーク集積回路C1を、回路規模及びそれに対応するコストを大幅に縮小しつつ効率的に実現することができる。更にこの場合に、図4(a)においてハッチングで示されるm個のニューロンNRと、当該m個に対して出力データOをそれぞれ出力するn個のニューロンNRと、の間に多様な接続のパターンがあっても、ニューラルネットワーク集積回路C1においてニューロンNR間に接続がない場合に対応するメモリセル1の記憶値として上記所定値を用いることで、ニューラルネットワーク集積回路C1をより効率的に実現することができる。更に図4に例示する場合には、n個の入力データIを各ニューラルネットワーク回路CSに対して並列且つ共通的に入力し、それに基づくm個の出力データOを並列に出力させることができるため、入力データI及び出力データOを逐次的に入出力させなければならない場合と比べて処理の大幅な高速化が可能となる。

【0070】
更にまた図5に例示するように、上記「n」と上記「m」とが等しいニューラルネットワーク集積回路C1等を直列に接続し、一のニューラルネットワーク集積回路C1(又はニューラルネットワーク集積回路C2)からの出力データOを、当該ニューラルネットワーク集積回路C1(又はニューラルネットワーク集積回路C2)の直後に接続され他のニューラルネットワーク集積回路C2(又はニューラルネットワーク集積回路C3)における入力データIとする場合は、入力及び出力が共に並列型であるニューラルネットワーク集積回路CC1を、回路規模及びそれに対応するコストを大幅に縮小しつつ効率的に実現することができる。

【0071】
また図6に例示するように、各ニューラルネットワーク集積回路CSに対してn個の入力データIが並列且つ共通に入力され、各ニューラルネットワーク集積回路CSからm個の出力データOを並列にそれぞれ出力する場合は、入力及び出力が共に並列型であり且つ出力データOの数が入力データIの数より多いニューラルネットワーク集積回路CC2を、回路規模及びそれに対応するコストを大幅に縮小しつつ効率的に実現することができる。

【0072】
また図7に例示するように、ニューラルネットワーク集積回路C1等を複数備え、各ニューラルネットワーク集積回路C1等をアレイ状に且つ相互に接続するスイッチSW1等により、各ニューラルネットワーク集積回路C1等に対する入力データI及び出力データOが切り換える場合には、スイッチSW1等における切換動作が、対応すべき脳機能に基づいて既定されていれば、大規模なニューラルネットワーク集積回路CC3を、対応するコストを大幅に縮小しつつ効率的に実現することができる。

【0073】
(II)実施形態
次に、本発明に係る実施形態について、図8乃至図16を用いて説明する。なお、図8及び図9は実施形態に係るニューラルネットワーク集積回路の第1例をそれぞれ示す図であり、図10は実施形態に係るニューラルネットワーク回路の第1例を示す図であり、図11は実施形態に係るニューラルネットワーク集積回路の第2例を示す図である。また、図12は当該ニューラルネットワーク集積回路の第3例を示す図であり、図13は当該ニューラルネットワーク集積回路の第4例を示す図であり、図14は当該第4例の細部構成を示す図であり、図15は実施形態に係るニューラルネットワーク集積回路の第5例を示す図であり、図16は当該ニューラルネットワーク集積回路の第6例等の構成を示すブロック図である。

【0074】
以下に説明する実施形態は、図1乃至図7を用いて上述してきたニューラルネットワークS等のモデル化の構成又は手法とは異なる構成又は手法により、当該ニューラルネットワークS等をモデル化しようとするものである。

【0075】
(A)実施形態に係るニューラルネットワーク集積回路の第1例について
初めに、実施形態に係るニューラルネットワーク集積回路の第1例について、図8及び図9を用いて説明する。なお、図8は当該第1例としての上記乗算処理を行う当該第1例の一部を示す図であり、図9は当該第1例全体を示す図である。このとき、当該乗算処理が本発明に係る「乗算機能」の一例に相当する。

【0076】
図8(a)に例示するように、当該第1例の一部によりモデル化されるネットワークS’では、一つのニューロンNRから1ビットの出力データO(換言すれば入力データI)が入力される。そして、入力データIの出力先となる図示しない複数の他のニューロンにそれぞれ対応する異なった重み付け係数W乃至重み付け係数Wのうちの一つが当該入力データIに乗算され、上記図示しない他のニューロンに対して、出力データE乃至出力データEとしてそれぞれ出力される。そしてこのときの出力データEは、入力データIと同様に1ビットの信号である。よって、図8に示す入力データIの値、各重み付け係数Wの値及び出力データEの値は、いずれも「0」又は「1」のいずれかである。

【0077】
次に、実施形態に係るニューラルネットワーク集積回路の第1例における図8(a)に示すネットワークS’に相当する部分の構成を、図8(b)にネットワーク回路CS’として示す。当該ネットワーク回路CS’は、各々が図8(a)に示す出力データE乃至出力データEにそれぞれ対応する四組のメモリセル10及びメモリセル11と、各々が出力データE(換言すれば、上記図示しない他のニューロンの入力データI)にそれぞれ対応する四つの多数判定入力回路12と、により構成される。このとき、一つのメモリセル10と一つのメモリセル11からなるメモリセル対の数及びそれらに対応する多数判定入力回路12の数(図8に例示する場合は共に四つ)は、実施形態に係るニューラルネットワーク集積回路の第1例として所望される出力データOの数に等しい。なお以下の図8の説明において、出力データOの数分の上記メモリセル対を、纏めて「メモリセルブロック15」(図8(b)破線参照)と称する。また、メモリセル10が本発明に係る「第1記憶部」の一例に相当し、メモリセル11が本発明に係る第2記憶部の一例に相当し、多数判定入力回路12が本発明に係る「第1演算部」の一例に相当する。

【0078】
以上の構成において各メモリセルブロック15内のメモリセル10は、ネットワーク回路CS’を含む実施形態に係るニューラルネットワーク集積回路の第1例が対応すべき脳機能に基づいて予め設定された1ビットの重み付け係数Wをそれぞれに記憶している。これに対して各メモリセルブロック15内のメモリセル11は、上記脳機能に基づいて予め設定された1ビットの接続有無情報をそれぞれに記憶している。ここで当該接続有無情報は、上記関連形態におけるメモリセル1の記憶値「NC」に相当するものであり、実施形態に係るニューラルネットワークにおける二つのニューロンNR間に接続がある状態であるか、又は当該接続がない状態であるか、のいずれかを表すための記憶値である。なお、各メモリセル10及びメモリセル11にどのような記憶値を記憶させておくかは、例えば、ネットワークS’を含む実施形態に係るニューラルネットワーク集積回路の第1例としてどのような脳機能をモデル化するか等に基づいて予め設定されていればよい。

【0079】
そして各メモリセル10は、それぞれの記憶値を、重み付け係数W、重み付け係数W、重み付け係数W及び重み付け係数Wとして多数判定入力回路12にそれぞれ出力する。このとき各メモリセル10は、それぞれの記憶値を、重み付け係数W乃至重み付け係数Wとして同時に多数判定入力回路12に出力する。なおこの同時出力の構成は、以下の図9乃至図16を用いてそれぞれ説明するニューラルネットワーク回路及びニューラルネットワーク集積回路における各メモリセル10においても同様である。一方各メモリセル11も、それぞれの記憶値を、接続有無情報C、接続有無情報C、接続有無情報C及び接続有無情報Cとして多数判定入力回路12にそれぞれ出力する。このとき各メモリセル11は、それぞれの記憶値を、接続有無情報C乃至接続有無情報Cとして同時に多数判定入力回路12に出力する。また各メモリセル11は、上記各メモリセル10からの記憶値の出力に対して例えば一サイクル前又は後にずらして、それぞれの記憶値を同時に多数判定入力回路12に出力する。なおこの同時出力の構成及び各メモリセル10からの記憶値の出力のタイミングとの関係は、以下の図9乃至図14を用いてそれぞれ説明するニューラルネットワーク回路及びニューラルネットワーク集積回路における各メモリセル11においても同様である。更に以下の説明において、接続有無情報C、接続有無情報C、接続有無情報C、…、に共通の事項を説明する場合、単に「接続有無情報C」と称する。

【0080】
他方各多数判定入力回路12には、図8(b)において図示しない他のノードNR(図8(a)参照)からの1ビットの入力データIが共通的に入力されている。そして各多数判定入力回路12は、対応するメモリセル11から出力される上記接続有無情報を、そのまま接続有無情報C乃至接続有無情報Cとしてそれぞれ出力する。

【0081】
これらに加えて各多数判定入力回路12は、対応するメモリセル10から出力される重み付け係数W、重み付け係数W、重み付け係数W及び重み付け係数Wと上記入力データIとの排他的否定論理和(XNOR)を算出し、上記出力データE、出力データE、出力データE及び出力データEとしてそれぞれ出力する。このとき、対応するメモリセル11の記憶値(重み付け係数W)と、入力データIの値と、多数判定入力回路12から出力される出力データEの値と、の間の関係は、図8(c)に真理値表を示す関係となる。なお図8(c)には、上記排他的否定論理和(XNOR)を算出する前提としての排他的論理和(XOR)についても記載している。

【0082】
ここで、図2を用いて説明した関連形態に係るニューラルネットワーク回路CSに対応する真理値表(図2(c)参照)と、上記図8(c)に示す真理値表とを比較する。このとき、メモリセル10における記憶値及び入力データIの値をそれぞれ図2(c)に示した真理値表のものと同じとした場合、図8(b)に示す出力データEの値は図2(b)に示す出力データEの値と同一となる。これらにより、図8(b)に示すネットワーク回路CS’は、図2(b)に示したニューラルネットワーク回路CSにおける上記乗算処理と同様の論理により、図8(a)に示すネットワークS’における上記乗算処理をモデル化した回路となる。即ち、各メモリセル10から出力されてくる各々の記憶値(重み付け係数W)と入力データIの値との間の排他的論理和を多数判定入力回路12において算出することが上記乗算処理に相当する。以上の通り、図8(b)に示すネットワーク回路CS’により、図8(a)に示すネットワークS’における乗算処理がモデル化される。

【0083】
次に、実施形態に係るニューラルネットワーク集積回路の第1例の全体について図9を用いて説明する。なお図9において、図8を用いて説明した実施形態に係るネットワーク回路と同様の構成部材については、同様の部材番号を付して細部の説明を省略する。

【0084】
図9を用いてその全体を説明する実施形態に係るニューラルネットワーク集積回路の第1例は、図8を用いて説明した実施形態に係るネットワーク回路CS’を複数集積した集積回路である。実施形態に係るニューラルネットワーク集積回路の第1例では、当該ネットワーク回路CS’に相当する上記乗算処理に加えて、上記加算処理及び上記活性化処理が実行される。このとき、当該加算処理及び活性化処理が本発明に係る「加算/適用機能」の一例に相当する。

【0085】
先ず、実施形態に係るニューラルネットワーク集積回路の第1例によりモデル化されるニューラルネットワークの全体について、図9(a)を用いて説明する。図9(a)に示す当該ニューラルネットワークS1’は、図8を用いて説明したネットワークS’をm個のニューロンNR分含んでいる。当該ニューラルネットワークS1’では、図9(a)においてハッチングで示されるn個のニューロンNRのそれぞれに対して、それぞれが上記ネットワークS’を構成するm個のニューロンNRからそれぞれ1ビットの出力データO(換言すれば入力データI)が出力される。そしてこれにより、各出力データOが出力データEとなって上記ハッチングで示されるn個のニューロンNRのそれぞれに入力され、当該ハッチングで示されるニューロンNRから出力データOが一つずつ合計n個並列的に出力される。即ち上記ニューラルネットワークS1’は、直列(m)入力-並列(n)出力型の一段ニューラルネットワークである。

【0086】
上記ニューラルネットワークS1’をモデル化した実施形態に係るニューラルネットワーク集積回路の第1例は、図9(b)に示すニューラルネットワーク集積回路C1’となる。当該ニューラルネットワーク集積回路C1’は、上記メモリセル対及び多数判定入力回路12をそれぞれにn個ずつ含む実施形態に係るニューラルネットワーク回路CS’(図8参照)をm個備えると共に、各多数判定入力回路12及びメモリセル対に対応させてn個の直列多数判定回路13を備えている。このとき、直列多数判定回路13が本発明に係る「第2演算部」の一例に相当する。そして図9(b)に示すように、n×m個の上記メモリセル対(換言すれば、m個のメモリセルブロック15)により、メモリセルアレイMC1が構成されている。またニューラルネットワーク集積回路C1’では、図9(b)に示すメモリセルアレイMC1における横一行(m個)のメモリセル対で一つの多数判定入力回路12を共用する。なお、メモリセルアレイMC1、各多数判定入力回路12及び各直列多数判定回路13には、それぞれ上記タイミング信号φ等が共通的に入力されているが、説明の簡略化のために図9(b)では図示を省略している。

【0087】
以上の構成において、それぞれのニューラルネットワーク回路CS’を構成するメモリセルブロック15のメモリセル10からは、上記重み付け係数Wが、一のメモリセルブロック15に含まれる各メモリセル10について同時に、且つm個のメモリセルブロック15について順次に(即ちシリアル形式で)、それぞれ出力される。そして、これらの重み付け係数Wと、対応するタイミングによりシリアル形式で入力されるm個の入力データI(各1ビットの入力データI)と、の上記排他的論理和を、上記共有する多数判定入力回路12において時分割的に演算し、それを出力データEとして、対応する直列多数判定回路13にシリアル形式で出力する。一方、それぞれのニューラルネットワーク回路CS’を構成するメモリセルブロック15のメモリセル11からは、上記接続有無情報Cが、一のメモリセルブロック15に含まれる各メモリセル11について同時に、且つm個のメモリセルブロック15について順次に(即ちシリアル形式で)、それぞれ出力される。そしてこれらの接続有無情報Cが、上記共有する多数判定入力回路12を介し、各入力データIの入力タイミングに対応したシリアル形式で、対応する直列多数判定回路13に出力される。なお、各メモリセルブロック15からの上記各重み付け係数Wの出力タイミングの態様、及び各メモリセルブロック15からの上記各接続有無情報Cの出力タイミングの態様のそれぞれは、以下の図10乃至図14を用いてそれぞれ説明するニューラルネットワーク集積回路における各メモリセル11においても同様である。また図9(b)では、図面としての明確化及びその説明の簡略化のため、メモリセル10から出力される上記重み付け係数Wと、それに対応するメモリセル11から出力される上記接続有無情報Cと、を、合わせて一本の実線で示している。この点は、以下に説明する図11乃至図14において同様である。

【0088】
次に、各多数判定入力回路12から出力データE及び接続有無情報Cがそれぞれ入力されるn個の直列多数判定回路13はそれぞれ、同じタイミングで入力された接続有無情報Cが「接続あり」を示している最大m個の出力データEについて、値「1」の当該出力データEの数を加算してその合計値を算出すると共に、値「0」の出力データEの数を加算してその合計値を算出する。これらの加算が上記加算処理に相当する。そして各直列多数判定回路13はそれぞれ、値「1」の出力データE及び値「0」の出力データEそれぞれの数の上記合計値を比較し、前者の数から後者の数を減じた値が、関連形態に係る上記多数判定閾値と同様にして予め設定された多数判定閾値以上の場合にのみ、値「1」の出力データOを出力する。一方それ以外の場合、即ち値「1」の出力データEの数の合計値から値「0」の出力データEの数の合計値を減じた値が上記多数判定閾値未満の場合に各直列多数判定回路13はそれぞれ、値「0」の出力データOを出力する。これらの各直列多数判定回路13における処理が上記活性化処理に相当すると共に、各出力データOは1ビットとなる。ここで、同じタイミングで出力される上記接続有無情報Cが「接続なし」を示している場合、直列多数判定回路13は、出力データEを、値「1」の出力データEの数及び値「0」の出力データEの数のいずれにも加算しない。そして各直列多数決回路13は、上述した各処理により1ビットの出力データOを出力することを、入力データIが入力されるタイミングに合わせて繰り返す。このときの出力データOは、結果的に各直列多数決回路13から並列的に出力される。この場合、出力データOの総数はn個となる。以上の通り、図9(a)においてハッチングで示される一つのニューロンNRに対応する上記乗算処理、加算処理及び活性化処理のそれぞれは、図9(b)に示すメモリセルアレイMC1における横一行分のメモリセル対と、それらに対応する多数判定入力回路12及び直列多数判定回路13と、により実行されることになる。

【0089】
以上説明したように、図9(a)においてハッチングで示されるn個のニューロンNRに対してm個のニューロンNRから1ビットの出力データOがそれぞれ出力され、これらにより当該n個のニューロンNRから出力データOが合計n個出力されるニューラルネットワークS1’が、図9(b)に示す構成を備えるニューラルネットワーク集積回路C1’によりモデル化される。

【0090】
より具体的に、人の脳機能に対応し且つ各1ビットの入力データI及び出力データOがそれぞれ入出力されるニューラルネットワーク集積回路C1’の構成によれば、上記乗算処理をメモリセル10、メモリセル11及び多数判定入力回路12により実行し、上記加算処理及び活性化処理を直列多数判定回路13により実行するので、回路規模及びそれに対応するコストを大幅に縮小しつつ、人の脳機能に対応したニューラルネットワークS1’を効率的に実現することができる。

【0091】
また、上記ニューラルネットワーク集積回路C1’の構成によれば、入力データIの数が一であり、出力データO、メモリセル10、メモリセル11、多数判定入力回路12及び直列多数判定回路13それぞれの数が、対応すべき脳機能に基づいた既定の二以上の数とされており、重み付け係数W及び接続有無情報Cのそれぞれが脳機能に対応した値とされている。そして各多数判定入力回路12が、各出力データOにそれぞれ対応する重み付け係数Wと入力データIとの排他的論理和を出力データOごとにそれぞれ生成し、各直列多数判定回路13が、(値「1」である出力データEの総数-値「0」である出力データEの総数≧多数判定閾値)であるとき値「1」を出力データOとして出力し、(値「1」である出力データEの総数-値「0」である出力データEの総数<多数判定閾値)であるとき値「0」を出力データOとして出力する。よって、各メモリセル10、各メモリセル11及び各多数判定入力回路12により出力データOごとに乗算処理を実行し、更に各直列多数判定回路13により出力データOごとに加算処理及び活性化処理を実行するので、回路規模及びそれに対応するコストを大幅に縮小しつつ、いわゆる直列入力-並列出力型のニューラルネットワークS1’を効率的に実現することができる。

【0092】
(B)実施形態に係るニューラルネットワーク回路の第1例について
次に、実施形態に係るニューラルネットワーク回路の第1例について、図10を用いて説明する。

【0093】
図10(a)に例示するように、当該第1例に相当するニューラルネットワークSは、基本的には図2(a)に例示した関連形態に係るニューラルネットワークSと同一の構成である。但し図10(a)に示す例では、図10(a)においてハッチングで示される一つのニューロンNRに対して他の三つのニューロンNRから1ビットの入力データI(当該他のニューロンNRから見ると出力データO)が並列的に入力され、それに対応する出力データOが当該ニューロンNRからシリアル形式で一つ出力される構成となっている。このときの出力データOも、各入力データIと同様に1ビットの信号である。よって、図10に示す入力データIの値及び出力データOの値は、いずれも「0」又は「1」のいずれかである。そして、図10(a)に示すニューロンNRにおいて実行される上記乗算処理等に相当する上記式(1)は、上記式(1)においてn=3とした場合の式である。即ち上記ニューラルネットワークSは、並列入力-直列出力型の一段ニューラルネットワークである。

【0094】
次に、図10(a)においてハッチングで示したニューロンNRに相当する実施形態に係るニューラルネットワーク回路の第1例の構成を、図10(b)にニューラルネットワーク回路CCS’として示す。当該ニューロンNRに相当する実施形態に係るニューラルネットワーク回路CCS’は、各々が図10(a)に例示する入力データIにそれぞれ対応する三組のメモリセル10及びメモリセル11と、各入力データIが入力される並列多数判定回路20と、により構成される。このとき、一つのメモリセル10と一つのメモリセル11からなるメモリセル対の数及びそれらに対応する多数判定入力回路12の数(図10に例示する場合は共に三つ)は、図10(a)に示すニューラルネットワークSとして所望される入力データIの数に等しい。なお以下の図10の説明において、入力データIの数分の上記メモリセル対はそれぞれメモリセルブロック15と示されている(図10(b)破線参照)。

【0095】
以上の構成において各メモリセルブロック15内のメモリセル10は、ニューラルネットワーク回路CCS’が対応すべき脳機能に基づいて予め設定された1ビットの重み付け係数Wをそれぞれに記憶している。これに対して各メモリセルブロック15内のメモリセル11は、上記脳機能に基づいて予め設定された1ビットの接続有無情報をそれぞれに記憶している。ここで当該接続有無情報は、図8及び図9を用いて説明した実施形態に係るニューラルネットワーク回路の第1例における接続有無情報Cと同一の情報であるので、細部の説明は省略する。また、各メモリセル10及びメモリセル11にどのような記憶値を記憶させておくかは、例えば、図10(a)に示すニューラルネットワークSとしてどのような脳機能をモデル化するか等に基づいて予め設定されていればよい。

【0096】
そして各メモリセル10は、それぞれの記憶値を、図8(b)に示す各メモリセル10と同様のタイミングで、重み付け係数W、重み付け係数W及び重み付け係数Wとして並列多数判定回路20にそれぞれ出力する。一方各メモリセル11も、それぞれの記憶値である接続有無情報Cを、図8(b)に示す各メモリセル11と同様のタイミングで並列多数判定回路20にそれぞれ出力する。

【0097】
他方並列多数判定回路20には、上述したように入力データI1、入力データI及び入力データI(各1ビット)が並列的に入力されている。そして並列多数判定回路20は、図9を用いて説明した一組の多数判定入力回路12及び直列多数判定回路13と同様の動作を含む動作(即ち、上記乗算処理、上記加算処理及び上記活性化処理)を行う。具体的に並列多数判定回路20は先ず、対応する接続有無情報Cが「接続あり」を示している場合に、それぞれが1ビットの各入力データIと、それらに対応する重み付け係数Wと、の上記排他的論理和を当該各入力データIについて演算する。次に並列多数判定回路20は、各上記演算結果について、値「1」の当該演算結果の数を加算してその合計値を算出すると共に、値「0」の当該演算結果の数を加算してその合計値を算出する。そして並列多数判定回路20は、値「1」の当該演算結果及び値「0」の当該演算結果それぞれの数の上記合計値を比較し、前者の数から後者の数を減じた値が、関連形態に係る上記多数判定閾値と同様にして予め設定された多数判定閾値以上の場合にのみ、値「1」の出力データOをシリアル形式で出力する。一方それ以外の場合、即ち値「1」の出力データEの数の合計値から値「0」の出力データEの数の合計値を減じた値が上記多数判定閾値未満の場合に並列多数判定回路20は値「0」の出力データOをシリアル形式で出力する。この場合に出力データOは1ビットとなる。ここで、対応する接続有無情報Cが「接続なし」を示している場合、並列多数判定回路20は上記排他的論理和を演算しない。なお、各入力データIと、対応する重み付け係数Wと、の上記排他的論理和を全ての入力データIについて一旦演算し、対応する接続有無情報Cが「接続なし」を示している場合に、その演算結果を値「1」の演算結果の数及び値「0」の演算結果の数のいずれにも加算しないように構成してもよい。そして並列多数判定回路20は、上述した各処理により1ビットの出力データOをシリアル形式で出力することを、並列的に入力されている各入力データIの数ごとに繰り返す。以上の各処理により、図10(b)に示すニューラルネットワーク回路CCS’は、図10(a)においてハッチングで示されるニューロンNRにおける上記乗算処理、加算処理及び活性化処理をモデル化した回路となる。

【0098】
(C)実施形態に係るニューラルネットワーク集積回路の第2例について
次に、実施形態に係るニューラルネットワーク集積回路の第2例について、図11を用いて説明する。なお図11において、図10を用いて説明した実施形態に係るニューラルネットワーク回路と同様の構成部材については、同様の部材番号を付して細部の説明を省略する。

【0099】
図11を用いて説明する実施形態に係るニューラルネットワーク集積回路の第2例は、図10を用いて説明した実施形態に係るニューラルネットワーク回路CCS’を複数集積した集積回路であり、より多くのニューロンNRからなる複雑なニューラルネットワークをモデル化するためのものである。

【0100】
先ず、実施形態に係るニューラルネットワーク集積回路の第2例によりモデル化されるニューラルネットワークについて、図11(a)を用いて説明する。図11(a)に示す当該ニューラルネットワークS2’は、図11(a)においてハッチングで示されるm個のニューロンNRのそれぞれに対してn個のニューロンNRから1ビットの出力データO(m個のニューロンNRから見た場合は入力データI)が並列的にそれぞれ入力され、それらに対応する出力データOが当該ニューロンNRからシリアル形式で出力される構成となっている。このときの出力データOも、各入力データIと同様に1ビットの信号である。よって、図11に示す入力データIの値及び出力データOの値は、いずれも「0」又は「1」のいずれかである。即ち上記ニューラルネットワークS2’は、並列入力-直列出力型の一段ニューラルネットワークである。

【0101】
上記ニューラルネットワークS2’をモデル化した実施形態に係るニューラルネットワーク集積回路の第2例は、図11(b)に示すニューラルネットワーク集積回路C2’となる。当該ニューラルネットワーク集積回路C2’は、上記メモリセル対をそれぞれにn個ずつ含む実施形態に係るニューラルネットワーク回路CCS’(図10参照)をm個備えると共に、上記並列多数判定回路20を備えている。そして図11(b)に示すように、n×m個の上記メモリセル対(換言すれば、m個のメモリセルブロック15)により、メモリセルアレイMC2が構成されている。またニューラルネットワーク集積回路C2’では、一つの並列多数判定回路20を図11(b)に示すメモリセルアレイMC2における横一行(m個)のメモリセル対で共用する。なお、メモリセルアレイMC2及び並列多数判定回路20には、それぞれ上記タイミング信号φ等が共通的に入力されているが、説明の簡略化のために図11(b)では図示を省略している。

【0102】
以上の構成において、それぞれのニューラルネットワーク回路CCS’を構成するメモリセルブロック15のメモリセル10からは、上記重み付け係数Wが、図9(b)に示す各メモリセル10及び各メモリセルブロック15と同様のタイミングで並列多数判定回路20に出力される。一方、それぞれのニューラルネットワーク回路CCS’を構成するメモリセルブロック15のメモリセル11からは、上記接続有無情報Cが、図9(b)に示す各メモリセル11及び各メモリセルブロック15と同様のタイミングで並列多数判定回路20に出力される。

【0103】
そして並列多数判定回路20は、メモリセルアレイMC2から出力されてくる重み付け係数W及び接続有無情報Cと、それらに対応する入力データIと、に基づき、接続有無情報Cが「接続あり」を示している重み付け係数W及び入力データIを用いた上記排他的論理和の演算処理、その演算結果に基づく値「1」の演算結果及び値「0」の演算結果それぞれの数の加算処理、その加算結果に基づく上記合計数の比較処理(図10(b)参照)、及びその比較結果に基づく出力データOの生成処理を、メモリセルアレイMC2における横一行(m個)についてそれぞれ行う。また並列多数判定回路20は、上記横一行についての演算処理、加算処理、比較処理及び生成処理を、各入力データIについて、メモリブロック15ごとにシリアル形式で実行し、それぞれの実行結果としての出力データOをシリアル形式で出力する。ここで、対応する接続有無情報Cが「接続なし」を示している場合、並列多数判定回路20は上記演算処理、加算処理、比較処理及び生成処理を行わない。

【0104】
以上説明したように、図11(a)においてハッチングで示されるm個のニューロンNRに対してn個のニューロンNRからそれぞれ出力データOが出力され、これらにより当該m個のニューロンNRから1ビットの出力データOがシリアル形式で出力されるニューラルネットワークS2’が、図11(b)に示す構成を備えるニューラルネットワーク集積回路C2’によりモデル化される。

【0105】
より具体的に、ニューラルネットワーク集積回路C2’の構成によれば、出力データO及び並列多数判定回路20の数がそれぞれ一であり、入力データI、メモリセル10及びメモリセル11それぞれの数が、対応すべき脳機能に基づいた既定の二以上の数とされており、重み付け係数W及び接続有無情報Cのそれぞれが脳機能に対応した値とされている。そして並列多数判定回路20が、各入力データIにそれぞれ対応する重み付け係数Wと当該各入力データIとの排他的論理和を入力データIごとにそれぞれ生成し、更に、(値「1」である排他的論理和の総数-値「0」である排他的論理和の総数≧多数判定閾値)であるとき値「1」を出力データOとして出力し、(値「1」である排他的論理和の総数-値「0」である排他的論理和の総数<多数判定閾値)であるとき値「0」を出力データOとして出力する。よって、各メモリセル10、各メモリセル11及び一の並列多数判定回路20により入力データIごとに乗算処理を実行し、更に並列多数判定回路20により入力データIごとに加算処理及び活性化処理を実行するので、回路規模及びそれに対応するコストを大幅に縮小しつつ、いわゆる並列入力-直列出力型のニューラルネットワークS2’を効率的に実現することができる。

【0106】
(D)実施形態に係るニューラルネットワーク集積回路の第3例について
次に、実施形態に係るニューラルネットワーク集積回路の第3例について、図12を用いて説明する。なお図12において、図8及び図10を用いてそれぞれ説明した実施形態に係るニューラルネットワーク回路と同様の構成部材については、同様の部材番号を付して細部の説明を省略する。

【0107】
図12を用いて説明する実施形態に係るニューラルネットワーク集積回路の第3例は、図9を用いて説明した実施形態に係るニューラルネットワーク集積回路C1’と、図11を用いて説明した実施形態に係るニューラルネットワーク集積回路C2’と、を組み合わせた集積回路である。ここで、上記ニューラルネットワーク集積回路C1’は上述した通り直列入力-並列出力型の一段ニューラルネットワークS1’をモデル化したニューラルネットワーク回路である。一方上記ニューラルネットワーク集積回路C2’は、上述した通り並列入力-直列出力型の一段ニューラルネットワークS2’をモデル化したニューラルネットワーク回路である。そしてこれらを組み合わせた実施形態に係るニューラルネットワーク集積回路の第3例は、全体として直列入力-並列処理-直列出力型の多段ニューラルネットワークをモデル化したニューラルネットワーク集積回路であり、更に多くのニューロンNRからなる複雑なニューラルネットワークをモデル化するためのものである。

【0108】
先ず、実施形態に係るニューラルネットワーク集積回路の第3例によりモデル化されるニューラルネットワークについて、図12(a)を用いて説明する。図12(a)に示す当該ニューラルネットワークS1-2は、図12(a)において45度のハッチングで示されるn個のニューロンNRのそれぞれに対してm個のニューロンNRからそれぞれ1ビットの出力データOがシリアル形式で出力され、当該45度のハッチングで示されるニューロンNRと図11(a)において135度のハッチングで示されるm個のニューロンNRとの間で出力データO及び入力データIの授受が行われ、結果的に135度のハッチングで示されるm個のニューロンNRからそれぞれ出力データOがシリアル形式で出力されるニューラルネットワークである。なお上記ニューラルネットワークS1-2は、全体として、図4を用いて説明したニューラルネットワークS1を複数並べたニューラルネットワークに相当する。

【0109】
上記ニューラルネットワークS1-2をモデル化した実施形態に係るニューラルネットワーク集積回路の第3例は、図12(b)に示すニューラルネットワーク集積回路C1-2となる。当該ニューラルネットワーク集積回路C1-2は、図9を用いて説明したニューラルネットワーク集積回路C1’の各出力データO(並列的に出力される各出力データO)を、図11を用いて説明したニューラルネットワーク集積回路C2’における並列多数判定回路20への入力データ(即ち図11(b)に示す入力データI)とし、これにより、当該並列多数判定回路20から上記出力データOをシリアル形式で出力する構成を備える。このように、上記ニューラルネットワーク集積回路C1’とニューラルネットワーク集積回路C2’とを組み合わせることにより、結果的に、図9(a)に例示するニューラルネットワークS1’と、図11(a)に例示するニューラルネットワークS2’と、が組み合わされた上記ニューラルネットワークS1-2がモデル化される。なお、ニューラルネットワークS1-2に含まれる上記ニューラルネットワーク集積回路C1’及びニューラルネットワーク集積回路C2’それぞれの動作は、図9及び図11を用いてそれぞれ説明した動作と同様となる。なお図12(b)に示すニューラルネットワーク集積回路C1-2では、並列多数判定回路20に対応する直列多数判定回路16が、破線で示される一組の多数判定入力回路12及び直列多数判定回路13により、それぞれ構成されていることになる。

【0110】
以上説明したように、図12(a)に示すニューラルネットワークS1-2が、図12(b)に示す直列入力-並列処理-直列出力型の構成を備えるニューラルネットワーク集積回路C1-2によりモデル化される。

【0111】
より具体的に、ニューラルネットワーク集積回路C1-2の構成によれば、ニューラルネットワーク集積回路C1’とニューラルネットワーク集積回路C2’とを備え、一の入力データIが入力されるニューラルネットワーク集積回路C1’から出力される各出力データOがそれぞれ、ニューラルネットワーク集積回路C2’における各入力データIとされており、ニューラルネットワーク集積回路C2’から一の出力データOが出力される。よって、ニューラルネットワーク集積回路C1’とニューラルネットワーク集積回路C2’とを接続することで、回路規模及びそれに対応するコストを大幅に縮小しつつ、多様な脳機能に対応可能なニューラルネットワークS1-2を効率的に実現することができる。

【0112】
(E)実施形態に係るニューラルネットワーク集積回路の第4例について
次に、実施形態に係るニューラルネットワーク集積回路の第4例について、図13及び図14を用いて説明する。なお図13及び図14において、図9及び図11並びに図12を用いてそれぞれ説明した実施形態に係るニューラルネットワーク回路と同様の構成部材については、同様の部材番号を付して細部の説明を省略する。

【0113】
図13を用いて説明する実施形態に係るニューラルネットワーク集積回路の第4例は、図13(a)に示すように、図12を用いて説明した実施形態に係るニューラルネットワーク集積回路C1-2において、それを構成する上記ニューラルネットワーク集積回路C1’と上記ニューラルネットワーク集積回路C2’との間にパイプラインレジスタ21を介在させた構成を備えたニューラルネットワーク集積回路C1-3である。このパイプラインレジスタ21が、本発明に係る「レジスタ部」の一例に相当する。そしてパイプラインレジスタ21は、メモリセルアレイMC1のビット幅に相当する数のデータを一時的に記憶すると共に、外部からのイネーブル信号ENにより、その出力動作が制御される。このイネーブル信号ENは、予め設定された基準クロック信号のうちの偶数基準クロックに相当するタイミング信号である。そしてニューラルネットワーク集積回路C1-3は、図13(b)に示すように全体として、ニューラルネットワーク集積回路C1’におけるメモリセルアレイMC1と、ニューラルネットワーク集積回路C2’におけるメモリセルアレイMC2と、の間に、1ビットの入力データIが例えばm個シリアル形式で入力されると共に上記イネーブル信号ENが入力され、これらに対応した1ビットの出力データOが例えばm個シリアル形式で出力される並列演算器PPを介在させた構成を備える。このとき、メモリセルアレイMC1及びメモリセルアレイMC2はそれぞれ、例えば256ビット幅で512ワード(Word)分の規模を備えており、アドレス指定用の例えば8ビットのアドレスデータADがそれぞれに入力される。そしてこの場合の並列演算器PPは、256ビット分の多数判定入力回路12及び直列多数判定回路13と、上記パイプラインレジスタ21と、256ビットに対応する並列多数判定回路20と、により構成される。

【0114】
以上の構成において、ニューラルネットワークS1-3に含まれる上記ニューラルネットワーク集積回路C1’及びニューラルネットワーク集積回路C2’それぞれの動作は、図9及び図11を用いて説明した動作と同様となる。一方パイプラインレジスタ21は、例えば、ニューラルネットワーク集積回路C2’のメモリセルアレイMC2から読み出した重み付け係数W及び接続有無情報Cに基づいて並列多数判定回路20において出力データOの生成/出力処理を行っているタイミングでニューラルネットワーク集積回路C1’のメモリセルアレイMC1から読み出した出力データOを一時的に記憶する。そして、上記重み付け係数W及び接続有無情報Cに基づく並列多数判定回路20の処理が完了したタイミングで、メモリセルアレイMC1から読み出して記憶していた出力データOを並列多数判定回路20に出力してそれに基づいた出力データOの生成/出力処理を行わせる。この処理により、見かけ上はメモリセルアレイMC1からの出力データOの読み出しと、メモリセルアレイMC2からの重み付け係数W及び接続有無情報Cの読み出しと、を同時に行わせることができ、結果的に、図12を用いて説明したニューラルネットワークS1-2に対して略二倍の処理速度を実現させることができる。

【0115】
次に、図13に示すニューラルネットワーク集積回路C1-3における特に並列演算器PPの細部構成について、図14を用いて説明する。

【0116】
先ず図14(a)に示すように並列演算器PPは、メモリセルアレイMC1のビット幅に相当する数の上記多数判定入力回路12及び上記直列多数判定回路13からなる直列多数判定回路16と、メモリセルアレイMC1のビット幅に相当する上記パイプラインレジスタ21と、出力フリップフロップ回路22を介して出力データOを出力する上記並列多数判定回路20と、により構成されている。この構成においてパイプラインレジスタ21は図14(a)に示すように、メモリセルアレイMC1のビット幅に相当する出力レジスタ21U及び入力レジスタ21Lにより構成されており、上記イネーブル信号ENが入力レジスタ21Lに入力される。そして入力レジスタ21Lは、イネーブル信号ENが入力されるタイミングでそれに記憶(ラッチ)されているデータを並列多数判定回路20に出力すると共に、当該タイミングで出力レジスタ21Uに記憶されているデータを引き出して(即ちシフトさせて)記憶(ラッチ)する。またこれにより出力レジスタ21Uは、入力レジスタ21Lによりそのデータが引き出されたタイミングで、次の出力データOを記憶(ラッチ)する。以上の入力レジスタ21L及び出力レジスタ21Uの動作が繰り返されることにより、上述したパイプラインレジスタ21としての動作が実現される。

【0117】
次に、上記多数判定入力回路12及び直列多数判定回路13の細部構成について、図14(b)を用いて説明する。図14(b)に示すように一の直列多数判定回路16内の多数判定入力回路12は、排他的否定論理和回路12Aと、マスクフリップフロップ回路12Bと、により構成されている。この構成において排他的否定論理和回路12Aには、メモリセルアレイMC1からの重み付け係数Wと、1ビットの入力データIと、が入力され、これらの排他的否定論理和の結果を上記出力データEとして直列多数決回路13に出力する。またマスクフリップフロップ回路12Bは、メモリセルアレイMC1からの接続有無情報Cと、上記イネーブル信号ENと、が入力され、イネーブル信号ENが入力されたタイミングで上記接続有無情報Cを直列多数決回路13に出力する。そして直列多数決回路13は、上記出力データE及び上記接続有無情報Cに基づいた上述した動作により出力データOを生成して、パイプラインレジスタ21の出力レジスタ21Uに出力する。このとき、上記既定の多数判定閾値を直列多数決回路13内の図示しないレジスタ内に保持してそれを参照することで、上述した直列多数決回路13としての動作を実現できる。

【0118】
次に、上記並列多数判定回路20の細部構成について、図14(c)を用いて説明する。図14(c)に示すように並列多数判定回路20は、入力データIの数と同数の排他的否定論理和回路20A及びマスクフリップフロップ回路20Bと、並列多数決回路20Cと、により構成されている。この構成において排他的否定論理和回路20Aには、メモリセルアレイMC2からの1ビットの重み付け係数Wと、パイプラインレジスタ21の入力レジスタ21Lからの1ビットの出力データOと、が入力され、これらの排他的論理和の結果を並列多数決回路20Cに出力する。またマスクフリップフロップ回路20Bは、メモリセルアレイMC2からの接続有無情報Cと、上記イネーブル信号ENと、が入力され、イネーブル信号ENが入力されたタイミングで上記接続有無情報Cを並列多数決回路20Cに出力する。そして並列多数決回路20Cは、メモリセルアレイMC2からの一組の重み付け係数W及び接続有無情報Cに対応する排他的否定論理和回路12A及びマスクフリップフロップ回路20Bそれぞれからの出力に基づいた上述した動作をメモリセルアレイMC1からの出力データOの数(図13及び図14に例示する場合は256)だけ繰り返し、出力フリップフロップ回路22を介してシリアル形式で出力データOとして出力する。このとき、上記既定の多数判定閾値を並列多数決回路20C内の図示しないレジスタ内に保持してそれを参照することで、上述した並列多数決回路20としての動作を実現できる。

【0119】
このとき、上述したパイプラインレジスタ21の動作により並列演算器PPでは、例えば図14(d)に示すように、メモリセルアレイMC1からの256ビット分の出力データOに対する処理(図14(d)において「メモリセルブロック15U1」と示す)が終了すると、次にメモリセルアレイMC1からの次の256ビット分の出力データOに対する処理(図14(d)において「メモリセルブロック15U2」と示す)と、メモリセルアレイMC2からの256ビット分の重み付け係数W及び接続有無情報Cに対する処理(図14(d)において「メモリセルブロック15L1」と示す)と、が、見かけ上同時並列的に実行される。そして、メモリセルブロック15U2に対応する出力データO並びにメモリセルブロック15L1に対応する重み付け係数W及び接続有無情報Cに対する処理が終了すると、次にメモリセルアレイMC1からの更に次の256ビット分の出力データOに対する処理(図14(d)において「メモリセルブロック15U3」と示す)と、メモリセルアレイMC2からの次の256ビット分の重み付け係数W及び接続有無情報Cに対する処理(図14(d)において「メモリセルブロック15L2」と示す)と、が、見かけ上同時並列的に実行される。以降は、メモリセルアレイMC1及びメモリセルアレイMC2それぞれからの256ビット分の出力データO並びに重み付け係数W及び接続有無情報Cに対して、逐次的且つ同時並列的な処理が実行される。

【0120】
なお、図14(b)に示す多数判定入力回路12及び直列多数判定回路13の細部構成、並びに図14(c)に示す並列多数判定回路20の細部構成は、図8以降に示す各メモリセル11からの上記接続有無情報Cの出力タイミングが、図8以降に示す各メモリセル10からの上記重み付け係数Wの出力タイミングよりも例えば一サイクル早いことを前提とした構成である。この出力タイミングのずれを吸収するのが、図14(b)及び図14(c)にそれぞれ示すマスクフリップフロップ回路12B及びマスクフリップフロップ回路20Bの機能である。一方、上記重み付け係数Wの出力タイミングと上記接続有無情報Cの出力タイミングとを同時並行的とすることも可能である。そしてこの場合、図14(b)及び図14(c)にそれぞれ示すマスクフリップフロップ回路12B及びマスクフリップフロップ回路20Bは、多数判定入力回路12及び並列多数判定回路20としては不要となる。

【0121】
以上説明したように、図13及び図14に示すニューラルネットワーク集積回路C1-3によれば、図12(a)に示すニューラルネットワークS1-2を、約二倍の処理速度をもってモデル化することができる。なお図14を用いて説明した直列多数判定回路16の細部構成は、図12を用いて説明したニューラルネットワーク集積回路C1-2に含まれる直列多数判定回路16の細部構成として適用することもできる。

【0122】
より具体的に、ニューラルネットワーク集積回路C1-3によれば、ニューラルネットワーク集積回路C1’とニューラルネットワーク集積回路C2’との間に備えられたパイプラインレジスタ21により、ニューラルネットワーク集積回路C1’から出力される各出力データOを一基準クロック分だけバッファリングして、ニューラルネットワーク集積回路C2’における各入力データIとして当該ニューラルネットワーク集積回路C2’に出力する。よって、ニューラルネットワーク集積回路C2’における並列多数判定回路20における見かけ上の並列処理が可能となり、多様な脳機能に対応可能なニューラルネットワークS1-2を効率的且つ高速化して実現することができる。

【0123】
(F)実施形態に係るニューラルネットワーク集積回路の第5例について
次に、実施形態に係るニューラルネットワーク集積回路の第5例について、図15を用いて説明する。なお図15において、図13及び図14を用いてそれぞれ説明した実施形態に係るニューラルネットワーク回路と同様の構成部材については、同様の部材番号を付して細部の説明を省略する。

【0124】
図15を用いて説明する実施形態に係るニューラルネットワーク集積回路の第5例は、図15(a)に示すように、図13及び図14を用いて説明した実施形態に係るニューラルネットワーク集積回路C1-3を例えば四つ備え、これらの動作を制御部CTにより制御する構成を備えたニューラルネットワーク集積回路CPである。より具体的にニューラルネットワーク集積回路CPは、図15(a)に示すように、メモリブロックMA上に集積された四つのニューラルネットワーク集積回路C1-3と、各ニューラルネットワーク集積回路C1-3に対応した四つの入力セレクタISと、入力制御用でFIFO(First In First Out)形式のメモリM1と、出力制御用でFIFO形式のメモリM2と、制御部CTと、バスBと、により構成されている。

【0125】
この構成において1ビットの入力データIは、書き込みストローブWSにより制御されるメモリM1を介してバスBにシリアル形式で出力される。これにより各ニューラルネットワーク集積回路C1-3のそれぞれは、対応する入力セレクタISを介して入力データIをシリアル形式で読み込み、上述してきた処理を施し、1ビットの出力データOを生成してシリアル形式でバスBに出力する。そして、各ニューラルネットワーク集積回路C1-3からの出力データOは、入力セレクタISを介してメモリM2に読み込まれる。その後、当該読み込まれた出力データOは、読み出しストローブRSにより制御されるメモリM2を介して外部に出力される。このとき制御部CTは、外部からの実行信号RNに基づいて、各ニューラルネットワーク集積回路C1-3のメモリセルアレイMC1及びメモリセルアレイMC2にそれぞれ送信されるアドレスデータAD及びイネーブル信号EN(図13参照)と、スタート信号STと、を生成して各ニューラルネットワーク集積回路C1-3に出力する。

【0126】
次に、上記制御部CTの細部構成について、図15(b)を用いて説明する。

【0127】
図15(b)に示すように制御部CTは、アップカウンタ25乃至アップカウンタ25と、サイクリックカウンタ26と、アップカウンタ25乃至アップカウンタ25にそれぞれ対応するレジスタ27乃至レジスタ27と、サイクリックカウンタ26に対応するレジスタ27と、により構成されている。

【0128】
この構成においてサイクリックカウンタ26は、上記実行信号RNとレジスタ27に記憶されているカウント値に基づいて上記スタート信号STを生成し、各ニューラルネットワーク集積回路C1-3及びアップカウンタ25乃至アップカウンタ25にそれぞれ出力する。これによりアップカウンタ25は、図示しないFIFO型の入力メモリと最初のニューラルネットワーク集積回路C1-3のメモリセルアレイMC1宛のアドレスデータAD及びイネーブル信号ENを生成し、当該入力メモリと最初のニューラルネットワーク集積回路C1-3のメモリセルアレイMC1に出力する。次にアップカウンタ25は、最初のニューラルネットワーク集積回路C1-3のメモリセルアレイMC2及び第2のニューラルネットワーク集積回路C1-3のメモリセルアレイMC1宛のアドレスデータAD及びイネーブル信号ENを生成し、当該最初のニューラルネットワーク集積回路C1-3のメモリセルアレイMC2及び第2のニューラルネットワーク集積回路C1-3のメモリセルアレイMC1に出力する。次にアップカウンタ25は、第2のニューラルネットワーク集積回路C1-3のメモリセルアレイMC2及び第3のニューラルネットワーク集積回路C1-3のメモリセルアレイMC1宛のアドレスデータAD及びイネーブル信号ENを生成し、当該第2のニューラルネットワーク集積回路C1-3のメモリセルアレイMC2及び第3のニューラルネットワーク集積回路C1-3のメモリセルアレイMC1に出力する。次にアップカウンタ25は、第3のニューラルネットワーク集積回路C1-3のメモリセルアレイMC2及び第4のニューラルネットワーク集積回路C1-3のメモリセルアレイMC1宛のアドレスデータAD及びイネーブル信号ENを生成し、当該第3のニューラルネットワーク集積回路C1-3のメモリセルアレイMC2及び第4のニューラルネットワーク集積回路C1-3のメモリセルアレイMC1に出力する。最後にアップカウンタ25は、第4のニューラルネットワーク集積回路C1-3のメモリセルアレイMC2及び図示しないFIFO型の出力メモリ宛のアドレスデータAD及びイネーブル信号ENを生成し、当該第4のニューラルネットワーク集積回路C1-3のメモリセルアレイMC2及び出力メモリに出力する。これらにより各ニューラルネットワーク集積回路C1-3は、上記スタート信号ST、上記アドレスデータAD及びイネーブル信号ENに基づき、例えば図14(d)に例示する態様で上述した動作をシリアル形式で実行し、最終的に出力データOがメモリM2を介して出力される。なお制御部CTは、モデル化すべきニューラルネットワークの態様(例えば、ニューロンNRの数やそれらの間の接続態様等)を変更すべき場合、上記アドレスAD及びイネーブル信号ENの内容又は出力先を変更することで、当該態様の変更に対応させてニューラルネットワーク集積回路CPの動作を変更する。

【0129】
以上説明したように、図15に示すニューラルネットワーク集積回路CPによれば、更に大規模なニューラルネットワークを、その構成の自由度を高めつつモデル化することができる。

【0130】
(G)実施形態に係るニューラルネットワーク集積回路の第6例等について
次に、実施形態に係るニューラルネットワーク集積回路の第6例及び第7例について、図16を用いて説明する。なお図16において、図12を用いて説明した実施形態に係るニューラルネットワーク回路C1-2と同様の構成部材については、同様の部材番号を付して細部の説明を省略する。

【0131】
先ず、実施形態に係るニューラルネットワーク集積回路の第6例を、図16(a)を用いて説明する。当該第6例は図16(a)に示すように、図12を用いて説明した実施形態に係るニューラルネットワーク集積回路C1-2を例えば三つ備え、これらが直列的に接続された構成を備えるニューラルネットワーク集積回路である。このときニューラルネットワーク集積回路C1-2は、上述した通り直列入力-並列処理-直列出力型の多段ニューラルネットワークをモデル化したニューラルネットワーク集積回路である。また図16(a)に示す構成は、図5を用いて説明した関連形態に対応する態様で上記ニューラルネットワーク集積回路C1-2を直列的に接続したニューラルネットワーク集積回路である。よってこの場合、一つのニューラルネットワーク集積回路C1-2の出力データOの数(シリアル形式で出力される出力データOの数)は、次段に接続されるニューラルネットワーク集積回路C1-2の入力データIの数(シリアル形式で出力される入力データIの数)に相当している必要がある。

【0132】
次に、実施形態に係るニューラルネットワーク集積回路の第7例を、図16(b)を用いて説明する。当該第7例は図16(b)に示すように、図12を用いて説明した実施形態に係るニューラルネットワーク集積回路C1-2を例えば三つ備え、共通の入力データIによりこれらが並列的に接続された構成を備えるニューラルネットワーク集積回路である。この図16(b)に示す構成は、図6を用いて説明した関連形態に対応する態様で上記ニューラルネットワーク集積回路C1-2を並列的に接続したニューラルネットワーク集積回路である。よってこの場合、図16(a)に示したニューラルネットワーク集積回路の場合のような出力データO及び入力データIそれぞれにおけるビット数についての制限はない。

【0133】
以上説明したように、図16に示す各ニューラルネットワーク集積回路によれば、更に大規模なニューラルネットワークをモデル化することができる。

【0134】
より具体的に、図16(a)に示す各ニューラルネットワーク集積回路によれば、複数のニューラルネットワーク集積回路C1-2が直列に接続されており、一のニューラルネットワーク集積回路C1-2からの一の出力データOが、直後段のニューラルネットワーク集積回路C1-2への一の入力データIとされているので、より多様な脳機能に対応可能なニューラルネットワークを効率的に実現することができる。また図16(b)に示す各ニューラルネットワーク集積回路によれば、複数のニューラルネットワーク集積回路C1-2のそれぞれに対して一の入力データIが共通に入力されており、当該複数のニューラルネットワーク集積回路C1-2からそれぞれ別個に出力データOが一ずつ出力されるので、より多様な脳機能に対応可能なニューラルネットワークを効率的に実現することができる。

【0135】
以上それぞれ説明したように、実施形態に係るニューラルネットワーク回路CCS’及びニューラルネットワーク集積回路C1-2等の構成及び動作によれば、関連形態に係るニューラルネットワーク回路CS及びニューラルネットワーク集積回路C1等の構成及び動作と同様に、回路規模及びそれに対応するコストを大幅に縮小しつつ、ニューラルネットワーク回路を効率的に実現することができる。

【0136】
(III)変形形態
次に、本発明に係る上述した関連形態及び実施形態を変形した変形形態について、図17及び図18を用いて説明する。なお、図17は変形形態に係るニューラルネットワークを説明する図等であり、図18は変形形態に係るニューラルネットワーク集積回路の細部構成を示す図である。

【0137】
以下に説明する変形形態は、上記関連形態及び上記実施形態としてそのモデル化を説明してきたニューラルネットワークに対して、脳機能をより一般的にモデル化する手法として、新たに「傾向係数」の概念を追加するものである。なお以下の説明において、特に図1及び図14を用いて説明した構成に含まれる部材等と同じ部材等については、同様の部材等の番号を付して細部の説明は省略する。

【0138】
先ず、上記傾向係数の概念を追加してモデル化したニューラルネットワークについて図17を用いて説明する。

【0139】
上述した関連形態及び実施形態において説明したニューラルネットワークのニューロンNRでは、外部から入力される複数の入力データIのそれぞれに対する上記乗算処理、上記加算処理及び上記活性化処理を当該ニューロンNRで実行し、その結果を出力データOとしていた。これに対し、変形形態に係るニューラルネットワークでは、各入力データIに対する上記乗算処理及び上記加算処理の結果に対して、当該ニューラルネットワークによりモデル化される脳機能に基づいて予め設定された、当該脳機能としての傾向をニューロンごとに示す上記傾向係数を更に加算する。そして変形形態に係るニューラルネットワークでは、当該傾向係数の加算結果に対して上記活性化処理を適用し、その結果を、変形形態に係る出力データとして出力する。即ち変形形態に係るニューラルネットワークの場合、「加算処理」とは、上述した関連形態及び実施形態それぞれに係るニューラルネットワークにおける加算処理に対して上記傾向係数の加算処理を更に加えることをいう。この変形形態に係る傾向係数は、上述したように脳機能としての傾向をニューロンごとに示し且つ予め設定された係数であり、その絶対値は、当該ニューロンに入力される入力データの数n以下の任意の整数である。ここで、上記「傾向」とは、例えば、モデル化の対象である脳機能においてニューロンごとの調整機能としてその存在が認められる、脳機能等の傾向をいう。更に上記傾向係数は、一般には「バイアス値(Bias value)」と称される場合もある。この傾向係数としての具体的な値は、そのニューロンについての上記傾向に対応して、上記入力データIの数以下の整数として、ニューロンごとに予め設定されている。より具体的に例えば、一つのニューロンに対して三つの入力データIが入力されるとすると、上記傾向係数として取り得る値は、「-3」乃至「3」の七つ(「0」を含む)である。ここで、傾向係数が「0」の場合が、上述してきた関連形態及び実施形態に係るニューラルネットワークであることになる(図1(a)参照)。

【0140】
そして、上述した変形形態に係るニューラルネットワークとしての一連の乗算処理、加算処理(傾向係数の加算処理を含む。以下、変形形態において同じ。)及び活性化処理を数式で表すと、図17(a)に示す式(2)となる。このとき、関連形態及び実施形態の場合と同様に各重み付け係数Wを各入力データIにそれぞれ乗算する乗算処理が、変形形態に係るニューロンNRR間の電気信号のやり取りにおけるシナプスの作用に相当する。そして図17(a)に例示するように、変形形態に係る加算処理後の値全体に対して活性化関数Fを適用して出力データOを出力することが、変形形態に係る活性化処理に相当する。

【0141】
なお、入力データIと重み付け係数Wとの各乗算結果の加算結果に対する変形形態に係る傾向係数Bの更なる加算処理を回路的に実現する場合、以下に説明する変形形態では、「1」を分割単位として当該傾向係数Bを分割(分解)し、上記各乗算結果のそれぞれに対して「1」を加算又は減算する処理を、傾向係数Bの値に等しい数の乗算結果について行う。即ち、例えば傾向係数Bの値が「2」である場合、図17(a)に示す例えば入力データIと重み付け係数Wの乗算結果に「1」を加算すると共に、入力データIと重み付け係数Wの乗算結果にも「1」を加算し、これらを含めて活性化関数Fを適用させる。また、例えば傾向係数Bの値が「-3」である場合、図17(a)に示す例えば入力データIと重み付け係数Wの乗算結果及び入力データIと重み付け係数Wの乗算結果からそれぞれ「1」を減算し、更に入力データIと重み付け係数Wの乗算結果からも「1」を減算し、これらを含めて活性化関数Fを適用させる。このとき、いずれの乗算結果に対して「1」の加算又は減算を行うかは、モデル化される脳機能に対応して予め設定されている。

【0142】
ここで変形形態に係る加算処理等を回路的に実現する場合、上記接続有無情報Cの意味(定義)が、上記関連形態及び上記実施形態とは異なってくる。即ち図17(b)に示すように、変形形態に係る傾向係数Bの値が「0」である場合は、上記関連形態及び上記実施形態の構成に相当する。そしてこの場合は、変形形態に係るニューロンNRR間であっても、当該ニューロンNRR間について接続有無情報Cが「接続あり」を示している(図17(b)において「1」とされている)場合のみ、対応する入力データIと重み付け係数Wとの乗算結果が一方のニューロンNRRに入力される(図17(b)最上段及び上から二段目参照)。このとき、上記活性化処理後の出力データの値は、「0」又は「1」となる。そしてその後、そのニューロンNRRにおける関連形態及び実施形態と同様の加算処理及び活性化処理に供される。

【0143】
これに対し、変形形態に係る傾向係数Bが「0」でない場合、当該傾向係数Bを分割した結果を加算又は減算する対象の乗算結果(入力データIと重み付け係数Wとの乗算結果)について、接続有無情報Cが「1」とされている(即ち「接続あり」を示している)場合には、正の値である傾向係数Bを分解した値としての「1」が当該乗算結果に「加算」されて、一方のニューロンNRRに入力される(図17(b)最下段参照)。一方、接続有無情報Cが「0」とされている(即ち「接続なし」を示している)場合には、負の値である傾向係数Bを分解した値としての「-1」が上記乗算結果に加算(即ち「1」が減算)されて、一方のニューロンNRRに入力される(図17(b)下から二段目参照)。この場合、上記活性化処理後の出力データの値は、「-2」又は「0」(傾向係数Bが負の値である場合。図17(b)下から二段目参照。)、或いは、「2」又は「0」(傾向係数Bが正の値である場合。図17(b)最下段参照。)となる。そしてその後、そのニューロンNRRにおける変形形態としての加算処理及び活性化処理に供される。

【0144】
次に、図13に示すニューラルネットワーク集積回路C1-3に対して変形形態を適用した場合の、特に並列演算器(図13符号PP参照)の細部構成について、図14を参照しつつ、図18を用いて説明する。

【0145】
先ず図18(a)に示すように変形形態に係る並列演算器PPPは、メモリセルアレイMC1のビット幅に相当する数の変形形態に係る多数判定入力回路12’及び上記直列多数判定回路13からなる直列多数判定回路16’と、ニューラルネットワーク集積回路C1-3と同様のパイプラインレジスタ21と、ニューラルネットワーク集積回路C1-3と同様の出力フリップフロップ回路22を介して出力データOを出力する変形形態に係る並列多数判定回路20’と、により構成されている。この構成においてパイプラインレジスタ21は、図14(a)を用いて説明した場合と同様の構成を備え、同様の動作を実現する。また変形形態に係る並列演算器PPPにおいては、重み付け係数Wと接続有無情報Cとが一サイクル異なったタイミングで入力される実施形態に係る並列演算器PPの場合と異なり、重み付け係数W、接続有無情報C及び傾向係数Bは、メモリセルアレイMC1又はメモリセルアレイMC2から、それぞれ相互に同時並行的に並列演算器PPPに入力される。

【0146】
次に、変形形態に係る多数判定入力回路12’の細部構成について、図18(b)を用いて説明する。図18(b)に示すように一の直列多数判定回路16’内の多数判定入力回路12’は、排他的論理和回路25Aと、セレクタ25B及びセレクタ25Fと、反転増幅回路25C及び反転増幅回路25Eと、論理積回路25Dと、加算回路25Gと、により構成されている。このとき、重み付け係数W、接続有無情報C及び傾向係数Bが同時並行的に並列演算器PPPに入力されるため、図14(b)に例示したマスクフリップフロップ回路12Bは不要となる。以上の構成において排他的論理和回路25Aには、メモリセルアレイMC1からの重み付け係数Wと、1ビットの入力データIと、が入力され、これらの排他的論理和の結果をセレクタ25Bの「0」端子に出力する。一方論理積回路25Dには、メモリセルアレイMC1からの接続有無情報Cと、傾向係数Bを分割した1ビットのデータを反転増幅回路25Cにより反転したデータと、が入力され、それらの論理積の結果がセレクタ25Bの制御端子に出力される。これによりセレクタ25Bは、接続有無情報C及び傾向係数Bに基づき、上記排他的論理和の結果又は0データのいずれか一方を選択し、加算回路25Gの一方の端子に出力する。次にセレクタ25Fの制御端子には上記傾向係数Bを分割した1ビットのデータが入力され、更にセレクタ25Fの「1」端子には、接続有無情報Cを反転増幅回路25Eにより反転したデータが入力される。これによりセレクタ25Fは、傾向係数Bに基づき、上記反転増幅回路25Eからの出力データ又は0データのいずれか一方を選択し、加算回路25Gの他方の端子に出力する。これらにより加算回路25Gは、セレクタ25B及びセレクタ25Fからの出力データを加算し、出力データOPとして直列多数決回路13に出力する。このとき当該出力データOPの取り得る値は、図17(b)に示すように「-2」、「-1」、「0」、「1」又は「2」の五種類となるため、出力データOPは3ビットのデータとなる。そして直列多数決回路13は、出力データOPに対して図14に例示した場合と同様の活性化処理に相当する処理を行い、その結果を出力データOOとして(図17(a)参照)、パイプラインレジスタ21の出力レジスタ21Uに出力する。このとき、上記既定の多数判定閾値を直列多数決回路13内の図示しないレジスタ内に保持してそれを参照することで、上述した直列多数決回路13としての動作を実現できる点は、図14に例示した直列多数決回路13と同様である。

【0147】
次に、変形形態に係る並列多数判定回路20’の細部構成について、図18(c)を用いて説明する。図18(c)に示すように並列多数判定回路20’は、図18(b)を用いて構成等を説明した多数判定入力回路12’と同様の構成等を備え且つメモリセルアレイMC2のビット幅に相当する数の多数判定入力回路12’と、並列多数決回路30と、により構成されている。この構成において多数判定入力回路12’には、メモリセルアレイMC2からの1ビットの重み付け係数W及び接続有無情報C並びに傾向係数Bと、パイプラインレジスタ21の入力レジスタ21Lからの1ビットの出力データOと、が入力される。そして各多数判定入力回路12’は、重み付け係数W、接続有無情報C並びに傾向係数B及び入力レジスタ21Lからの1ビットの出力データOに対して図18(b)を用いて説明した動作と同様の動作を実行した結果を、並列多数決回路30に出力する。そして並列多数決回路30は、メモリセルアレイMC2からの一組の重み付け係数W及び接続有無情報C並びに傾向係数Bに対応する各多数判定入力回路12’それぞれからの出力データOPに基づいた上述した多数決動作を、メモリセルアレイMC1からの出力データOの数(例えば図13及び図14で例示した場合と同様の256)だけ繰り返し、出力フリップフロップ回路22を介してシリアル形式で出力データOとして出力する。このとき、変形形態に係る並列多数決回路30の構成として具体的には、例えば、隣接するビットに対応する出力データOP同士を加算するための加算回路を階層的に備え、その最終的な加算結果の符号ビットを上記出力フリップフロップ回路22に出力する構成が考えられる。また、上記既定の多数判定閾値を並列多数決回路30内の図示しないレジスタ内に保持してそれを参照することで、上述した並列多数決回路30としての動作を実現できる点は、図14に例示した並列多数決回路20Cと同様である。

【0148】
また、パイプラインレジスタ21の動作によりメモリセルアレイMC1及びメモリセルアレイMC2それぞれからの256ビット分の出力データO、重み付け係数W及び接続有無情報C並びに傾向係数Bに対して、逐次的且つ同時並列的な処理が実行されることは、図14に示す並列演算器PPと同様である。

【0149】
以上説明したように、図17及び図18に示す変形形態によれば、傾向係数Bを加味した例えば図12(a)に示すニューラルネットワークS1-2を、約二倍の処理速度をもってモデル化することができる。

【0150】
更に、変形形態に係るニューラルネットワーク集積回路に含まれる並列演算器PPPの構成及び動作によれば、変形形態に係るニューラルネットワーク(図17参照)をモデル化したニューラルネットワーク集積回路として、回路規模及びそれに対応するコストを大幅に縮小することができる。

【0151】
より具体的に、変形形態に係るニューラルネットワーク集積回路に含まれる並列演算器PPPの構成及び動作によれば、脳機能に基づく既定の傾向係数Bが各乗算処理の加算結果に対して更に加算されるべき場合、当該傾向係数Bの絶対値に等しい数のいずれかの多数判定入力回路12’に当該傾向係数Bが分けて入力される。そして上記接続有無情報Cに応じて、各乗算処理の加算結果に対する当該傾向係数Bの更なる加算結果が多数判定入力回路12’から並列多数決回路30に出力される。これらにより並列多数決回路30は、結果的に、傾向係数Bの更なる加算結果を各多数判定入力回路12’について加算した合計値が正又は0であるとき値「1」を出力データOとして出力し、当該合計値が負であるとき値「0」を出力データOとして出力する。よって、脳機能に基づく既定の傾向係数Bが導入されるべき場合であっても、回路規模及びそれに対応するコストを大幅に縮小しつつ、人の脳機能に対応したニューラルネットワークを効率的に実現することができる。

【0152】
なお、上述してきた関連形態並びに実施形態及び変形形態においては、出力データO、入力データI、重み付け係数W等において、それらの値を「1」又は「0」等とする場合について説明したが、これ以外に、回路設計上の便宜等により、上記値「0」を値「-1」として各ニューラルネットワーク回路又はニューラルネットワーク集積回路を構成してもよい。
【産業上の利用可能性】
【0153】
以上それぞれ説明したように、本発明はニューラルネットワークをモデル化したニューラルネットワーク回路等の分野に利用することが可能であり、特に、製造コストの低減や効率的なニューラルネットワーク回路等を開発する場合に適用すれば、特に顕著な効果が得られる。
【符号の説明】
【0154】
1、10、11、 メモリセル
2 多数判定回路
12、12’ 多数判定入力回路
12A、20A 排他的否定論理和回路
12B、20B マスクフリップフロップ回路
13、16、16’ 直列多数判定回路
15、15U1、15U2、15L1、15U3、15L2 メモリセルブロック
20、20’ 並列多数判定回路
20C、30 並列多数決回路
21 パイプラインレジスタ
21U 出力レジスタ
21L 入力レジスタ
22 出力フリップフロップ回路
25、25、25、25、25 アップカウンタ
25A 排他的論理和回路
25B、25F セレクタ
25C、25E 反転増幅回路
25D 論理積回路
25G 加算回路
26 サイクリックカウンタ
27、27、27、27、27、27 レジスタ
I、I、I、I、I、I、I、I、I、I、I 入力データ
NR、NRR ニューロン
XNORゲート
XORゲート
傾向係数
O、O、O、O、O、O、O、O、O2m、O10、O20、O30、O40、O11、O21、O31、O41、O1n、O2n、O3n、On0、On1、OO、OP、E、E、E、E、E10、E20、E30、E40、E11、E21、E31、E41、En0、En1 出力データ
、W、W 重み付け係数
S、S1、SS1、SS2、SS3、S1’、S2’、S1-2、S1-3 ニューラルネットワーク
S’ ネットワーク
C1、C2、C3、C4、CC1、CC2、CC3、C1’、C2’、CP、C1-2、C1-3 ニューラルネットワーク集積回路
CS、CS1、CS2、CS3、CS4、CS5、CS11、CS12、CS21、C22、CS31、CS32、CS1n、CS1m、CS2n、CS2m、CS3n、CS3p、CS4q、CSm、CCS’ ニューラルネットワーク回路
CS’ ネットワーク回路
、T、T、T、T、T、T、T、T、T10、T11、T12、T13、T14、T15、T16、T17、T18、T19、T20、T21、T22、T23、T24、T25、T26、T27、T28、T29、T30 トランジスタ
IV、IV、IV、IV インバータ
LI、/LI、W1、W2、LO、/LO 接続線
M、/M マッチ線
SA センスアンプ
φ、φ、/φ、φ タイミング信号
TG タイミング生成回路
SW1、SW2、SW3、SW4 スイッチ
SB1、SB2、SB3、SB4 スイッチボックス
、M、M、M、M セレクタ
MC1、MC2 メモリセルアレイ
EN イネーブル信号
CLK 基準クロック信号
ECK 偶数基準クロック
PP、PPP 並列演算器
CT 制御部
MA メモリブロック
IS 入力セレクタ
CL、CL、M1、M2 メモリ
WS 書き込みストローブ
B バス
RS 読み出しストローブ
RN 実行信号
AD アドレスデータ
ST スタート信号
c1、Sc2、Sc3、Sc4、Sc5 切換制御信号
図面
【図1】
0
【図2】
1
【図3】
2
【図4】
3
【図5】
4
【図6】
5
【図7】
6
【図8】
7
【図9】
8
【図10】
9
【図11】
10
【図12】
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【図13】
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【図14】
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【図15】
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【図16】
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【図17】
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【図18】
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