TOP > 国内特許検索 > ゲート駆動装置 > 明細書

明細書 :ゲート駆動装置

発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2018-037723 (P2018-037723A)
公開日 平成30年3月8日(2018.3.8)
発明の名称または考案の名称 ゲート駆動装置
国際特許分類 H03K  17/16        (2006.01)
H02M   1/08        (2006.01)
H03K  17/56        (2006.01)
FI H03K 17/16 M
H02M 1/08 A
H03K 17/56 Z
請求項の数または発明の数 4
出願形態 OL
全頁数 16
出願番号 特願2016-166831 (P2016-166831)
出願日 平成28年8月29日(2016.8.29)
発明者または考案者 【氏名】小原 秀嶺
【氏名】和田 圭二
出願人 【識別番号】305027401
【氏名又は名称】公立大学法人首都大学東京
個別代理人の代理人 【識別番号】100137752、【弁理士】、【氏名又は名称】亀井 岳行
審査請求 未請求
テーマコード 5H740
5J055
Fターム 5H740BA11
5H740BB07
5H740BC01
5H740BC02
5H740JA01
5H740JB01
5H740KK08
5J055AX25
5J055BX16
5J055CX07
5J055DX09
5J055DX56
5J055EX01
5J055EX07
5J055EX14
5J055EY01
5J055EY05
5J055EY10
5J055EY12
5J055EZ24
5J055EZ29
5J055EZ63
5J055GX01
5J055GX04
5J055GX09
要約 【課題】複数の駆動回路を有する構成でも、1つの駆動回路の場合と同様の入力信号に対応して、ゲートドライブ回路を動作させること。
【解決手段】並列に接続された複数のゲートドライブ回路(12)における第1の切替素子(12a)および第2の切替素子(12b)のいずれか一方をオンにし且つ他方をオフにする信号を生成する信号生成手段(35)であって、入力信号(23a)に応じて記憶手段(32)に記憶された個数に基づいた切替素子(12a,12b)のオン・オフを制御する信号(35a)を生成する信号生成手段(35)、を備えたことを特徴とするゲート駆動装置(2)。
【選択図】図2
特許請求の範囲 【請求項1】
半導体パワーデバイスのオン・オフを制御するゲートドライブ回路であって、第1の切替素子と、第2の切替素子と、を有し、前記第1の切替素子がオン且つ前記第2の切替素子がオフの場合に前記半導体パワーデバイスをオンにするゲート電圧を出力すると共に、前記第1の切替素子がオフ且つ前記第2の切替素子がオンの場合に前記半導体パワーデバイスをオフにするゲート電圧を出力するゲートドライブ回路と、
前記半導体パワーデバイスのオン・オフを切り替える入力信号が入力される入力手段と、
並列に接続された複数の前記ゲートドライブ回路に対して、前記各ゲートドライブ回路の切替素子のオン・オフを切り替える場合に、複数の前記ゲートドライブ回路の中でオン・オフにする個数を前記半導体パワーデバイスの特性に応じて予め記憶する記憶手段と、
並列に接続された複数の前記ゲートドライブ回路に対して、前記各ゲートドライブ回路における第1の切替素子および第2の切替素子のいずれか一方をオンにし且つ他方をオフにする信号を生成する信号生成手段であって、前記入力信号に応じて前記記憶手段に記憶された個数に基づいた前記切替素子のオン・オフを制御する信号を生成する前記信号生成手段と、
を備えたことを特徴とするゲート駆動装置。
【請求項2】
前記入力手段と前記記憶手段と前記信号生成手段とが設定された回路、
を備えたことを特徴とする請求項1に記載のゲート駆動装置。
【請求項3】
前記各ゲートドライブ回路の切替素子のオン・オフを切り替える場合に、予め設定された期間における前記ゲートドライブ回路の中でオン・オフにする個数の時間的な推移を予め記憶する記憶手段、
を備えたことを特徴とする請求項1または2に記載のゲート駆動装置。
【請求項4】
前記半導体パワーデバイス、電力変換回路または負荷の動作状況を検知手段を用いて検知し、前記記憶手段および前記信号生成手段にフィードバックさせることを特徴とする請求項1ないし3のいずれかに記載のゲート駆動装置。
発明の詳細な説明 【技術分野】
【0001】
本発明は、半導体パワーデバイスをオン・オフさせる動作を行うゲート駆動装置に関し、特に、強電系の主回路を弱電系の信号を入力して制御するゲート駆動装置に関する。
【背景技術】
【0002】
電力の変換や制御を行うパワーエレクトロニクス分野において、半導体パワーデバイスのスイッチングが利用されている。このような、半導体パワーデバイスとして、下記の特許文献1に記載の技術が知られている。
【0003】
特許文献1(特開2013-219874号公報)には、電力変換装置において、nチャネル型のMOSFETにより構成された2つのスイッチ素子(SW1,SW2)が使用され、上アーム側スイッチ素子(SW1)のソースに下アーム側スイッチ素子(SW2)のドレインが接続されるとともに、各スイッチ素子(SW1,SW2)のゲートに対して、ゲート駆動回路(GD1,GD2)が接続され、ゲートドライバ制御回路(GDCTL)からゲート駆動回路(GD1,GD2)に信号が入力されることで、スイッチ素子(SW1,SW2)がオン・オフされる構成が記載されている。特許文献1に記載の構成では、ゲートドライバ制御回路(GDCTL)に、マイコン等で生成された上アーム用制御信号(HIN)と下アーム用制御信号(LIN)が入力されると、入力された信号(HIN,LIN)に応じて、上アームドライバ用制御信号(HO1)と下アームドライバ用制御信号(LO1)が出力される。
【0004】
特許文献1に記載の従来方式のゲートドライバでは、配線インダクタンスによりスイッチングによる電流の変化が急峻すぎると、過電圧、過電流が発生する。特許文献1等の従来技術では、ゲート抵抗でスイッチングによる電流の変化を緩やかにすることで過電圧等を抑えているが、ゲート抵抗は回路が組み上がった後は変更することができない。そして、最初はゲート抵抗が最適であっても、回路の動作状況(例えば、出力電流が大きい時と小さい時とで過電流の大きさが変わり、最適なゲート抵抗値も変わる)や、IGBTの使用状況(導通している電流値・印加電圧・発熱や素子の劣化等)によっては、最適でなくなることがある。すなわち、特許文献1に記載の技術では、回路の動作状況やIGBTの使用状況によっては、ゲート抵抗が最適でなくなり、過電圧等が発生する場合やスイッチング損失が増大する場合がある。
【0005】
パワーエレクトロニクスでは、損失を低減するため、半導体パワーデバイスをスイッチとして動作させる。パワーデバイスの損失というのは、ある瞬間にパワーデバイスに印加されている「電圧」と流れている「電流」の「積」で計算される電力損失である。理想的なスイッチであれば、「スイッチオン時は電圧が0」、「スイッチオフ時は電流が0」なので損失は発生しないが、実際のパワーデバイスでは、ターンオンとターンオフには有限の時間がかかるため、電圧と電流が同時に存在する期間がある。スイッチング損失とは、ターンオンおよびターンオフの切換時に発生する損失で、一般的に、スイッチングが遅いほど、その損失が大きくなる。
つまり、上記の過電圧を抑えるために、ゲート抵抗を大きくしてスイッチングを遅くした場合、スイッチング損失が増えてしまう。スイッチング時に発生する過電圧、過電流とスイッチング損失はトレードオフの関係にある。
【0006】
非特許文献1には、ゲートドライバ内で63個のCMOSドライバ(2つのスイッチ素子+ゲート駆動回路)を並列に接続して、IGBT等の負荷側の回路の使用状況に応じて、オン、オフするゲートドライバの数を変更することで、ゲート電流を変化させる技術が記載されている。例えば、ゲートドライバを1つのみオンにする場合と、ゲートドライバを10個オンにする場合で、ゲート電流を10倍にすることができる技術が記載されている。したがって、非特許文献1に記載の技術によれば、回路の動作状況やスイッチ素子の状態に応じてゲート電流を変化させることが可能である。
【先行技術文献】
【0007】

【特許文献1】特開2013-219874号公報(「0022」~「0028」、図1)
【0008】

【非特許文献1】Koutaro Miyazaki,他6名,“General-Purpose Clocked Gate Driver(CGD) IC with Programmable 63-Level Drivability to Reduce Ic Overshoot and Switching Loss of Various Power Transistors”,2016 IEEE Applied Power Electronics Conference and Exposition(APEC 2016),pp.1640-1645,2016-3
【発明の概要】
【発明が解決しようとする課題】
【0009】
(従来技術の問題点)
非特許文献1に記載された技術では、CMOSドライバ(駆動回路)が63個設けられる構成では、pMOSとnMOSが63個ずつで合計126個の素子が設けられることとなる。したがって、126個の素子のオン、オフを制御する信号(6bit×2=12bit)を入力する必要が発生する。すなわち、非特許文献1に記載の技術では、ゲートドライバの制御用の入力信号として、専用の入力信号が必要になる問題があった。そして、CMOSドライバの数が増減すると、入力信号のbit数も信号の内容も変える必要がある問題があった。
【0010】
本発明は、複数の駆動回路を有する構成でも、1つの駆動回路の場合と同様の入力信号に対応して、ゲートドライブ回路を動作させることを技術的課題とする。
【課題を解決するための手段】
【0011】
前記技術的課題を解決するために、請求項1に記載の発明のゲート駆動装置は、
半導体パワーデバイスのオン・オフを制御するゲートドライブ回路であって、第1の切替素子と、第2の切替素子と、を有し、前記第1の切替素子がオン且つ前記第2の切替素子がオフの場合に前記半導体パワーデバイスをオンにするゲート電圧を出力すると共に、前記第1の切替素子がオフ且つ前記第2の切替素子がオンの場合に前記半導体パワーデバイスをオフにするゲート電圧を出力するゲートドライブ回路と、
前記半導体パワーデバイスのオン・オフを切り替える入力信号が入力される入力手段と、
並列に接続された複数の前記ゲートドライブ回路に対して、前記各ゲートドライブ回路の切替素子のオン・オフを切り替える場合に、複数の前記ゲートドライブ回路の中でオン・オフにする個数を前記半導体パワーデバイスの特性に応じて予め記憶する記憶手段と、
並列に接続された複数の前記ゲートドライブ回路に対して、前記各ゲートドライブ回路における第1の切替素子および第2の切替素子のいずれか一方をオンにし且つ他方をオフにする信号を生成する信号生成手段であって、前記入力信号に応じて前記記憶手段に記憶された個数に基づいた前記切替素子のオン・オフを制御する信号を生成する前記信号生成手段と、
を備えたことを特徴とする。
【0012】
請求項2に記載の発明は、請求項1に記載のゲート駆動装置において、
前記入力手段と前記記憶手段と前記信号生成手段とが設定された回路、
を備えたことを特徴とする。
【0013】
請求項3に記載の発明は、請求項1または2に記載のゲート駆動装置において、
前記各ゲートドライブ回路の切替素子のオン・オフを切り替える場合に、予め設定された期間における前記ゲートドライブ回路の中でオン・オフにする個数の時間的な推移を予め記憶する記憶手段、
を備えたことを特徴とする。
【0014】
請求項4に記載の発明は、請求項1ないし3のいずれかに記載のゲート駆動装置において、
前記半導体パワーデバイス、電力変換回路または負荷の動作状況を検知手段を用いて検知し、前記記憶手段および前記信号生成手段にフィードバックさせることを特徴とする。
【発明の効果】
【0015】
請求項1に記載の発明によれば、複数の駆動回路を有する構成でも、1つの駆動回路の場合と同様の入力信号に対応して、ゲートドライブ回路を動作させることができる。
請求項2に記載の発明によれば、入力手段と記憶手段と信号生成手段とが別個の回路に形成された場合に比べて、構成をシンプルにすることができる。
請求項3に記載の発明によれば、予め設定された期間における駆動回路の中でオン・オフにする個数の時間的な推移を予め記憶しない場合に比べて、容易に個数を動的に変更可能である。
【0016】
請求項4に記載の発明によれば、半導体パワーデバイスの動作状況をフィードバックさせない場合に比べて、過電圧の発生を低減できる。
【図面の簡単な説明】
【0017】
【図1】図1は本発明の実施例1のゲート駆動回路を含む回路の説明図である。
【図2】図2は実施例1のゲート駆動装置の等価回路や機能ブロックの説明図である。
【図3】図3は実験例1の説明図であり、横軸に時間を取ったグラフである。
【図4】図4は実験例2の説明図であり、横軸に時間を取ったグラフである。
【図5】図5は実施例2のゲート駆動回路の等価回路や機能ブロックの説明図であり、実施例1の図2に対応する図である。
【図6】図6は実験例3のオフからオンに切り替える場合の説明図であり、図6A、図6Bはフィードバックが無い場合の説明図、図6C、図6Dはフィードバックがある場合の説明図である。
【図7】図7は実験例3のオンからオフに切り替える場合の説明図であり、図7A、図7Bはフィードバックが無い場合の説明図、図7C、図7Dはフィードバックがある場合の説明図である。
【図8】図8は実験例4の説明図であり、図8Aは負荷電流のフィードバック処理が行われない場合の説明図、図8Bは負荷電流のフィードバック処理が行われる場合の説明図である。
【発明を実施するための形態】
【0018】
次に図面を参照しながら、本発明の実施の形態の具体例である実施例を説明するが、本発明は以下の実施例に限定されるものではない。
なお、以下の図面を使用した説明において、理解の容易のために説明に必要な部材以外の図示は適宜省略されている。
【実施例1】
【0019】
図1は本発明の実施例1のゲート駆動回路を含む回路の説明図である。
図2は実施例1のゲート駆動回路の等価回路や機能ブロックの説明図である。
図1、図2において、電力を直流から交流に変換する実施例1の電力変換器1に、実施例1のゲート駆動装置の一例としてのスイッチング装置2が組み込まれている。実施例1の電力変換器1は、主回路の一例としてのスイッチング回路3を有する。実施例1のスイッチング回路3は、2つのIGBT(Insulated Gate Bipolar Transistor:絶縁ゲートバイポーラトランジスタ)3a,3bを有する。実施例1のスイッチング回路3では、第1のIGBT3aのコレクタが第2のIGBT3bのエミッタ(E)に接続されている。各IGBT3a,3bでは、コレクタ(C)とエミッタ(E)の間に還流ダイオード3a1,3b1が接続されている。実施例1では、第2のIGBT3bのゲート(G)とエミッタ(E)が電気的に接続されている。なお、実施例1では電力変換器1に負荷4が接続されている。負荷4は、図2の等価回路において、第2のIGBT3bのコレクタ(C)とエミッタ(E)の間に、インダクタンス6と抵抗7とが、電気的に直列に接続されていることに相当する。また、第2のIGBT3bのコレクタ(C)と第1のIGBT3aのエミッタ(E)との間には、コンデンサ8が接続されており、コンデンサ8に並列に直流電源9が接続されている。コンデンサ8は、IGBTがスイッチング時に流れるパルス状の電流を供給するために利用される。また直流電源9は負荷が必要とする電力を供給するために必要となる。そのため、直流電源9からはパルス状の電流を供給しない。
【実施例1】
【0020】
なお、実施例1では、直流電源9は、一例として、50Vの電圧を印加する。また、実施例1では、第1のIGBT3aのエミッタ(E)は、接地(アース:0V)されている。
前記第1のIGBT3aのゲート(G)には、駆動部の一例としてのゲートドライバ11が接続されている。実施例1のゲートドライバ11は、駆動回路の一例としてのゲートドライブ回路12を63個有する。各ゲートドライブ回路12は、第1の切替素子の一例としての第1スイッチング素子12aと、第2の切替素子の一例としての第2スイッチング素子12bとを有する。実施例1では、第1スイッチング素子12aは、p型のMOSFETにより構成されており、第2スイッチング素子12bは、n型のMOSFETにより構成されている。
【実施例1】
【0021】
実施例1の第1スイッチング素子12aのゲート(G)と第2スイッチング素子12bのゲート(G)とは接続されている。また、第1スイッチング素子12aのドレイン(D)と第2スイッチング素子12bのドレイン(D)とが接続されている。また、第1スイッチング素子12aのソース(S)に、第1の電圧の一例としてのゲート電圧V1が印加される。なお、実施例1では、ゲート電圧V1は、一例として、V1=15[V]に設定されている。また、第2スイッチング素子12bのソース(S)は、接地(アース)されている。第2スイッチング素子12bのソース(S)には、第2の電圧の一例としてのV2=0[V]が印加されている。63個のゲートドライブ回路12は、ドレイン(D)どうしが接続されるとともに、第1のIGBT3aのゲート(G)に接続されている。
【実施例1】
【0022】
したがって、実施例1の回路構成では、第1スイッチング素子12aがオンになり、且つ、第2スイッチング素子12bがオフになると、第1のIGBT3aのゲート(G)がゲート電圧V1に接続され、第1のIGBT3aがオンになる。そして、第1スイッチング素子12aがオフになり、且つ、第2スイッチング素子12bがオンになると、第1のIGBT3aのゲート(G)がアースに接続され、第1のIGBT3aがオフになる。すなわち、第1スイッチング素子12aと第2スイッチング素子12bとは、いずれか一方がオンになるように制御される。したがって、スイッチング素子12a,12bの両方が同時にオンになるようには制御されないが、両方がオフになる場合は存在する。第1スイッチング素子12aのオン、オフが、スイッチング回路3やゲートドライブ回路12のオン、オフに対応する。
また、実施例1のゲートドライバ11では、ゲートドライブ回路12の1つ当たりが流せる最大のゲート電流がIgの場合、63個のゲートドライブ回路12が全てオンになると、最大63×Ig[A]のゲート電流がスイッチング回路3に入力され、30個がオンになれば、最大30×Ig[A]が入力されるといった形で、スイッチング回路3の特性(元々備えている特性や、使用状況や経時劣化等に伴って変化する特性)に応じて、ゲートドライブ回路12をオンにする個数を変更させて、入力されるゲート電流を設定可能である。
【実施例1】
【0023】
実施例1の63個のゲートドライブ回路12は、各スイッチング素子12a,12bのゲート(G)が、信号アイソレータ(信号絶縁素子)16を介して、ドライバ制御回路21に接続されている。実施例1のドライバ制御回路21は、集積回路の一例としてのFPGA:Field Programmable Gate Arrayにより構成されている。図1において、ドライバ制御回路21には、信号の入力端子の一例としての入力コネクタ22が接続されている。
入力コネクタ22には、電力変換器1のスイッチング回路3のオン・オフの信号を出力する信号入力器23が接続されている。実施例1では、入力コネクタ22には、信号入力器23からオフまたはオンの信号23a、即ち、「0」または「1」からなる1bitのデジタル信号23aが入力されるように構成されている。なお、信号入力器23は、特許文献1に記載のHIN,LINのように、一般的なゲートドライバに信号を入力する公知の構成を採用可能であるため、詳細な説明は省略する。したがって、入力信号はデジタル信号に限定されず、アナログ信号を使用して、信号の振幅や周波数等が閾値よりも高い場合をオン、低い場合をオフにするといった形態も採用可能である。
【実施例1】
【0024】
実施例1のドライバ制御回路21は、入力コネクタ22を介して信号入力器23からの信号が入力される入力手段31を有する。したがって、入力手段31には、スイッチング回路3のオン・オフを切り替える入力信号が入力される。なお、実施例1では、入力信号は、前述のように、1bitの信号であり、一例として、0/5[V]のパルス信号が入力される。
【実施例1】
【0025】
また、ドライバ制御回路21には、記憶手段の一例として、パルスパターンの記憶手段32が設けられている。パルスパターンの記憶手段32は、各ゲートドライブ回路12のスイッチング素子12a,12bのオン・オフを切り替える場合に、63個のゲートドライブ回路12の中でオン・オフにする個数を、スイッチング回路3の特性に応じて予め記憶する。実施例1のパルスパターンの記憶手段32は、スイッチング回路3の特性の一例としてのゲート抵抗に応じてスイッチングによる電流の変化が急峻過ぎる場合に発生する過電圧を抑制するために、スイッチング回路3をオン・オフする際に、オン・オフされるゲートドライブ回路12の数が、ゲート抵抗に応じて、予め設定されている。
なお、パルスパターンの記憶手段32に記憶されたデータは、図示しない更新ソフトウェア(更新手段)により、更新可能に構成されている。したがって、環境変化や経時劣化等でスイッチング回路3の特性が変化した場合に、ユーザの入力に応じて、オン・オフされるゲートドライブ回路12の個数を変更可能である。
【実施例1】
【0026】
ドライバ制御回路21の入力信号の判別手段33は、入力された信号が、スイッチング回路3をオンにする信号か、オフにする信号かを判別する。
クロック34は、63個のゲートドライブ回路12を同期して制御するためのクロック信号(同期信号)を生成、出力する。したがって、このクロック34の周期ごとに、パルスパターンを変化させることができる。
信号生成手段の一例としてのゲートドライバの制御信号生成手段35は、63個のゲートドライブ回路12に対して、各ゲートドライブ回路12における第1のスイッチング素子12aおよび第2のスイッチング素子12bのいずれか一方をオンにし且つ他方をオフにする信号35aを生成する。実施例1のゲートドライバの制御信号生成手段35は、入力信号23aに応じてパルスパターンの記憶手段32に記憶された個数に基づいたスイッチング素子12a,12bのオン・オフを制御する信号35aを生成する。したがって、実施例1のゲートドライバの制御信号生成手段35は、63個ずつのスイッチング素子12a,12bの制御を行うために、6bit(2=64通り)×2、合計12bitの信号35aを出力する。
【実施例1】
【0027】
なお、以下の説明において、実施例1のゲートドライバの制御信号生成手段35から出力される信号35aの説明をする場合に、第1スイッチング素子(pMOS)12aをオンにする個数を「+」、第2スイッチング素子(nMOS)12bをオンにする個数を「-」として説明する。例えば、30個の第1スイッチング素子12aをオンにする場合は「+30」と表現し、20個の第2スイッチング素子12bをオンにすると「-20」と表現する。
【実施例1】
【0028】
そして、実施例1のゲートドライバの制御信号生成手段35は、パルスパターンの記憶手段32に記憶された個数が60個の場合、入力されたデジタル信号23aが「オン」の場合は、「+60」の信号を出力し、入力されたデジタル信号23aが「オフ」になると「-60」の信号を生成して、各ゲートドライブ回路12に出力して制御する。なお、実施例1では、ゲートドライバの制御信号生成手段35が出力する信号35aは、パルス状の信号により構成されている。
【実施例1】
【0029】
(実施例1の作用)
前記構成を備えた実施例1のスイッチング装置2では、1bitの入力信号23aが入力されると、入力信号23aに応じて、パルスパターンの記憶手段32に記憶されたデータに基づいて、63個のゲートドライブ回路12に対して、ゲートドライバの制御信号生成手段35から12bitの信号35aが出力される。そして、ゲートドライバ11は、受信した信号35aに応じて、各スイッチング素子12a,12bがオン、オフされ、IGBT3a,3bがオン、オフされる。
したがって、実施例1のスイッチング装置2では、非特許文献1に記載されているように63個のゲートドライブ回路12を駆動する際に12bitの入力信号を必要とせず、特許文献1に記載されているような従来から使用されている1bitの入力信号23aを使用することが可能である。すなわち、実施例1のスイッチング装置2では、1bitの入力信号23aにより、63個のゲートドライブ回路12を制御し、第1のIGBT3aのゲート特性に応じて制御を行うことができる。よって、実施例1のスイッチング装置2は、複数のゲートドライブ回路12を有する構成でも、特許文献1のようにゲートドライブ回路が1つの場合と同様の入力信号23aに対応して、ゲートドライブ回路12を動作させることができる。
【実施例1】
【0030】
また、実施例1のスイッチング装置2では、パルスパターンの記憶手段32に記憶されたデータを更新することで、スイッチング回路3の特性(ゲート抵抗)に応じて、駆動されるゲートドライブ回路12の数を調整することが可能である。したがって、特許文献1のように、ゲート抵抗の初期値に応じて設定されたゲートドライバの特性が、経時的に変更できない場合に比べて、実施例1では、ゲート抵抗の変化に対応でき、過電圧等の発生を低減することができる。すなわち、ゲート抵抗を動作中に動的に変更することに相当するゲート電流制御が可能となる。
【実施例1】
【0031】
(実験例1)
図3は実験例1の説明図であり、横軸に時間を取ったグラフである。
実験例1では、実施例1のスイッチング装置2を使用して、降圧チョッパとして使用できることを確認する実験を行った。実験は、主回路電圧を100[V]とし、10[mH]のインダクタンス6と、10[Ω]の抵抗7を使用し、スイッチング周波数を1[kHz]とした。実験結果を図3に示す。
図3において、実験例1では、スイッチング素子12a,12bをスイッチング周波数で切り替えることで、ピーク間電圧が100[V]の矩形波電圧により直流電流が得られることが確認された。すなわち、降圧チョッパとして使用できることが確認された。なお、IGBTのC-E間の電圧において、0[V]から100[V]に切り替わった際に発生している瞬間的な高い電圧41がサージ電圧であり、これが過大になると、主回路やスイッチング回路3等の故障に繋がる。
【実施例1】
【0032】
(実験例2)
図4は実験例2の説明図であり、横軸に時間を取ったグラフである。
実験例2では、実施例1のスイッチング装置2を使用して、降圧チョッパをPWM(Pulse Width Modulation)制御で連続動作が可能であることを確認する実験を行った。実験例2では、主回路電圧と、インダクタンス6、抵抗7は実験例1と同様にし、PWM制御で、スイッチングのオン、オフの制御(三角波比較方式)用の基本波(正弦波)を50[Hz]とし、キャリア(三角波)を[1kHz]とした。実験結果を図4に示す。
図4において、実験例2では、ゲート電圧のオン、オフの比率がPWM制御されると、略正弦波状(交流)の負荷電流と、ゲート電圧の波形が反転したIGBT C-E間電圧の波形が得られることが確認された。すなわち、降圧チョッパをPWM制御で連続動作できることが確認された。
【実施例2】
【0033】
図5は実施例2のゲート駆動装置の等価回路や機能ブロックの説明図であり、実施例1の図2に対応する図である。
次に本発明の実施例2の説明をするが、この実施例2の説明において、前記実施例1の構成要素に対応する構成要素には同一の符号を付して、その詳細な説明は省略する。
この実施例2は下記の点で、前記実施例1と相違しているが、他の点では前記実施例1と同様に構成される。
【実施例2】
【0034】
図5において、実施例2の電力変換器1では、インダクタンス6と直列に、負荷電流の検知手段の一例としての電流計51が配置されている。
また、実施例2のドライバ制御回路21は、電流計51で検知した電流値(アナログデータ)を、デジタルデータに変換するA/D変換手段52を有する。
実施例2のドライバ制御回路21は、判別値の記憶手段の一例としての電流閾値の記憶手段53を有する。電流閾値の記憶手段53は、判別値の一例としての電流閾値iを記憶する。なお、電流閾値iは、実験等により、スイッチング時にサージ電圧が予め設定された値に達する場合の負荷電流iの値に基づいて、余裕(マージン)や安全率、検知精度等も考慮して、予め設定されている。
【実施例2】
【0035】
実施例2のドライバ制御回路21のパターン選択の判別手段54は、電流計51で測定され、A/D変換手段52で変換された負荷電流iが、電流閾値iに達しているか否かを判別する。
実施例2のパルスパターンの記憶手段32′は、負荷電流iが電流閾値iに達する場合に使用するスイッチング素子12a,12bをオン、オフする個数と、負荷電流iが電流閾値iに達しない場合に使用するスイッチング素子12a,12bをオン、オフする個数と、を記憶する。
なお、実施例2のパルスパターンの記憶手段32′では、オン、オフする個数として、実施例1のように切替後の値(例えば、「-60」)を記憶するのではなく、予め設定された期間の一例としての1300[ns]分のオン、オフする個数を記憶する。なお、実施例2では、オン、オフ制御を行う期間の最小単位を100[ns]として、13個分のパルスが1組になったパルスパターンを記憶する。したがって、実施例2では、1300[ns]におけるゲートドライブ回路12の中でオン・オフにする個数の時間的な推移(プロファイル、パルスパターン)を予め記憶する。
【実施例2】
【0036】
なお、実施例2では、負荷電流iが電流閾値i以上の場合に、オフからオンになる場合のパルスパターンの一例として、「+31」、「+31」、「+5」、「+5」、「+31」、「+31」、「+63」、「+63」、「+63」、「+63」、「+63」、「+63」、「+63」、が記憶されている。また、負荷電流iが電流閾値i未満の場合に、オフからオンになる場合のパルスパターンの一例として、「+63」が13個連続したパルスパターンが記憶されている。
また、実施例2では、負荷電流iが電流閾値i以上の場合に、オンからオフになる場合のパルスパターンの一例として、「-32」、「-32」、「-32」、「-32」、「-1」、「-1」、「-1」、「-1」、「-1」、「-1」、「-1」、「-1」、「-63」、が記憶されている。また、負荷電流iが電流閾値i未満の場合に、オンからオフになる場合のパルスパターンの一例として、「-63」が13個連続したパルスパターンが記憶されている。
【実施例2】
【0037】
なお、実施例2でも、パルスパターンは、実施例1と同様に、図示しない更新ソフトウェアにより、更新可能に構成されている。したがって、環境変化や経時劣化等でスイッチング回路3の特性が変化した場合に、パルスパターンを変更可能である。
そして、実施例2のゲートドライバの制御信号生成手段35′は、負荷電流iとパルスパターンに基づいて、各ゲートドライブ回路12をオン、オフする信号35aを生成する。実施例2のゲートドライバの制御信号生成手段35′は、パターン選択の判別手段54の判別結果に応じたパルスパターンの信号35aを生成してゲートドライバ11に出力する。
【実施例2】
【0038】
(実施例2の作用)
前記構成を備えた実施例2の電力変換器1では、検知された負荷電流iに応じて、ゲートドライバ11に入力されるパルスパターンが変更される。一般的に、負荷電流iが大きい場合には、サージ電圧が大きくなる。したがって、スイッチング素子12a,12bを、負荷電流iが小さい場合のように、「-63」から「+63」に切り替えるような急激な切替を行うと、サージ電圧が過大となって故障の原因となる。よって、実施例2では、負荷電流iが電流閾値iよりも大きい場合には、スイッチング素子12a,12bをオン、オフする個数を「+31」や「-32」のように、少なくして、時間をかけて(1300[ns])、切り替えることで、サージ電圧を低減することが可能である。なお、実施例2では、負荷電流iが電流閾値iよりも小さい場合には、サージ電圧が小さいので、スイッチングを短時間で行うことができ、スイッチング損失を小さくすることができる。したがって、実施例2の電力変換器1では、負荷電流iをフィードバックして、サージ電圧が小さくなるようにパルスパターンを切り替えている。
また、実施例2では、クロック周期ごとに12bitの信号を変化させており、後述する図6Dのように、9クロック周期に渡ってパルスパターンを変化させるとすると、64=20711912837890625通りという膨大なパルスパターンの自由度を実現できる。
【実施例2】
【0039】
(実験例3)
図6は実験例3のオフからオンに切り替える場合の説明図であり、図6A、図6Bはフィードバックが無い場合の説明図、図6C、図6Dはフィードバックがある場合の説明図である。
図7は実験例3のオンからオフに切り替える場合の説明図であり、図7A、図7Bはフィードバックが無い場合の説明図、図7C、図7Dはフィードバックがある場合の説明図である。
実験例3では、実施例2の電力変換器1を使用して、負荷電流iのフィードバック制御によりサージ電圧が低減されることを確認する実験を行った。実験例3は、主回路電圧、インダクタンス6、抵抗7、スイッチング周波数は実験例1と同様にした。また、実験例3では、電流閾値を、一例として、i=1.8[A]に設定した。実験結果を図6、図7に示す。
【実施例2】
【0040】
図6において、実験例3では、ゲートドライブ回路12をオフからオンにする場合に、図6A、図6Cに示すように、負荷電流iが電流閾値iよりも小さい場合では、フィードバックの処理の有無にかかわらず、同様のスイッチング素子12a,12bのオン、オフ制御がされ、IGBTのC-E間電圧の波形も同様になる。ゲートドライブ回路12をオンからオフにする場合でも、図7A、図7Cに示すように、負荷電流iが電流閾値iよりも小さい場合では、フィードバックの処理の有無にかかわらず、IGBTのC-E間電圧の波形が同様になる。
図6B、図7Bにおいて、負荷電流iが電流閾値iよりも大きい場合でも、フィードバックの処理が行われなければ、図6A、図6Cや図7A、図7Cと同様の波形となる。一方、図6D、図7Dにおいて、負荷電流iが電流閾値iよりも大きい場合に、フィードバックの処理が行われると、特に、図7Dに示すように、C-E間電圧のピーク(サージ電圧)の高さが低くなっている。よって、実験例3によれば、負荷電流iのフィードバック処理が行われると、サージ電圧が抑えられることが確認された。
【実施例2】
【0041】
(実験例4)
図8は実験例4の説明図であり、図8Aは負荷電流のフィードバック処理が行われない場合の説明図、図8Bは負荷電流のフィードバック処理が行われる場合の説明図である。
実験例4では、実施例2の電力変換器1を使用して、負荷電流iのフィードバック制御によりサージ電圧が低減されることを確認する実験を行った。実験例4は、主回路電圧、インダクタンス6、抵抗7は実験例1と同様にした。また、実験例4では、PWM制御により、ゲートドライバ11がオンの期間とオフの期間との比率を、前半は20%:80%とし、後半は80%:20%とした。したがって、図8A、図8Bに示すように、前半は負荷電流が小さく、後半は負荷電流が大きくなる。また、実験例4では、電流閾値を、一例として、i=1.8[A]に設定した。実験結果を図8に示す。
【実施例2】
【0042】
図8Aにおいて、実験例4では、負荷電流iが電流閾値iよりも大きくなっても、フィードバック処理がされない場合、図8Aに示すように、高いサージ電圧61が発生する。一方、図8Bにおいて、負荷電流iが電流閾値iよりも大きくなった場合に、フィードバック処理が行われる場合は、サージ電圧61の高さが、図8Aに比べて抑えられる。よって、実施例2の方法で、サージ電圧が低減されることが確認された。
【実施例2】
【0043】
(変更例)
以上、本発明の実施例を詳述したが、本発明は、前記実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内で、種々の変更を行うことが可能である。本発明の変更例(H01)~(H012)を下記に例示する。
(H01)前記実施例において、半導体パワーデバイス(主回路のスイッチング回路3)として、IGBTを使用することが望ましいが、これに限定されない。MOSFET、MESFET、JFET、HEMT、IEGT等、使用可能な任意の構成を使用可能である。また、これらの半導体パワーデバイスを構成する半導体材料としては、シリコン(Si)だけでなく、炭化シリコン(SiC)、窒化ガリウム(GaN)、ヒ化ガリウム(GaAs)、AlGaAs、ダイヤモンド、酸化ガリウム(GaO)等を使用することが可能である。
【実施例2】
【0044】
(H02)前記実施例において、スイッチング素子12a,12bとして、pMOSとnMOSとを組み合わせた構成を例示したがこれに限定されない。例えば、2つのnMOSを使用したり、2つのpMOSを使用する構成とすることも可能である。また、MOSFETに限定されず、スイッチングが可能な任意の素子を使用可能である。さらに、MOSFETの数も2つに限定されず、使用目的等に応じて増減することも可能である。
(H03)前記実施例において、ゲードドライブ回路12の数として、63個を例示したが、これに限定されない。用途や費用、仕様等に応じて、2以上の任意の数とすることが可能である。なお、本願発明は、ゲートドライブ回路12の数が多いほど(信号35aのbit数が大きくなるほど)、効果が高くなる。
【実施例2】
【0045】
(H04)前記実施例において、各手段31~35、32′、35′、52~54を、ドライバ制御回路21として、FPGAの1チップで構成したものを例示したが、これに限定されない。FPGA以外の回路構成(例えば、DSP(デジタルシグナルプロセッサ)、マイクロコンピュータ、CPU等)や2以上のチップ(集積回路)で構成することも可能である。
(H05)前記実施例2において、パルスパターンの時間変化の推移(プロファイル)を記憶させる構成を例示したが、実施例1においてもスイッチングの前後の予め設定された期間のオン、オフする個数を記憶させることも可能である。
【実施例2】
【0046】
(H06)前記実施例2において、電流閾値iとして予め設定された値を使用する構成を例示したが、これに限定されない。例えば、判別値として、電流閾値ではなく、関数を使用することも可能である。
(H07)前記実施例において、第2のIGBT3bのゲート(G)とエミッタ(E)とを電気的に接続する構成を例示したが、これに限定されない。例えば、第2のIGBT3bのゲート(G)とエミッタ(E)との間にも、ゲートドライブ回路12を設け、ゲートドライバの制御信号生成手段35から信号35aを入力して制御する構成とすることも可能である。なお、ゲートドライブ回路12を、各IGBT3a,3bに対して1つずつ設けた場合、第1のIGBT3aと第2のIGBT3bとが同時にオンになると、短絡してしまい、故障してしまう。よって、ゲートドライブ回路12が同時にオンにならないように、一方がオンになる前に、両方が同時にオフになっている期間、いわゆるデッドタイムを設定することが望ましい。すなわち、2つのゲートドライブ回路12が同時にオフになる期間が発生するように、ゲートドライバの制御信号生成手段35から信号35aを出力することで、デッドタイムを確保可能である。
【実施例2】
【0047】
(H08)前記実施例2において、フィードバック処理を行う場合に、サージ電圧が低減されるようにパルスパターンの設定を行い、スイッチング損失(スイッチング期間の長さ)よりもサージ電圧の低減を優先する構成を例示したがこれに限定されない。例えば、スイッチング損失の上限を制限し、スイッチング損失が上限を超えない範囲でサージ電圧が低減されるようにパルスパターンを設定する構成とすることも可能である。他にも、回路に流れる電流値に応じてデッドタイムを優先してパルスパターンを設定する構成とすることも可能である。
(H09)前記実施例において、負荷電流によらずサージ電圧を一定にするため、逐次パルスパターンを変更する制御や、同じくスイッチング損失を一定にする制御を行うことも考えられる。また、デッドタイムについて、フィードバック値に応じて、デッドタイムが最小になるように動作させるようにすることも可能である。
【実施例2】
【0048】
(H010)前記実施例2において、負荷電流をパラメータとして、フィードバック処理を実行する構成を例示したが、これに限定されない。例えば、負荷電圧や半導体パワーデバイスの端子間電圧、コモンモード電圧、漏れ電流、サージ電圧、あるいは、これらの組み合せとすることも可能である。なお、これらのパラメータを使用する場合は、使用するパラメータ、フィードバック値に応じた閾値を用いる必要がある。
(H011)前記閾値は、1つの値に限定されない。例えば、2つの閾値AとB(A>B)を設定した場合、フィードバック値のパラメータが、A以上、AとBの間、B以下の3つに分けられて判断され、各々に対応して記憶されたパルスパターンを出力することが可能である。ここでは閾値が2つの場合を例示したが、閾値は3つ以上に設定することも可能である。
(H012)前記実施例において、ゲートドライバが半導体パワーデバイスをオン時の電圧として15V、オフ時の電圧として0Vを例示したが、これに限定されない。例えば、一方が正の電圧で他方が負の電圧とすることが可能である。
【符号の説明】
【0049】
2…ゲート駆動装置、
3…半導体パワーデバイス、
3a,3b…絶縁ゲートバイポーラトランジスタ、
12…ゲートドライブ回路、
12a…第1の切替素子,p型のMOSFET、
12b…第2の切替素子,n型のMOSFET、
21…回路、
23a…入力信号、
31…入力手段、
32…記憶手段、
35…信号生成手段、
35a…切替素子のオン・オフを制御する信号、
51…検知手段、
41,61…サージ電圧、
…負荷電流、
…判別値、
V1…第1の電圧、
V2…第2の電圧。
図面
【図1】
0
【図2】
1
【図3】
2
【図4】
3
【図5】
4
【図6】
5
【図7】
6
【図8】
7