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明細書 :磁気抵抗素子および記憶回路

発行国 日本国特許庁(JP)
公報種別 特許公報(B2)
特許番号 特許第6424272号 (P6424272)
登録日 平成30年10月26日(2018.10.26)
発行日 平成30年11月14日(2018.11.14)
発明の名称または考案の名称 磁気抵抗素子および記憶回路
国際特許分類 H01L  43/08        (2006.01)
H01L  21/8239      (2006.01)
H01L  27/105       (2006.01)
H01L  29/82        (2006.01)
H01L  41/09        (2006.01)
H01L  21/8244      (2006.01)
H01L  27/11        (2006.01)
FI H01L 43/08 Z
H01L 27/105 447
H01L 29/82 Z
H01L 41/09
H01L 27/105 441
H01L 27/11
請求項の数または発明の数 14
全頁数 33
出願番号 特願2017-521945 (P2017-521945)
出願日 平成28年5月31日(2016.5.31)
国際出願番号 PCT/JP2016/065964
国際公開番号 WO2016/194886
国際公開日 平成28年12月8日(2016.12.8)
優先権出願番号 2015113515
優先日 平成27年6月3日(2015.6.3)
優先権主張国 日本国(JP)
審査請求日 平成29年11月29日(2017.11.29)
特許権者または実用新案権者 【識別番号】503360115
【氏名又は名称】国立研究開発法人科学技術振興機構
発明者または考案者 【氏名】菅原 聡
【氏名】高村 陽太
【氏名】中川 茂樹
個別代理人の代理人 【識別番号】100087480、【弁理士】、【氏名又は名称】片山 修平
審査官 【審査官】石丸 昌平
参考文献・文献 特開2006-179891(JP,A)
特開2012-009786(JP,A)
米国特許出願公開第2010/0080048(US,A1)
国際公開第2010/039422(WO,A1)
国際公開第2013/090937(WO,A1)
米国特許出願公開第2014/0269033(US,A1)
調査した分野 H01L 43/08
G11C 11/15
H01L 21/8239
H01L 21/8244
H01L 27/105
H01L 27/11
H01L 29/82
H01L 41/09
特許請求の範囲 【請求項1】
磁歪材料を含む磁歪層を備えたフリー層と、
第1強磁性体層を備えるピン層と、
前記ピン層と前記フリー層との間に設けられた薄膜と、
前記フリー層と前記ピン層との積層方向に交差する方向から前記磁歪層の少なくとも一部を囲むように設けられ、前記磁歪層に圧力を加える圧電体と、
前記フリー層に印加される電圧および前記ピン層に印加される電圧と異なる電圧を印加可能であって、前記フリー層の磁化方向が前記ピン層の磁化方向と平行な平行状態から前記フリー層の磁化方向が前記ピン層の磁化方向と反対の反平行状態に前記フリー層の磁化方向を書き換えるときと、前記反平行状態から前記平行状態に前記フリー層の磁化方向を書き換えるときと、において、前記圧電体が前記磁歪層に同じ方向に圧力を加えるように前記圧電体に電圧を印加する電極と、
を具備することを特徴とする磁気抵抗素子。
【請求項2】
前記電極は、前記圧電体の少なくとも一部を囲むように設けられ、
前記圧電体は、前記磁歪層から前記電極に向かう方向または前記電極から前記磁歪層に向かう方向に誘電分極することを特徴とする請求項1記載の磁気抵抗素子。
【請求項3】
磁歪材料を含む磁歪層を備えたフリー層と、
第1強磁性体層を備えるピン層と、
前記ピン層と前記フリー層との間に設けられた薄膜と、
前記フリー層と前記ピン層との積層方向に交差する方向から前記磁歪層の少なくとも一部を囲むように設けられ、前記磁歪層に圧力を加える圧電体と、
前記フリー層に印加される電圧および前記ピン層に印加される電圧と異なる電圧を印加可能であって、前記圧電体が前記磁歪層に圧力を加えるように前記圧電体に電圧を印加する電極と、
を具備し、
前記電極は、前記圧電体に対し前記積層方向の両側に設けられた第1電極および第2電極を含み、
前記圧電体は、前記積層方向に誘電分極することを特徴とする磁気抵抗素子
【請求項4】
前記フリー層に対し前記ピン層に印加される電圧の極性が反転したときに、前記フリー層に対し前記電極に印加される電圧の極性は変化しない請求項2記載の磁気抵抗素子。
【請求項5】
前記フリー層に対し前記ピン層に印加される電圧の極性が反転したときに、前記第1電極に対し前記第2電極に印加される電圧の極性は変化しない請求項3記載の磁気抵抗素子。
【請求項6】
磁歪材料を含む磁歪層を備えたフリー層と、
第1強磁性体層を備えるピン層と、
前記ピン層と前記フリー層との間に設けられた薄膜と、
前記フリー層と前記ピン層との積層方向に交差する方向から前記磁歪層の少なくとも一部を囲むように設けられ、前記磁歪層に圧力を加える圧電体と、
前記フリー層に印加される電圧および前記ピン層に印加される電圧と異なる電圧を印加可能であって、前記圧電体が前記磁歪層に圧力を加えるように前記圧電体に電圧を印加する電極と、
を具備し、
前記フリー層は、前記磁歪層と磁気的に結合する第2強磁性体層を備えることを特徴とする磁気抵抗素子
【請求項7】
前記磁歪層は、圧力の印加により磁化容易軸方向が変化し、前記フリー層の磁化方向を反転させることを特徴とする請求項1から6のいずれか一項記載の磁気抵抗素子。
【請求項8】
前記フリー層は、前記磁歪層の前記磁化容易軸方向が変化したときに、スピン注入磁化反転により前記磁化方向が反転することを特徴とする請求項7記載の磁気抵抗素子。
【請求項9】
前記薄膜はトンネルバリア絶縁層または非磁性金属層を含むことを特徴とする請求項1から8のいずれか一項記載の磁気抵抗素子。
【請求項10】
磁歪材料を含む磁歪層を備えたフリー層と、
第1強磁性体層を備えるピン層と、
前記ピン層と前記フリー層との間に設けられた薄膜と、
前記フリー層と前記ピン層との積層方向に交差する方向から前記磁歪層の少なくとも一部を囲むように設けられ、前記磁歪層に圧力を加える圧電体と、
前記フリー層に印加される電圧および前記ピン層に印加される電圧と異なる電圧を印加可能であって、前記圧電体が前記磁歪層に圧力を加えるように前記圧電体に電圧を印加する電極と、
を具備し、
前記薄膜はピエゾ抵抗体を含み、前記圧電体は前記ピエゾ抵抗体に圧力を加えることを特徴とする磁気抵抗素子
【請求項11】
請求項9記載の磁気抵抗素子と、
前記フリー層および前記ピン層のいずれか一方が接続されたビット線と、
前記フリー層および前記ピン層の他方と接続されたスイッチと、
前記フリー層および前記ピン層の他方と前記スイッチを介し接続されたソース線と、
前記スイッチを制御する制御端子が接続されたワード線と、
前記電極が接続された制御線と、
を具備することを特徴とする記憶回路。
【請求項12】
請求項10記載の磁気抵抗素子と、
前記フリー層および前記ピン層のいずれか一方が接続されたビット線と、
前記フリー層および前記ピン層の他方と接続されたソース線と、
前記電極に接続されたワード線と、
を具備することを特徴とする記憶回路。
【請求項13】
磁歪材料を含む磁歪層を備えたフリー層と、
第1強磁性体層を備えるピン層と、
前記ピン層と前記フリー層との間に設けられた薄膜と、
前記フリー層と前記ピン層との積層方向に交差する方向から前記磁歪層の少なくとも一部を囲むように設けられ、前記磁歪層に圧力を加える圧電体と、
前記フリー層に印加される電圧および前記ピン層に印加される電圧と異なる電圧を印加可能であって、前記フリー層の磁化方向が前記ピン層の磁化方向と平行な平行状態から前記フリー層の磁化方向が前記ピン層の磁化方向と反対の反平行状態に前記フリー層の磁化方向を書き換えるときと、前記反平行状態から前記平行状態に前記フリー層の磁化方向を書き換えるときと、において、前記圧電体が前記磁歪層に同じ方向に圧力を加えるように前記圧電体に電圧を印加する電極と、
を備える磁気抵抗素子と、
いずれか一方が前記フリー層および前記ピン層のいずれか一方に接続するソースおよびドレインと、
前記ソースおよび前記ドレインの間に設けられ、前記ソースから前記ドレインにキャリアが伝導するチャネルと、
前記交差する方向から前記チャネルの少なくとも一部を囲むゲートと、を備え、
前記ソース、前記チャネルおよび前記ドレインが前記積層方向に積層されたトランジスタと、
を具備することを特徴とする記憶回路。
【請求項14】
磁歪材料を含む磁歪層を備えたフリー層と、
第1強磁性体層を備えるピン層と、
前記ピン層と前記フリー層との間に設けられた薄膜と、
前記フリー層と前記ピン層との積層方向に交差する方向から前記磁歪層の少なくとも一部を囲むように設けられ、前記磁歪層に圧力を加える圧電体と、
前記フリー層に印加される電圧および前記ピン層に印加される電圧と異なる電圧を印加可能であって、前記圧電体が前記磁歪層に圧力を加えるように前記圧電体に電圧を印加する電極と、
を備える磁気抵抗素子と、
いずれか一方が前記フリー層および前記ピン層のいずれか一方に接続するソースおよびドレインと、
前記ソースおよび前記ドレインの間に設けられ、前記ソースから前記ドレインにキャリアが伝導するチャネルと、
前記交差する方向から前記チャネルの少なくとも一部を囲むゲートと、を備え、
前記ソース、前記チャネルおよび前記ドレインが前記積層方向に積層されたトランジスタと、
を具備し、
前記チャネルはピエゾ抵抗体であり、
前記ゲートは、前記キャリアの伝導方向に交差する方向から前記チャネルに圧力を加える圧電体を備えることを特徴とする記憶回路
発明の詳細な説明 【技術分野】
【0001】
本発明は、磁気抵抗素子および記憶回路に関し、例えばフリー層を有する磁気抵抗素子および記憶回路に関する。
【背景技術】
【0002】
磁気抵抗素子の一種である磁気トンネル接合(MTJ:Magnetic tunnel junction)は、不揮発性メモリMRAM(Magnetoresistive random access memory)の記憶素子として研究・開発が進められている。また、不揮発性記憶を活用したパワーゲーティング(不揮発性パワーゲーティング:NVPG)などの低消費電力ロジックアーキテクチャへの応用も期待されている(特許文献1)。MTJは、磁化方向を変更可能なフリー層と、磁化方向が固定したピン層とを有する。
【0003】
特許文献2の図4には、円筒形状のメモリ素子積層体の外周面に圧電体を設け、圧電体の外周面に金属膜を設けることが記載されている。
【先行技術文献】
【0004】

【特許文献1】国際公開第2013/172066号
【特許文献2】特開2012-9786号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
MTJのフリー層の磁化反転には,スピントランスファトルク-電流誘起磁化反転(STT-CIMS)方式が広く用いられている。この方式では、MTJに流れるスピン偏極した電子による電流によって磁化がトルクを受け、磁化反転を生じる。磁化反転に必要な閾値電流密度がJcである。一般的に、Jcは10A/cm台と大きい。Jcを低減させるためには、磁化反転に関するエネルギーバリアを低下させればよい。しかし、この場合、情報保持時の熱擾乱耐性の劣化や、読み出し電流による誤書き込み確率の増大といった問題を生じる。そこで、磁化を反転させるときにのみ、熱や高周波電圧等の外部刺激を印加し、実効的なエネルギーバリアの形状・高さを変化させ、STT-CIMSを行なう方法が考えられる。この方法を用いれば、熱擾乱耐性等を劣化させずに、Jcを削減できる。しかしながら、外部刺激のための消費エネルギーは小さくなく、Jcを削減できてもこの消費エネルギーのため、全体の消費エネルギーを小さくすることは容易ではない。このように、フリー層の磁化方向を変更するための消費エネルギーを削減することが求められている。
【0006】
特許文献2には、金属膜に電圧が印加されると、メモリ素子積層体内の記憶層(フリー層)に圧縮する圧力が加わり、逆磁歪効果で記憶層の保磁力が低下し、スピン注入電流を低減できることが記載されている。
【0007】
しかしながら、金属膜は、メモリ素子積層体に電流を流すための下部電極と電気的に接続されている。このような構造では、メモリ素子積層体に逆方向の電流を流そうとすると、圧電体は記憶層に圧縮する圧力を加えない。よって、スピン注入電流を低減することができない。
【0008】
本発明は、上記課題に鑑みなされたものであり、フリー層の磁化方向を変更するための消費エネルギーを削減することを目的とする。
【課題を解決するための手段】
【0009】
本発明は、磁歪材料を含む磁歪層を備えたフリー層と、第1強磁性体層を備えるピン層と、前記ピン層と前記フリー層との間に設けられた薄膜と、前記フリー層と前記ピン層との積層方向に交差する方向から前記磁歪層の少なくとも一部を囲むように設けられ、前記磁歪層に圧力を加える圧電体と、前記フリー層に印加される電圧および前記ピン層に印加される電圧と異なる電圧を印加可能であって、前記フリー層の磁化方向が前記ピン層の磁化方向と平行な平行状態から前記フリー層の磁化方向が前記ピン層の磁化方向と反対の反平行状態に前記フリー層の磁化方向を書き換えるときと、前記反平行状態から前記平行状態に前記フリー層の磁化方向を書き換えるときと、において、前記圧電体が前記磁歪層に同じ方向に圧力を加えるように前記圧電体に電圧を印加する電極と、を具備することを特徴とする磁気抵抗素子である。
【0010】
上記構成において、前記電極は、前記圧電体の少なくとも一部を囲むように設けられ、前記圧電体は、前記磁歪層から前記電極に向かう方向または前記電極から前記磁歪層に向かう方向に誘電分極する構成とすることができる。
【0011】
本発明は、磁歪材料を含む磁歪層を備えたフリー層と、第1強磁性体層を備えるピン層と、前記ピン層と前記フリー層との間に設けられた薄膜と、前記フリー層と前記ピン層との積層方向に交差する方向から前記磁歪層の少なくとも一部を囲むように設けられ、前記磁歪層に圧力を加える圧電体と、前記フリー層に印加される電圧および前記ピン層に印加される電圧と異なる電圧を印加可能であって、前記圧電体が前記磁歪層に圧力を加えるように前記圧電体に電圧を印加する電極と、を具備し、前記電極は、前記圧電体に対し前記積層方向の両側に設けられた第1電極および第2電極を含み、前記圧電体は、前記積層方向に誘電分極することを特徴とする磁気抵抗素子である
【0012】
上記構成において、前記フリー層に対し前記ピン層に印加される電圧の極性が反転したときに、前記フリー層に対し前記電極に印加される電圧の極性は変化しない構成とすることができる。
【0013】
上記構成において、前記フリー層に対し前記ピン層に印加される電圧の極性が反転したときに、前記第1電極に対し前記第2電極に印加される電圧の極性は変化しない構成とすることができる。
【0014】
本発明は、磁歪材料を含む磁歪層を備えたフリー層と、第1強磁性体層を備えるピン層と、前記ピン層と前記フリー層との間に設けられた薄膜と、前記フリー層と前記ピン層との積層方向に交差する方向から前記磁歪層の少なくとも一部を囲むように設けられ、前記磁歪層に圧力を加える圧電体と、前記フリー層に印加される電圧および前記ピン層に印加される電圧と異なる電圧を印加可能であって、前記圧電体が前記磁歪層に圧力を加えるように前記圧電体に電圧を印加する電極と、を具備し、前記フリー層は、前記磁歪層と磁気的に結合する第2強磁性体層を備えることを特徴とする磁気抵抗素子である
【0015】
上記構成において、前記磁歪層は、圧力の印加により磁化容易軸方向が変化し、前記フリー層の磁化方向を反転させる構成とすることができる。
【0016】
上記構成において、前記フリー層は、前記磁歪層の前記磁化容易軸方向が変化したときに、スピン注入磁化反転により前記磁化方向が反転する構成とすることができる。
【0017】
上記構成において、前記薄膜はトンネルバリア絶縁層または非磁性金属層を含む構成とすることができる。
【0018】
本発明は、磁歪材料を含む磁歪層を備えたフリー層と、第1強磁性体層を備えるピン層と、前記ピン層と前記フリー層との間に設けられた薄膜と、前記フリー層と前記ピン層との積層方向に交差する方向から前記磁歪層の少なくとも一部を囲むように設けられ、前記磁歪層に圧力を加える圧電体と、前記フリー層に印加される電圧および前記ピン層に印加される電圧と異なる電圧を印加可能であって、前記圧電体が前記磁歪層に圧力を加えるように前記圧電体に電圧を印加する電極と、を具備し、前記薄膜はピエゾ抵抗体を含み、前記圧電体は前記ピエゾ抵抗体に圧力を加えることを特徴とする磁気抵抗素子である
【0019】
本発明は、上記磁気抵抗素子と、前記フリー層および前記ピン層のいずれか一方が接続されたビット線と、前記フリー層および前記ピン層の他方と接続されたスイッチと、前記フリー層および前記ピン層の他方と前記スイッチを介し接続されたソース線と、前記スイッチを制御する制御端子が接続されたワード線と、前記電極が接続された制御線と、を具備することを特徴とする記憶回路である。
【0020】
本発明は、上記磁気抵抗素子と、前記フリー層および前記ピン層のいずれか一方が接続されたビット線と、前記フリー層および前記ピン層の他方と接続されたソース線と、前記電極に接続されたワード線と、を具備することを特徴とする記憶回路である。
【0021】
本発明は、磁歪材料を含む磁歪層を備えたフリー層と、第1強磁性体層を備えるピン層と、前記ピン層と前記フリー層との間に設けられた薄膜と、前記フリー層と前記ピン層との積層方向に交差する方向から前記磁歪層の少なくとも一部を囲むように設けられ、前記磁歪層に圧力を加える圧電体と、前記フリー層に印加される電圧および前記ピン層に印加される電圧と異なる電圧を印加可能であって、前記フリー層の磁化方向が前記ピン層の磁化方向と平行な平行状態から前記フリー層の磁化方向が前記ピン層の磁化方向と反対の反平行状態に前記フリー層の磁化方向を書き換えるときと、前記反平行状態から前記平行状態に前記フリー層の磁化方向を書き換えるときと、において、前記圧電体が前記磁歪層に同じ方向に圧力を加えるように前記圧電体に電圧を印加する電極と、を備える磁気抵抗素子と、いずれか一方が前記フリー層および前記ピン層のいずれか一方に接続するソースおよびドレインと、前記ソースおよび前記ドレインの間に設けられ、前記ソースから前記ドレインにキャリアが伝導するチャネルと、前記交差する方向から前記チャネルの少なくとも一部を囲むゲートと、を備え、前記ソース、前記チャネルおよび前記ドレインが前記積層方向に積層されたトランジスタと、を具備することを特徴とする記憶回路である。
【0022】
本発明は、磁歪材料を含む磁歪層を備えたフリー層と、第1強磁性体層を備えるピン層と、前記ピン層と前記フリー層との間に設けられた薄膜と、前記フリー層と前記ピン層との積層方向に交差する方向から前記磁歪層の少なくとも一部を囲むように設けられ、前記磁歪層に圧力を加える圧電体と、前記フリー層に印加される電圧および前記ピン層に印加される電圧と異なる電圧を印加可能であって、前記圧電体が前記磁歪層に圧力を加えるように前記圧電体に電圧を印加する電極と、を備える磁気抵抗素子と、いずれか一方が前記フリー層および前記ピン層のいずれか一方に接続するソースおよびドレインと、前記ソースおよび前記ドレインの間に設けられ、前記ソースから前記ドレインにキャリアが伝導するチャネルと、前記交差する方向から前記チャネルの少なくとも一部を囲むゲートと、を備え、前記ソース、前記チャネルおよび前記ドレインが前記積層方向に積層されたトランジスタと、を具備し、前記チャネルはピエゾ抵抗体であり、前記ゲートは、前記キャリアの伝導方向に交差する方向から前記チャネルに圧力を加える圧電体を備えることを特徴とする記憶回路である
【発明の効果】
【0023】
本発明によれば、フリー層の磁化方向を変更するための消費エネルギーを削減することができる。
【図面の簡単な説明】
【0024】
【図1】図1は、実施例1に係る不揮発性メモリ素子の断面図である。
【図2】図2(a)および図2(b)は、実施例1における動作を説明する図である。
【図3】図3(a)は、実施例2に係る不揮発性メモリ素子の斜視図であり、図3(b)は、断面図である。
【図4】図4(a)および図4(b)は、実施例2における動作を説明する図である。
【図5】図5(a)および図5(b)は、実施例2における別の動作を示す図である。
【図6】図6(a)は、実施例2の変形例1に係る不揮発性メモリ素子の斜視図であり、図6(b)は、断面図である。
【図7】図7(a)および図7(b)は、実施例2の変形例1の動作を説明する図である。
【図8】図8(a)および図8(b)は、実施例2の変形例1における別の動作を示す図である。
【図9】図9(a)は、実施例2のシミュレーションに用いた寸法を示す図であり、図9(b)は、実施例2におけるVferrに対する圧力を示す図である。
【図10】図10(a)は、実施例2のシミュレーションに用いた磁歪層の寸法を示す図であり、図10(b)は、実施例2における磁化方向の傾き角θに対する単位堆積あたりの磁化エネルギーを示す図である。
【図11】図11は、実施例2における時間に対する電流密度Jおよび圧力Pのパルス波形、および磁化方向Mzを示す図である。
【図12】図12は、実施例2における圧力に対する閾値電流密度Jcを示す図である。
【図13】図13(a)は、実施例2における圧力Pに対するMTJとPEの消費エネルギーを示す図、図13(b)は、圧力Pに対するMTJ+PEの消費エネルギーを示す図である。
【図14】図14(a)および図14(b)は、実施例2の変形例2に係る不揮発性メモリ素子の例を示す断面図である。
【図15】図15は、実施例1の変形例1に係る不揮発性メモリ素子の例を示す断面図である。
【図16】図16は、実施例3に係るMRAMのブロック図である。
【図17】図17(a)から図17(c)は、実施例3における記憶セルの例を示す回路図である。
【図18】図18(a)から図18(c)は、実施例3における記憶セルの別の例を示す回路図である。
【図19】図19は、実施例1に係る不揮発性メモリセルを実施例3の図17(a)の記憶セルに用いたときの断面図(その1)である。
【図20】図20は、実施例1に係る不揮発性メモリセルを実施例3の図17(a)の記憶セルに用いたときの断面図(その2)である。
【図21】図21は、実施例2の変形例1に係る不揮発性メモリセルを実施例3の図18(a)の記憶セルに用いたときの断面図である。
【図22】図22は、磁気抵抗層を圧電体内に配列した斜視図である。
【図23】図23は、実施例4に係る電子デバイスの斜視図である。
【図24】図24は、実施例4の変形例1に係る電子デバイスの斜視図である。
【図25】図25は、実施例5に係る不揮発性SRAMの記憶セルの回路図である。
【図26】図26は、実施例5の変形例1に係る不揮発性フリップフロップ回路の回路図である。
【図27】図27(a)は、実施例6に係る不揮発性メモリ素子の斜視図、図27(b)は、断面図である。
【図28】図28は、実施例6の変形例1に係る記憶セルの回路図である。
【図29】図29(a)および図29(b)は、それぞれ比較例1および2に係る磁気抵抗素子の断面図である。
【発明を実施するための形態】
【0025】
以下、図面を参照し実施例について説明する。
【実施例1】
【0026】
実施例1は、磁気トンネル接合MTJを用いた磁気抵抗素子の例である。図1は、実施例1に係る不揮発性メモリ素子の断面図である。図1に示すように、不揮発性メモリ素子110において、圧電体電極24、圧電体22、フリー層電極26、磁気抵抗層20およびピン層電極28が積層方向zに積層されている。圧電体電極24からピン層電極28までの積層体は高降伏強度材料からなる支持構造体48により支持されている。支持構造体48は圧電体電極24、圧電体22、フリー層電極26、磁気抵抗層20およびピン層電極28よりヤング率が大きくかつ降伏強度が高い材料により形成される。圧電体電極24、圧電体22、フリー層電極26、フリー層10、トンネルバリア層14、ピン層18およびピン層電極28の周囲には、低ヤング率領域29が設けられている。低ヤング率領域29は、圧電体電極24、圧電体22、フリー層電極26、磁気抵抗層20およびピン層電極28よりヤング率が小さい領域であり、例えば空隙または樹脂等の有機材料からなる。磁気抵抗層20は、フリー層10、トンネルバリア層14およびピン層18を備える。
【実施例1】
【0027】
フリー層10は、強磁性体層12および磁歪層11を有する。ピン層18は、強磁性体層16および磁化固定層17を有する。トンネルバリア層14は、強磁性体層12および16に挟まれている。強磁性体層12および16は、強磁性体を含み、スピン分極率の高い層である。磁歪層11は磁歪材料を含む。磁歪材料は、圧力が加わると材料内部の磁気異方性が変化する逆磁歪効果を有する。磁歪層11は、強磁性体層12と磁気的に結合している。これにより、磁歪層11と強磁性体層12の磁化方向は一斉に反転する。磁化固定層17は、強磁性体層12および16より体積の大きい硬磁性体材料、または反強磁性体を含む。これにより、磁化固定層17は容易に磁化方向が反転しない。強磁性体層16は、磁化固定層17と磁気的に結合(例えば交換結合)している。このため、強磁性体層16の磁化方向も反転し難くなる。
【実施例1】
【0028】
フリー層電極26は、フリー層10に電気的に接続する。ピン層電極28は、ピン層18に電気的に接続する。圧電体22は、誘電分極の方向80のように+z方向に誘電分極している。圧電体電極24がフリー層電極26に対し圧電体22に電圧を印加すると、圧電体22は磁歪層11に圧力を加える。圧力の方向は+z方向である。磁気抵抗層20は、強磁性体層12の磁化方向により、フリー層電極26とピン層電極28との間の抵抗値が変化する。強磁性体層12の磁化方向は、例えばSTT-CIMS方式を用い反転する。
【実施例1】
【0029】
実施例1では、圧電体22は、フリー層電極26に対し圧電体電極24に印加される電圧により、圧力を磁歪層11に加える。圧力が印加された状態で強磁性体層12の磁化を反転させる。これにより、磁化反転のための閾値電流密度Jcを低下させる。
【実施例1】
【0030】
図2(a)および図2(b)は、実施例1における動作を説明する図である。端子T1からフリー層10に印加される電圧をVfree、端子T2からピン層18に印加される電圧をVpin、端子T3から圧電体電極24に印加される電圧をVferrとする。電源電圧をVDDおよび書き込み時の電圧をVw(以下では正電圧とする)とする。フリー層10の磁化方向がピン層18と平行な状態を平行状態、フリー層10の磁化方向がピン層18と反対のときを反平行状態という。
【実施例1】
【0031】
図2(a)に示すように、平行状態から反平行状態に書き換えるとき、Vfree=0V、Vpin=Vwとする。Vferr=0Vであれば、通常のSTTにより、フリー層10の磁化方向は反平行状態になろうとする。実施例1では、Vferr=VDDとする。圧電体電極24に端子T1に対し電圧VDDが印加される。圧電体22は磁歪層11に+z方向の圧力を印加する。磁化方向がz方向であり、磁歪層11の磁歪係数が正のとき、磁歪層11の磁気容易面がxy面となる。このため、フリー層10の磁化方向が小さい電流で反転し、反平行状態となる。
【実施例1】
【0032】
図2(b)に示すように、反平行状態から平行状態に書き換えるとき、Vfree=Vw、Vpin=0Vとする。Vferr=0Vであれば、通常のSTTにより、フリー層10の磁化方向は平行状態になろうとする。実施例1では、Vferr=VDDとする。圧電体電極24に端子T1に対し電圧VDD-Vwが印加される。ここで、VDD-Vw>0VとなるようにVwを設定する。圧電体22は磁歪層11に+z方向の圧力を印加する。磁化容易面がxy面となるため、フリー層10の磁化方向が小さい電流で反転し、平行状態となる。
【実施例1】
【0033】
図2(a)および図2(b)では、誘電分極の方向80が+z方向のため、磁化方向を反転させるときにVfreeに対しVferrが正となるように各電圧を設定する。誘電分極の方向80が-z方向の場合、磁化方向を反転させるときにVfreeに対しVferrが負となるように各電圧を設定すればよい。このように、圧電体22は、+z方向または-z方向に誘電分極していればよい。
【実施例1】
【0034】
実施例1によれば、磁歪層11が強磁性体層12に磁気的に結合している。圧電体電極24が圧電体22に電圧を印加することにより、圧電体22が磁歪層11に圧力を加える。これにより、磁歪層11は、圧力の印加により磁化容易軸方向が変化し、フリー層10の磁化方向を反転させる。これにより、フリー層10の磁化方向を変更するときの磁気抵抗層20を流れる電流を削減できる。よって消費エネルギーを抑制できる。
【実施例1】
【0035】
実施例1のように、圧電体22は積層方向に磁歪層11に圧力を加える場合、支持構造体48(支持体)が圧電体22および磁歪層11を積層方向の両側から支持する。これにより、圧電体22からの圧力を効率よく磁歪層11に加えることができる。また、圧電体電極24からピン層電極28までの積層体の上下左右方向の四方は、支持構造体48に取り囲まれていることが好ましい。
【実施例2】
【0036】
実施例1では、圧電体22が磁歪層11に圧力を加えるため、支持構造体48を用いる。以下に説明する実施例2では、フリー層10は、超磁歪材料からなる磁歪層11を含んでいる。磁歪層11の周囲を圧電体22が取り囲む。この構造では、高降伏強度材料などによる支持構造体48を用いることなく、圧電体22から磁歪層11に圧力を印加できる。この圧力により磁歪層11が歪む。逆磁歪効果によって磁歪層11内の磁気異方性が変化する。この圧力による磁歪層11の磁気異方性の変化と磁気抵抗素子に流れるスピン偏極電流が磁化に与えるスピントランスファトルクを組み合わせることで、低電圧駆動・低電流密度での磁化反転動作を実現できる。
【実施例2】
【0037】
図3(a)は、実施例2に係る不揮発性メモリ素子の斜視図であり、図3(b)は、断面図である。図3(a)および図3(b)に示すように、不揮発性メモリ素子100において、磁気抵抗層20は、磁気トンネル接合素子であり、円筒形状である。磁気抵抗層20の中心軸をz軸とし、径方向をr方向、径方向を含む面をxy面、フリー層10の磁化方向Mとz軸との角度をθとする。
【実施例2】
【0038】
磁気抵抗層20は、フリー層10、トンネルバリア層14およびピン層18を備える。フリー層10は、強磁性体層12(第2強磁性体層)および磁歪層11を有する。ピン層18は、強磁性体層16(第1強磁性体層)および磁化固定層17を有する。トンネルバリア層14は、強磁性体層12および16に挟まれている。強磁性体層12および16は、強磁性体を含み、スピン分極率の高い層である。磁歪層11は磁歪材料を含む。磁歪材料は、圧力が加わると材料内部の磁気異方性が変化する逆磁歪効果を有する。磁歪層11は、強磁性体層12と磁気的に結合している。これにより、磁歪層11と強磁性体層12の磁化方向は一斉に反転する。磁化固定層17は、強磁性体層12および16より体積の大きい硬磁性体材料、または反強磁性体を含む。これにより、磁化固定層17は容易に磁化方向が反転しない。強磁性体層16は、磁化固定層17と磁気的に結合している。このため、強磁性体層16の磁化方向も反転し難くなる。
【実施例2】
【0039】
フリー層電極26は、フリー層10に電気的に接続する。ピン層電極28は、ピン層18に電気的に接続する。圧電体22は、磁気抵抗層20を囲み、誘電分極の方向80のように-r方向に誘電分極している。圧電体電極24は、圧電体22を囲むように設けられている。圧電体電極24が圧電体22に電圧を印加すると、圧電体22は磁歪層11に圧力を加える。圧力の方向は-r方向である。図3(a)および図3(b)では、圧電体22は、磁気抵抗層20に圧力を加えるが、圧電体22は少なくとも磁歪層11に圧力を加えればよい。
【実施例2】
【0040】
図4(a)および図4(b)は、実施例2における動作を説明する図である。端子T1からフリー層10に印加される電圧をVfree、端子T2からピン層18に印加される電圧をVpin、端子T3から圧電体電極24に印加される電圧をVferrとする。電源電圧をVDDおよび書き込み時の電圧をVw(以下では正電圧とする)とする。フリー層10の磁化方向がピン層18と平行な状態を平行状態、フリー層10の磁化方向がピン層18と反対のときを反平行状態という。
【実施例2】
【0041】
図4(a)に示すように、平行状態から反平行状態に書き換えるとき、Vfree=0V、Vpin=Vwとする。Vferr=0Vであれば、通常のSTTにより、フリー層10の磁化方向は反平行状態になろうとする。実施例2では、Vferr=VDDとする。圧電体電極24に端子T1に対し電圧VDDが印加される。圧電体22は磁歪層11に-r方向の圧力を印加する。磁化方向がz方向であり、磁歪層11の磁歪係数が負のとき、磁歪層11の磁気容易面がxy面となる。このため、フリー層10の磁化方向が小さい電流で反転し、反平行状態となる。
【実施例2】
【0042】
図4(b)に示すように、反平行状態から平行状態に書き換えるとき、Vfree=Vw、Vpin=0Vとする。Vferr=0Vであれば、通常のSTTにより、フリー層10の磁化方向は平行状態になろうとする。実施例2では、Vferr=VDDとする。圧電体電極24に端子T1に対し電圧VDD-Vwが印加される。ここで、VDD-Vw>0VとなるようにVwを設定する。圧電体22は磁歪層11に-r方向の圧力を印加する。磁化容易面がxy面となるため、フリー層10の磁化方向が小さい電流で反転し、平行状態となる。
【実施例2】
【0043】
図5(a)および図5(b)は、実施例2における別の動作を示す図である。図5(a)に示すように、平行状態から反平行状態に書き込む動作は、図4(a)と同じである。図5(b)に示すように、Vfree=0V、Vpin=-Vw,Vferr=VDDとする。フリー層10はピン層18に対し正の電圧となり、かつ、VferrはVfreeに対しVDDとなる。よって、反平行状態から平行状態に書き込まれる。図5(b)では、図4(b)と異なりVDD<Vwでもよい。
【実施例2】
【0044】
図4(a)から図5(b)において、フリー層10の磁化方向を反転させないときには、例えばVfree=Vpin=Vferr(例えば0V)とする。これにより、フリー層10の磁化方向は維持される。
【実施例2】
【0045】
図4(a)から図5(b)では、誘電分極の方向80が-r方向のため、磁化方向を反転させるときにVfreeに対しVferrが正となるように各電圧を設定する。誘電分極の方向80が+r方向の場合、磁化方向を反転させるときにVfreeに対しVferrが負となるように各電圧を設定すればよい。このように、圧電体電極24が圧電体22を囲むように設けられている場合、圧電体22は、-r方向(すなわち圧電体電極24から磁歪層11に向かう方向)または+r方向(すなわち磁歪層11から圧電体電極24に向かう方向)に誘電分極していればよい。
【実施例2】
【0046】
図6(a)は、実施例2の変形例1に係る不揮発性メモリ素子の斜視図であり、図6(b)は、断面図である。図6(a)および図6(b)に示すように、不揮発性メモリ素子101において、圧電体22の誘電分極の方向80は+z方向である。圧電体22のz方向に対向するように圧電体電極24aおよび24bが設けられている。圧電体電極24aに対し24bに正の電圧を印加することにより、圧電体22は磁歪層11に-r方向の圧力を加えることができる。その他の構成は実施例2の図4(a)および図4(b)と同じであり説明を省略する。
【実施例2】
【0047】
図7(a)および図7(b)は、実施例2の変形例1における動作を説明する図である。端子T3aから圧電体電極24aに印加される電圧をVferr2、端子T3bから圧電体電極24bに印加される電圧をVferr1とする。図7(a)に示すように、平行状態から反平行状態に書き換えるとき、Vfree=0V、Vpin=Vw、Vferr1=VDD、Vferr2=0Vとする。これにより、圧電体22は磁歪層11に-r方向の圧力を加える。よって、図4(a)と同様に、平行状態から反平行状態となる。
【実施例2】
【0048】
図7(b)に示すように、反平行状態から平行状態に書き換えるとき、Vfree=Vw、Vpin=0V、Vferr1=VDD、Vferr2=0Vとする。これにより図4(b)と同様に、反平行状態から平行状態となる。
【実施例2】
【0049】
図8(a)および図8(b)は、実施例2の変形例1における別の動作を示す図である。図8(a)に示すように、平行状態から反平行状態に書き込む動作は、図7(a)と同じである。図8(b)に示すように、反平行状態から平行状態に書き換えるとき、Vfree=Vw、Vpin=0V、Vferr1=VDD、Vferr2=Vwとする。VDD-Vw>0Vとなるように電圧Vwを設定しておけば、圧電体22は磁歪層11に-r方向の圧力を加える。よって、反平行状態から平行状態に書き込まれる。
【実施例2】
【0050】
図7(a)から図8(b)において、フリー層10の磁化方向を反転させないときには、例えばVfree=Vpin=Vferr1=Vferr2(例えば0V)とする。これにより、フリー層10の磁化方向は維持される。
【実施例2】
【0051】
図7(a)から図8(b)では、誘電分極の方向80が+z方向のため、磁化方向を反転させるときにVferr2に対しVferr1が正となるように各電圧を設定する。誘電分極の方向が-z方向の場合、磁化方向を反転させるときにVferr2に対しVferr1が負となるように各電圧を設定すればよい。このように、圧電体電極24aおよび24bがz方向(磁歪層11と強磁性体層12の積層方向)に複数設けられている場合、圧電体22は、+z方向または-z方向に誘電分極していればよい。
【実施例2】
【0052】
図4(a)から図5(b)および図7(a)から図8(b)では、フリー層10およびピン層18の磁化方向がz方向である垂直磁化型の場合を例に説明したが、フリー層10およびピン層18の磁化方向がxy面内である面内磁化方式では、磁歪層11の磁歪係数を負とする。これにより、図4(a)から図5(b)および図7(a)から図8(b)と同様に動作させることができる。
【実施例2】
【0053】
実施例2についてシミュレーションを行った。シミュレーションにおいて用いる各材料の物性値はバルクの値を用いた。まず、電圧Vferrに対する圧電体22が磁気抵抗層20に加える圧力をシミュレーションした。
【実施例2】
【0054】
図9(a)は、実施例2のシミュレーションに用いた寸法を示す図であり、図9(b)は、実施例2におけるVferrに対する圧力を示す図である。図9(a)および図9(b)に示すように、圧電体22におけるr方向の幅t0を10nm、z方向の幅w0を10nm、ヤング率EPEを60GPa、ポアソン比νPEを0.3とした。磁気抵抗層20におけるz方向の幅wを10nm、半径Rを10nm、およびヤング率EMTJを40GPaとした。
【実施例2】
【0055】
図9(b)に示すように、Vfree=Vpin=0Vとしたとき、Vferrを印加すると、-r方向の圧力Pが大きくなる。Vferrを0.1Vとすると圧力Pは約0.2GPa以上となる。Vferrを0.5Vとすると圧力Pは1GPa以上となる。
【実施例2】
【0056】
次に、磁歪層11を超磁歪材料であるSmFe薄膜とし、磁化エネルギーの磁化方向の角度θ依存をシミュレーションした。図10(a)は、実施例2のシミュレーションに用いた磁歪層の寸法を示す図であり、図10(b)は、実施例2における磁化方向の傾き角θに対する単位体積あたりの磁化エネルギーを示す図である。
【実施例2】
【0057】
図10(a)および図10(b)に示すように、磁歪層11の直径2Rを20nm、z方向の膜厚w1を2nm、磁化方向Mのz軸からの傾き角θを0°から180°まで変化させた。磁歪層11に加わる-r方向の圧力Pを0GPaから0.5GPaまで0.05GPaステップで変化させた。SmFeの垂直磁気異方性定数は、圧力P=0で10年の磁化保持特性が得られるように設定した。SmFeの飽和磁化および磁歪係数はバルクの値を用いた。磁歪層11における磁歪係数はすべての方向に等しい等方磁歪膜とした。
【実施例2】
【0058】
図10(b)に示すように、圧力Pが0GPaのとき、磁気異方性の容易軸はz方向である。すなわち、角θが0°および180°のとき、磁化エネルギーが極小となり、角が90°のとき、磁化エネルギーが極大となる。極小と極大の磁化エネルギー差がエネルギー障壁高さEbとなる。圧力Pが0GPaのときの障壁高さEbは80kTである。障壁高さEbでは、磁化方向Mが+z方向または-z方向のとき10年程度磁化方向が保持される。
【実施例2】
【0059】
圧力Pが増加すると、xy面内の磁気異方性エネルギーが増加する。すなわち、角θが0°および180°のときの磁化エネルギーが増加し、角が90°のときの磁化エネルギーが減少する。これにより障壁高さEbが減少する。圧力Pが0.2GPa以上では、磁気異方性はxy面が容易面となる。すわなち、角θが0°および180°のとき、磁化エネルギーが極大となり、角が90°のとき、磁化エネルギーが極小となる。xy面が磁気容易面となると、磁化方向の反転が容易となる。図9(b)から、Vferrを0.1Vで圧力Pを0.2GPaとすることができる。
【実施例2】
【0060】
次に、実施例2に係るフリー層の磁化反転動作とSTT電流密度をLLG(Landau-Lifshitz-Gilbert)方程式を用いシミュレーションした。磁歪層11をSmFeとし、単層でシミュレーションを行なった。
【実施例2】
【0061】
図11は、実施例2における時間に対する電流密度Jおよび圧力Pのパルス波形、および磁化方向Mzを示す図である。電流密度Jは、電圧VpinおよびVfreeの印加により磁気抵抗層20内を磁化方向Mzを反転させるように流れる。圧力Pは、圧電体22が磁歪層11に-r方向に印加する圧力である。磁化方向Mzは、+z方向を1、-z方向を-1、r方向を0とする。
【実施例2】
【0062】
時間t=0において、電流密度J=0.125MA/cmと圧力P=0.31GPaを同時に印加する。時間t=8nsにおいて、圧力Pを0とし、時間t=10nsにおいて電流密度Jを0とする。
【実施例2】
【0063】
圧力Pを印加すると、xy面が磁化容易面となり磁化方向Mzをxy面に向けようとするダンピング効果が生じる。また、電流密度Jを印加するとSTT電流により磁化方向Mzが反転しようとするSTT効果が生じる。これらの効果により、t=0から8nsの間で磁化方向Mzがほぼ0となる。磁化には、STT効果により-z方向にトルクが加わっているため、磁化方向Mzは0よりやや負側で安定する。
【実施例2】
【0064】
時間t=8nsにおいて、圧力Pを0とすると、磁化容易軸はz軸となる。ダンピング方向は-z方向に磁化方向Mzを向かせる方向となり、磁化方向Mzは-1となる。このように、フリー層10の磁化反転が行なわれる。
【実施例2】
【0065】
次に、圧力Pに対する閾値電流密度Jcをシミュレーションした。ここで、閾値電流密度Jcを以下のように定義した。+z方向の磁化方向の磁気抵抗層20に、磁化反転させるため圧力Pと電流密度Jを加える。圧力Pと電流密度Jを0にする直前の磁化方向の角θをθ1とする。角θ1は、圧力Pを0とした後熱エネルギーkTによる揺らぎが加わっても、磁化方向が+z方向に戻るために必要なエネルギーバリアを越えない角度とする。角度θ1を実現できる印加パルス時間内の最小の電流密度Jを閾値電流密度Jcとする。磁気抵抗層20に閾値電流密度Jc以上の電流密度を印加すれば、熱による磁化方向の揺らぎがあっても、磁化反転できる。
【実施例2】
【0066】
図12は、実施例2における圧力に対する閾値電流密度Jcを示す図である。磁気抵抗層20に印加する電流密度Jのパルス幅を10nsとし、圧電体22が磁歪層11に加える圧力Pのパルス幅を8nsとした。各材料の物性値および寸法はこれまでのシミュレーションと同じである。
【実施例2】
【0067】
圧力Pが0から増加すると、閾値電流密度Jcは減少する。圧力Pが0.31GPaのとき、閾値電流密度Jcは最小となる。最小の閾値電流密度Jcは0.125MA/cmである。この値は、圧力Pが0のときの約1/20である。熱による揺らぎのマージンを小さく仮定すれば(すなわち角度θ1を小さくすれば)閾値電流密度Jcの最小値をさらに小さくできる。また、印加する電流密度Jおよび圧力Pのパルス形状および制御方法を工夫すれば、最小の閾値電流密度Jcをさらに小さくできる。
【実施例2】
【0068】
図13(a)は、実施例2における圧力Pに対するMTJとPEの消費エネルギーを示す図、図13(b)は、圧力Pに対するMTJ+PEの消費エネルギーを示す図である。MTJは、磁気抵抗層20で消費されるエネルギーであり、印加する電流密度Jに主に起因するものである。PEは圧電体22で消費されるエネルギーであり、印加する圧力Pに主に起因するものである。
【実施例2】
【0069】
図13(a)に示すように、圧力が増加すると、MTJの消費エネルギーは減少し、PEの消費エネルギーは増加する。PEの消費エネルギーはMTJの消費エネルギーより10桁小さく無視できる。図13(b)に示すように、不揮発性メモリ素子100全体の消費エネルギー(MTJ+PEの消費エネルギー)は、ほぼMTJの消費エネルギーである。圧力を印加することにより、全体の消費エネルギーを2桁以上削減できる。
【実施例2】
【0070】
圧力を消費エネルギーが最小となる0.31GPaとするためのVferrは、約0.13Vである。このように、圧電体電極24にわずかな電圧を印加することにより、不揮発性メモリ素子100の消費エネルギーを小さくできる。実施例2を例に説明したが、実施例2の変形例1においても同様に消費エネルギーを削減できる。
【実施例2】
【0071】
実施例2およびその変形例1によれば、磁歪層11が強磁性体層12に磁気的に結合している。圧電体電極24が圧電体22に電圧を印加することにより、圧電体22が磁歪層11に圧力を加える。これにより、磁歪層11は、圧力の印加により磁化容易軸方向が変化し、フリー層10の磁化方向を反転させる。例えば、フリー層10は、磁歪層11の磁化容易方向が変化したときに、スピン注入磁化反転により磁化方向が反転する。これにより、フリー層10の磁化方向を変更するときの磁気抵抗層20を流れる電流を削減できる。よって消費エネルギーを抑制できる。なお、スピン注入磁化反転以外の方法でフリー層10の磁化方向を変更してもよい。
【実施例2】
【0072】
また、圧電体22は、z方向に交差する方向から磁歪層11を囲むように設けられている。これにより、圧電体22が磁歪層11を囲み磁歪層11に周囲から圧力を加える。圧電体22は、z方向に直交する全ての方向から磁歪層11を囲むように設けられることが好ましい。圧電体22は、z方向に直交する一部の方向から磁歪層11を囲むように設けられていてもよい。
【実施例2】
【0073】
磁気抵抗層20を円筒形状、圧電体22をドーナツ形状とする例を説明したが、磁気抵抗層20および圧電体22の形状はこれらには限られない。例えば、磁気抵抗層20は四角柱等の多角柱でもよい。また、多角柱の角は丸く縁取りされていてもよい。磁気抵抗層20に均一に圧力を加えるため、磁気抵抗層20および圧電体22は、z軸に対し回転対称であることが好ましい。
【実施例2】
【0074】
磁気抵抗層20のうち磁歪層11以外の各層と圧電体22との間に空隙または絶縁体が設けられていてもよい。絶縁体のヤング率を磁歪層11より小さくすることにより、圧電体22から磁歪層11以外の各層に加わる圧力を緩和できる。圧電体22のz方向の幅は圧電体22が圧力を加える層のz方向の幅より大きいことが好ましい。例えば、圧電体22が磁気抵抗層20の全層に圧力を加える場合、圧電体22のz方向の幅wは磁気抵抗層20のz方向の幅w0より大きい。これにより、磁気抵抗層20に均一に圧力が加わる。
【実施例2】
【0075】
実施例2およびその変形例1では、フリー層電極26およびピン層電極28と、圧電体22との間に隙間が形成されている。フリー層電極26およびピン層電極28のヤング率が小さい場合(例えば、磁気抵抗層20より小さい場合)、フリー層電極26およびピン層電極28と、圧電体22との間が接触していてもよい。
【実施例2】
【0076】
図14(a)および図14(b)は、実施例2の変形例2に係る不揮発性メモリ素子の例を示す断面図である。図15は、実施例1の変形例1に係る不揮発性メモリ素子の例を示す断面図である。図14(a)から図15に示すように、不揮発性メモリ素子100a、101aおよび110aにおいては、フリー層10とピン層18との間に薄膜として非磁性金属層14aが設けられている。磁気抵抗層20は、巨大磁気抵抗(GMR:Giant magneto resistance)素子である。その他の構成は、図3(b)、図6(b)および図1と同じであり、説明を省略する。このように、磁気抵抗層20は、磁気トンネル接合素子でもよいし巨大磁気抵抗素子でもよい。磁気トンネル接合素子では、フリー層10とピン層18との間の薄膜は、トンネルバリア絶縁層である。巨体磁気抵抗素子では、この薄膜は非磁性金属層である。
【実施例2】
【0077】
実施例1、実施例2およびその変形例において、磁歪層11を構成する磁歪材料は、圧力が加わると材料内部の磁気異方性が変化する逆磁歪効果を有する。磁歪層11は、磁歪係数の絶対値が大きい超磁歪材料からなることが好ましい。磁歪層11には、負の磁歪係数を有する材料として、SmFe、SmFeN、SmFeBまたはCoFe等を用いることができる。正の磁歪係数を有する材料として、Terfenol-DまたはGerfenol-Gを用いることができる。実施例1では、圧電体22が磁歪層11に印加する圧力はz方向である。このため、強磁性体層12の磁化方向がz軸方向の面直磁化型の場合、磁歪係数は正であることが好ましく、強磁性体層12の磁化方向がxy方向の面内磁化の場合、磁歪係数は負であることが好ましい。実施例2およびその変形例では、圧電体22が磁歪層11に印加する圧力は-r方向である。このため、強磁性体層12および16の磁化方向がz方向の面直磁化型の場合、磁歪係数は負であることが好ましく、強磁性体層12および16の磁化方向がxy面内の面内磁化型の場合、磁歪係数は正であることが好ましい。
【実施例2】
【0078】
強磁性体層12および16を構成する強磁性体としては、CoFe(Si,Al)、CoMnSi、またはCo(Fe,Mn)等のフルホイスラー合金、Fe、CoまたはCoFeB等の強磁性遷移金属または強磁性遷移金属化合物を用いることができる。
【実施例2】
【0079】
トンネルバリア層14は、例えばMgO、AlO、TiO等の非磁性絶縁膜を用いることができる。非磁性金属層14aとしては、Ag、Cu、CrまたはAu等を用いることができる。フリー層電極26、ピン層電極28および圧電体電極24は、例えばAg、Cu、CrまたはAu等の非磁性金属からなる。磁歪層11がフリー層電極26を兼ねてもよく、磁化固定層17がピン層電極28を兼ねてもよい。
【実施例2】
【0080】
圧電体22は、印加される電圧により機械的に変形する逆圧電効果を有する材料からなる。圧電体22の材料としては、例えば以下のABC型のぺロブスカイト構造物質を用いることができる。
(Pb,M1)(Ti,M2)O
(Bi,M1)(Zn,Ti,M2)O
(Bi,M1)(Na,Ti,M2)O
(K,M1)(Nb,M2)O
(Li,M1)(Nb,M2)O
(Li,M1)(Ta,M2)O
または
(Na,M1)(Nb,M2)O
ここで、M1は価数が1-3価のLi、Ca、Ba、Sr、Bi、Pbまたはランタノイド等である。M2は価数が2-6価のZr、Hf、Mg/Nb、Mg/Ta、In/Sc等である。
ぺロブスカイト構造物質以外の材料として、以下を用いることができる。
(Hf,M3)O
ここで、M3はSr、Si、Ba、Ca、Mg、Zr、Ce、Ti、Ge、Sn、Nb、Taまたはランタノイドである。
圧電体22の材料として、典型的にはPZT(チタン酸ジルコン酸鉛)、PSZT(ストロンチウム添加チタン酸ジルコン酸鉛)、PMT-PT(マグネシウムニオブ酸-チタン酸鉛)、またはPZN-PT(亜鉛ニオブ酸-チタン酸鉛)を用いることができる。
【実施例2】
【0081】
実施例1の支持構造体48としては、例えば窒化シリコンなどを用いることができる。
【実施例2】
【0082】
磁歪層11、強磁性体層12、16、トンネルバリア層14、磁化固定層17、圧電体22、圧電体電極24、フリー層電極26およびピン層電極28は、例えばスパッタリング法、CVD(Chemical Vapor Deposition)法を用いて形成できる。
【実施例2】
【0083】
磁気抵抗素子の例として、2端子素子のMTJ素子およびGMR素子を説明したが、磁気抵抗素子はフリー層を有すればよい。例えば、スピントランジスタに実施例1、実施例2およびその変形例のフリー層および圧電体を用いることができる。
【実施例3】
【0084】
実施例3は、記憶回路として、実施例1、実施例2およびその変形例に係る不揮発性メモリ素子を用いたMRAMの例である。図16は、実施例3に係るMRAMのブロック図である。図16に示すように、MRAM102は、メモリ領域42、制御部45、ドライバ44および46を備えている。メモリ領域42には複数の記憶セル40がマトリックス状に配列されている。行方向に配列した記憶セル40は行方向に延伸するビット線BLおよびソース線SLに接続される。列方向に配列された記憶セル40は列方向に延伸するワード線WLに接続される。図示していないが後述するSE線が列方向または行方向に延伸している。ドライバ44および46は、制御部45の指示により、列および行を選択しワード線WL、ビット線BL、ソース線SLおよびSE線等に電圧等の信号を印加する。これにより、1つの記憶セル40が選択される。記憶セル40へのデータの書き込みおよび記憶セル40は、制御部45の指示により不図示の読み出し回路および書き込み回路が行なう。
【実施例3】
【0085】
図17(a)から図17(c)は、実施例3における記憶セルの例を示す回路図である。Fはフリー層、Pはピン層を示す。図17(a)に示すように、記憶セル40は、不揮発性メモリ素子30およびFET(Field Effect Transistor)34を備えている。FET34はNチャネルMOS(Metal Oxide Semiconductor)FETである。不揮発性メモリ素子30は、実施例1および実施例2の不揮発性メモリ素子である。フリー層に接続されるフリー層側端子31、ピン層に接続されるピン層側端子32は、それぞれ実施例1および実施例2における端子T1および端子T2に対応する。フリー層Fおよびピン層Pの横に図示された電極33は圧電体電極24に対応する。なお、端子T1とT2は逆に接続されていてもよい。
【実施例3】
【0086】
不揮発性メモリ素子30の端子31は、FET34のドレインに接続されている。端子32はビット線BLに接続されている。電極33はSE線に接続されている。SE線はワード線WLと平行にメモリ領域42内を延伸している。記憶セル40への書き込みは、不揮発性メモリ素子30の磁化反転に対応する。記憶セル40への書き込みのとき、制御部45は、ドライバ46にビット線BLとソース線SLのうちいずれか一方に電圧Vwを、他方に0Vを印加させる。制御部45は、ドライバ44にワード線WLおよびSE線に電圧VDDを印加させる。これにより、図4(a)および図4(b)において説明したように不揮発性メモリ素子30内のフリー層10の磁化方向が反転し、記憶セル40への書き込みが行なわれる。制御部45がドライバ44および46に図5(a)および図5(b)のように各線に電圧を印加することで書き込みを行なうこともできる。
【実施例3】
【0087】
図17(b)に示すように、SE線はビット線BLと平行でもよい。この例では、SE線の電圧はドライバ46が印加する。その他の構成は図17(a)と同じであり、説明を省略する。
【実施例3】
【0088】
図17(a)および図17(b)では、選択されたSE線と同じSE線に接続された記憶セル40の圧電体22に電圧が印加される。これにより、これらの記憶セル40の磁歪層11に圧力が加わる。この現象を圧力ディスターブとする。圧力ディスターブを受けた記憶セル40のフリー層10の磁気異方性はxy面方向となる。この記憶セル40では電流密度Jは印加されていないものの、フリー層10の磁化方向がxy面となることが起こりうる。そして、圧力Pが0となった後、フリー層10の磁化方向は反転する場合が考えられる。こうなると、誤書き込みとなる。
【実施例3】
【0089】
図17(c)は、圧力ディスターブを抑制する記憶セルの例である。図17(c)に示すように、記憶セル40は、FET38を備える。FET38は、NチャネルMOSFETである。FET38のソースは電極33に、ドレインは、SE2線に、ゲートはSE1線に接続されている。SE1線はワード線WLと平行に、SE2線はビット線BLと平行に延伸している。ドライバ44および46は、書き込む記憶セル40のSE1線およびSE2線を選択し電圧VDDを印加する。これにより、選択された記憶セル40のみの圧電体22に電圧が印加される。よって、圧力ディスターブを抑制できる。その他の構成は図17(a)と同じであり説明を省略する。
【実施例3】
【0090】
図18(a)から図18(c)は、実施例3における記憶セルの別の例を示す回路図である。不揮発性メモリ素子30は、実施例2の変形例1に係る不揮発性メモリ素子である。図18(a)に示すように、不揮発性メモリ素子30は、電極35および36を有する。電極35および36は、それぞれ実施例2の変形例の圧電体電極24aおよび24bに対応する。電極35および36はそれぞれSE2線およびSE1線に接続されている。SE1線およびSE2線はワード線WLと平行に延伸している。記憶セル40への書き込みのとき、制御部45はドライバ46にビット線BLとソース線SLのうちいずれか一方に電圧Vwを、他方に0Vを印加させる。制御部45はドライバ44にワード線WLおよびSE1線に電圧VDDを、SE2線に0Vを印加させる。これにより、図7(a)および図7(b)において説明したように不揮発性メモリ素子30内のフリー層10の磁化方向が反転し、記憶セル40への書き込みが行なわれる。制御部45がドライバ44および46に図8(a)および図8(b)のように各線に電圧を印加することで書き込みを行なうこともできる。
【実施例3】
【0091】
図18(b)に示すように、SE1線およびSE2線はビット線BLと平行でもよい。この例では、SE1線およびSE2線の電圧はドライバ46が印加する。その他の構成は図18(a)と同じであり、説明を省略する。なお、SE1線とSE2線とは交差するように設けられていてもよい。
【実施例3】
【0092】
図18(c)に示すように、FET38のソースは電極36に、ドレインはSE1線に、ゲートはSE3線に接続されている。SE1線およびSE2線はビット線BLと平行に、SE3線はワード線WLと平行に延伸している。制御部45はドライバ44および46に書き込む記憶セル40のSE1線およびSE3線を選択させ、選択したSE1線およびSE3線に電圧VDDを、SE2線に0Vを印加させる。これにより、選択された記憶セル40のみの圧電体22に電圧が印加される。よって、圧力ディスターブを抑制できる。その他の構成は図18(b)と同じであり説明を省略する。
【実施例3】
【0093】
実施例3によれば、ビット線BLにフリー層10およびピン層18のいずれか一方が接続されている。FET34は、フリー層10およびピン層18の他方と接続されている。ソース線SLにFET34を介しフリー層10およびピン層18の他方が接続されている。ワード線WLにFET34のゲートが接続されている。SE線、SE1線およびSE2線、またはSE1線からSE3線(制御線)は圧電体電極24または24aおよび24bに接続されている。これにより、実施例2およびその変形例に係る不揮発性メモリ素子をMRAMに適用することができる。よって、MRAMの消費エネルギーを削減できる。なお、FET34はワード線WLが制御端子に接続されたスイッチであればよい。
【実施例3】
【0094】
図19および図20は、実施例1に係る不揮発性メモリ素子(磁気抵抗素子)を実施例3の図17(a)の記憶セルに用いたときの断面図である。図19は、図20のB-B断面図であり、図20は、図19のA-A断面図である。図19において、ビット線BLおよびSE線に相当する配線およびビア、フリー層電極26とFET38を接続するビアはB-B断面にはないが、破線で示す。
【実施例3】
【0095】
図19および図20に示すように、不揮発性メモリ素子30は層間絶縁膜85の間に形成され、FET34はシリコン基板である半導体基板94に形成されている。半導体基板94上に層間絶縁膜85が積層されている。層間絶縁膜85内に支持構造体48が形成されている。支持構造体48内には低ヤング率領域29が形成されている。低ヤング率領域29内に圧電体電極24、圧電体22、フリー層電極26、磁気抵抗層20およびピン層電極28が形成されている。
【実施例3】
【0096】
半導体基板94にSTI(Shallow trench isolation)酸化膜81が形成されている。半導体基板94内の酸化膜81に囲まれた領域にソース領域86aおよびドレイン領域86bが形成されている。ソース領域86aおよびドレイン領域86bの間のチャネル領域上にゲート酸化膜88を介しゲート電極87が形成されている。ゲート電極87の両側には絶縁性の側壁98が形成されている。ソース領域86a、ドレイン領域86bおよびゲート電極87は金属シリサイド膜89を介しビア83、83aまたは83bに接続されている。
【実施例3】
【0097】
ビット線BLに相当する配線84はビア83cを介しピン層電極28に接続されている。SE線に対応する配線84は、ビア83dを介し圧電体電極24に接続されている。ソース線SLに相当する配線84はビア83を介しソース領域86aに接続されている。フリー層電極26とドレイン領域86bとはビア83aを介し接続されている。
【実施例3】
【0098】
このように、層間絶縁膜85内に支持構造体48を形成し、支持構造体48内に不揮発性メモリ素子30を設ける。これにより、FET38と不揮発性メモリ素子30を集積化することができる。圧電体22の圧力を効率的に磁歪層11に加えるため、圧電体電極24からピン層電極28は支持構造体48に挟まれ支持されている。圧電体22の圧力を効率的に磁歪層11に加えるため、フリー層電極26のヤング率は大きく(例えば磁歪層11より大きい)、また、ビア83aのヤング率はフリー層電極26より小さいことが好ましい。ビア83aの側面がビア83aよりヤング率の小さな材料の絶縁膜27で覆われていることが好ましい。支持構造体48は、不揮発性メモリ素子30の周囲にのみ形成してもよいし、図19および図20のように全面に形成してもよい。
【実施例3】
【0099】
図21は、実施例2の変形例1に係る不揮発性メモリ素子を実施例3の図18(a)の記憶セルに用いたときの断面図である。図21に示すように、層間絶縁膜85内に圧電体22の層が形成されている。圧電体22内に磁気抵抗層20が埋め込まれている。圧電体22の上面および下面に磁気抵抗層20を囲うように圧電体電極24bおよび24aが形成されている。SE1線に相当する配線84はビア83dを介し圧電体電極24bに接続されている。SE2線に相当する配線84は圧電体電極24aに接続されている。磁気抵抗層20はビア83および金属シリサイド膜89を介しドレイン領域86bに接続されている。その他の構成は図19および図20と同じであり説明を省略する。
【実施例3】
【0100】
図22は、磁気抵抗層を圧電体内に配列した斜視図である。圧電体22、磁気抵抗層20、圧電体電極24a、24bおよびビア83を図示している。図22に示すように、磁気抵抗層20をシート状の圧電体22内に配列させることもできる。これにより、記憶セル40を効率よく集積化させることができる。
【実施例3】
【0101】
このように、層間絶縁膜85内に圧電体22をシート状に形成することにより、FET38と不揮発性メモリ素子30を集積化することができる。圧電体22の上または下には圧力を緩和するための低ヤング率領域29を設けることが好ましい。圧電体22は、不揮発性メモリ素子30の周囲にのみ形成してもよいし、図21のように全面に形成してもよい。
【実施例3】
【0102】
実施例1および実施例2の変形例1以外の不揮発性メモリ素子を用い、実施例3の記憶セル40を形成することもできる。
【実施例4】
【0103】
実施例4は、実施例1、実施例2およびその変形例に係る不揮発性メモリ素子とワイヤ型FETとを用いる電子デバイスの例である。図23は、実施例4に係る電子デバイスの斜視図である。図23に示すように、電子デバイス105において、実施例2に係る不揮発性メモリ素子100にワイヤ型FET50が接続されている。ワイヤ型FET50は、チャネル51、ゲート絶縁膜52、ゲート55、ソース56およびドレイン58を備えている。チャネル51は、シリコン等の半導体である。ゲート絶縁膜52は、酸化シリコン等の絶縁膜である。ゲート55は、ポリシリコン層53と金属層54を備える。ソース56およびドレイン58は、金属層である。
【実施例4】
【0104】
チャネル51、ソース56およびドレイン58は円筒形状である。ドレイン58はフリー層10に接続されている。チャネル51は、ソース56およびドレイン58の間に設けられている。ゲート絶縁膜52はチャネル51を囲むように設けられている。ゲート55は、ゲート絶縁膜52を囲むように設けられている。ナノワイヤをチャネル51とするFET等のトランジスタは、構造が不揮発性メモリ素子100に類似している。例えば、ソース56、チャネル51およびドレイン58は、フリー層10、トンネルバリア層14およびピン層18の積層方向(z方向)に積層されている。ゲート55は、z方向に交差する方向(例えば-r方向)からチャネル51の少なくとも一部を囲む。そこで、不揮発性メモリ素子100とワイヤ型FET50を積層することにより、占有面積を削減できる。ソース56およびドレイン58のいずれか一方がフリー層10およびピン層18のいずれか一方に接続されていればよい。不揮発性メモリ素子100は、実施例2の変形例1および2に係る不揮発性メモリ素子101でもよい。
【実施例4】
【0105】
実施例4の変形例1は、ワイヤ型FETをPET(Piezoelectronic Transistor)とする例である。PETは、大きなピエゾ効果を有する圧電体と、圧力によって金属-絶縁体転移を引き起こすピエゾ抵抗効果を有するピエゾ抵抗体を有するトランジスタである。図24は、実施例4の変形例1に係る電子デバイスの斜視図である。図24に示すように、電子デバイス106において、PET60は、ピエゾ抵抗体61、圧電体62、ゲート電極64、ソース66およびドレイン68を備えている。ピエゾ抵抗体61、ソース66およびドレイン68は円筒形状である。ゲートは、圧電体62とゲート電極64を含む。圧電体62はピエゾ抵抗体61を囲んでいる。圧電体62の誘電分極の方向82は-r方向である。ゲート電極64は、圧電体62を囲んでいる。ソース66およびドレイン68は、ピエゾ抵抗体61のz方向の両側に設けられている。ゲートは、-r方向からピエゾ抵抗体61に圧力を加える圧電体62を備える。
【実施例4】
【0106】
PET60では、ソース66を基準としてゲート電極64に正の電圧が印加されると、圧電体62はピエゾ抵抗体61に-r方向の圧力を加える。これにより、ピエゾ抵抗体61は金属相となる。よって、ソース66からドレイン68にキャリアが伝導する。ゲート電極64とソース66との間に電圧が印加されないとき、ピエゾ抵抗体61には圧力が加わらず、ピエゾ抵抗体61は絶縁相となる。これにより、ソース66からドレイン68へのキャリアの伝導が遮断される。圧電体62がピエゾ抵抗体61を-r方向から囲うため、圧電体62はピエゾ抵抗体61に効率的に圧力を加えることができる。ピエゾ抵抗体61は金属相と絶縁相とが切り替わるため、大きなオン/オフ電流比を得ることができる。
【実施例4】
【0107】
PET60は、構造が不揮発性メモリ素子100に類似している。そこで、不揮発性メモリ素子100とPET60を積層することにより、占有面積を削減できる。ソース66およびドレイン68のいずれか一方がフリー層10およびピン層18のいずれか一方に接続されていればよい。不揮発性メモリ素子100は、実施例2の変形例1および2に係る不揮発性メモリ素子でもよい。また、PET60の圧電体62の誘電分極の方向82は+r方向でもよい。圧電体62の誘電分極の方向は+z方向または-z方向でもよい。この場合、圧電体62のz方向の両側にそれぞれゲートを配置する。ピエゾ抵抗体61の材料としては、例えばSmSe、TmSe、SmS、CaRuO、(Ca,Ba,SrRu)O、Ni(SSe1-xC、または(V1-xCrを用いることができる。圧電体62の材料としては、圧電体22と同じ材料を用いることができる。
【実施例5】
【0108】
実施例5は、不揮発性双安定回路に実施例1、実施例2およびその変形例に係る不揮発性メモリ素子を用いる例である。図25は、実施例5に係る不揮発性SRAM(Nonvolatile Static RAM)の記憶セルの回路図である。図25に示すように、不揮発性SRAMの記憶セル70は、双安定回路72および不揮発性メモリ素子30を有している。不揮発性メモリ素子30は、実施例1、実施例2およびその変形例に係る不揮発性メモリ素子である。双安定回路72は、データを揮発的に記憶する。不揮発性メモリ素子30は、双安定回路72に記憶されたデータを不揮発的にストアし(すなわち、不揮発性メモリ素子30にデータを記憶し、不揮発性メモリ素子30データを不揮発的に保持する)、不揮発的にストアされたデータを双安定回路72にリストアする。
【実施例5】
【0109】
双安定回路72はループ状に接続されたインバータ71aおよび71bと、ループ上に設けられ互いに相補的な記憶ノードQおよびQBを有する。図示を省略するが、双安定回路72は電源とグランドとの間に接続されている。また、双安定回路72と電源との間、双安定回路72とグランドとの間、または、双安定回路と電源との間および双安定回路72とグランドとの間の両方に、トランジスタからなるパワースイッチが設けられていてもよい。記憶ノードQおよびQBはそれぞれFET73および74を介し入出力線DおよびDBに接続されている。FET73および74のゲートはワード線WLに接続されている。双安定回路72へのデータの書き込みおよび読み出しは、FET75をオフし、通常のSRAMと同じように行われる。
【実施例5】
【0110】
記憶ノードQおよびQBと制御線CTRLとの間の経路76において、FET75と不揮発性メモリ素子30とが直列に接続されている。FET75のソースおよびドレインの一方は記憶ノードQおよびQBに接続され、ソースおよびドレインの他方は不揮発性メモリ素子30に接続されている。FET75のゲートはスイッチ線SRに接続されている。
【実施例5】
【0111】
双安定回路72から不揮発性メモリ素子30へのデータのストア動作は、FET75をオンした状態で、SE(Store enable)レベルをハイレベルとし、制御線CTRLをハイレベルとローレベルとにすることにより行なわれる。不揮発性メモリ素子30にデータがストアされた後、記憶セル70に供給される電源を遮断する。不揮発性メモリ素子30として、実施例1、実施例2およびその変形例を用いているため、通常の磁気抵抗素子を用いた場合よりも、リストア動作に必要な消費エネルギーを削減できる。
【実施例5】
【0112】
不揮発性メモリ素子30から双安定回路72へのデータのリストア動作は、FET75をオンし、制御線CTRLをローレベルとした状態で、双安定回路72に電力が供給することにより行なわれる。
【実施例5】
【0113】
実施例5の変形例1は、不揮発性マスタスレーブ型フリップフロップ回路に実施例1、実施例2およびその変形例を用いる例である。図26は、実施例5の変形例1に係る不揮発性フリップフロップ回路の回路図である。図26に示すように、不揮発性フリップフロップ回路70aは、Dラッチ回路99aとDラッチ回路99bとを備えている。Dラッチ回路99aは、双安定回路72、パスゲート77a、77b、不揮発性メモリ素子30、FET75および78を備えている。双安定回路72のループ内にパスゲート77bとFET78が並列に接続されている。双安定回路72内の記憶ノードQおよびQBと制御線CTRLとの間にFET75と不揮発性メモリ素子30が直列に接続されている。記憶ノードQはインバータ79aを介しQB信号となる。記憶ノードQBはインバータ79bを介しQ信号となる。記憶ノードQは、パスゲート77aを介しDラッチ回路99bに接続される。
【実施例5】
【0114】
Dラッチ回路99bは、双安定回路92、パスゲート93aおよび93bを備えている。双安定回路92は、インバータ91aおよび91bがループ状に接続されている。双安定回路92のループ内にパスゲート93bが接続されている。双安定回路92には、インバータ95およびパスゲート93aを介しデータDが入力する。クロック信号CLKは、インバータ96を介しクロックCBとなり、さらにインバータ97を介しクロックCとなる。クロックCBおよびCは、各パスゲート77a、77b、93aおよび93bに入力する。
【実施例5】
【0115】
実施例5の不揮発性SRAMセルおよび実施例5の変形例1の不揮発性フロップフリップ回路を例えばレジスタまたはキャッシュメモリに用いることができる。このように、実施例1、実施例2およびその変形例に係る不揮発性メモリ素子を、不揮発性双安定回路を有する不揮発性パワーゲーティングシステムに用いることができる。これにより、不揮発性書き込みのときの消費エネルギーを低減できる。よって、ブレークイーブンタイム(特許文献1を参照)を削減し、高エネルギー効率の不揮発性パワーゲーティングが可能となる。
【実施例5】
【0116】
実施例5およびその変形例の経路76において、不揮発性メモリ素子30とFET75の接続関係は逆でもよい。FET75を省略し、不揮発性メモリ素子30のみを接続してもよい。さらに、不揮発性メモリ素子30は、1つであり、双安定回路72の1つの記憶ノードQまたはQBと制御線CTRLとの間に不揮発性メモリ素子30が接続されていてもよい。不揮発性メモリ素子30とFET75は、実施例4の不揮発性メモリ素子30とワイヤ型FET50でもよいし、実施例4の変形例の不揮発性メモリ素子30とPET60でもよい。
【実施例6】
【0117】
実施例6は、フリー層とピン層との間の薄膜にピエゾ抵抗体を用いる例である。図27(a)は、実施例6に係る電子デバイスの斜視図、図27(b)は、断面図である。図27(a)および図27(b)に示すように、不揮発性メモリ素子107においては、フリー層10とピン層18との間の薄膜がピエゾ抵抗体15である。圧電体22は、-r方向に誘電分極している。圧電体電極24が0Vのとき、圧電体22はピエゾ抵抗体15に圧力を加えず、ピエゾ抵抗体15は絶縁相である。圧電体電極24が正電圧のとき、圧電体22はピエゾ抵抗体15に-r方向の圧力を加え、ピエゾ抵抗体15は金属相となる。また、磁歪層11の逆磁歪効果も期待できる。このように、圧電体電極24に電圧を印加しないとき、磁気抵抗層20は、GMRタイプとなり、圧電体電極24に正の電圧を印加すると、磁気抵抗層20は、MTJタイプとなる。
【実施例6】
【0118】
実施例6によれば、フリー層10とピン層18との間の薄膜がピエゾ抵抗体15を含む。圧電体22はピエゾ抵抗体15に圧力を加える。これにより、圧電体電極24に正の電圧が印加されたとき、磁気抵抗層20は、低抵抗となり、フリー層電極26とピン層電極28との間の電圧が極低電圧で電流密度を確保できる。さらにその電流密度が逆磁歪効果により小さくできる。圧電体電極24に電圧が印加されないとき、トンネル磁気抵抗効果により大きな抵抗変化が期待できる。
【実施例6】
【0119】
不揮発性メモリ素子107を、例えば実施例3のMRAMに適用した場合、正の電圧印加時に低電流密度で書き換えが可能となるため消費エネルギーを抑制できる。電圧を印加しないときに、抵抗変化が大きいため読み出しが容易となる。また、不揮発性メモリ素子107を、実施例5およびその変形例の記憶回路に用いることもできる。
【実施例6】
【0120】
実施例6の変形例1は、不揮発性メモリ素子107をMRAMに適用した例である。ピエゾ抵抗体15の膜厚をトンネル伝導が起こらない程度に大きくする。不揮発性メモリ素子107は、ピエゾ抵抗体15をチャネルとしたトランジスタともみなせる。この場合、不揮発性メモリ素子107は、トランジスタと2端子の磁気抵抗素子の両方の機能を備える。
【実施例6】
【0121】
図28は、実施例6の変形例1に係る記憶セルの回路図である。図28に示すように、記憶セル40は、不揮発性メモリ素子30aを備えている。端子31はソース線SLに、端子32はビット線BLに、電極33はワード線WLに接続されている。不揮発性メモリ素子30aは実施例6に係る不揮発性メモリ素子107である。不揮発性メモリ素子107がトランジスタと磁気抵抗素子の機能を有すため、記憶セル40ではスイッチ用のFETが不要となる。したがって、占有面積を削減できる。
【実施例6】
【0122】
実施例6の変形例1によれば、実施例6の不揮発性メモリ素子30aを用い、フリー層10およびピン層18のいずれか一方がビット線BLに接続されている。フリー層10およびピン層18の他方がソース線SLに接続されている。圧電体電極24はワード線WLに接続されている。このような構成により、スイッチを有さない記憶セル40を実現できる。
【実施例6】
【0123】
実施例6およびその変形例では、実施例2と同様に、圧電体22を囲むように圧電体電極24を設け、誘電分極の方向が-r方向または+r方向である。実施例2の変形例1と同様に、圧電体22のz方向の両側に圧電体電極24aおよび24bを設け、圧電体22の誘電分極方向を+z方向または-z方向としてもよい。
【実施例6】
【0124】
実施例1の構造に実施例6およびその変形例を適用してもよい。
【実施例6】
【0125】
実施例2から6およびその変形例の効果を説明するため、比較例1および比較例2について説明する。図29(a)および図29(b)は、それぞれ比較例1および2に係る磁気抵抗素子の断面図である。図29(a)に示すように、比較例1に係る磁気抵抗素子110においては、ピン層電極28と圧電体電極24とが電気的に接続されている。その他の構成は実施例2と同様であり説明を省略する。
【実施例6】
【0126】
磁気抵抗素子110において、平行状態から反平行状態に書き換えるときには、Vpin-Vfree>0となるように端子T1および端子T2に電圧を印加する。ピン層電極28に電気的に接続された圧電体電極24には、電圧Vpinが印加される。圧電体電極24には、フリー層電極26に対し正の電圧が印加される。圧電体22内に、誘電分極の方向80と同じ方向の電界が印加される。これにより、図4(a)と同様に、フリー層10には-r方向の圧力が印加される。フリー層10内の磁歪層の磁化方向がz方向であり磁歪係数が負のとき、磁歪層の磁気容易面はxy面となる。これにより、図4(b)の説明と同様にフリー層10の磁化方向が小さい電流で反転する。
【実施例6】
【0127】
一方、反平行状態から平行状態に書き換えるときには、Vpin-Vfree<0となるように端子T1および端子T2に電圧を印加する。図4(b)とは異なり、圧電体電極24には、フリー層電極26に対し負の電圧が印加される。圧電体22内に、誘電分極の方向80と逆方向の電界が印加され、フリー層10には+r方向の圧力が印加される。磁歪層の磁化容易面はxy面とはならない。よって、磁化反転の電流は削減できない。
【実施例6】
【0128】
図29(b)に示すように、比較例1に係る磁気抵抗素子112においては、フリー層電極26と圧電体電極24aとは電気的に接続され、ピン層電極28と圧電体電極24bとは電気的に接続されている。その他の構成は実施例2と同じであり説明を省略する。
【実施例6】
【0129】
磁気抵抗素子112において、平行状態から反平行状態に書き換えるときには、Vpin-Vfree>0となるように端子T1および端子T2に電圧を印加する。圧電体電極24bには、圧電体電極24aに対し正の電圧が印加される。圧電体22内に、誘電分極の方向80と同じ方向の電界が印加される。これにより、図7(a)と同様に、フリー層10には-r方向の圧力が印加され、フリー層10の磁化方向が小さい電流で反転する。
【実施例6】
【0130】
一方、反平行状態から平行状態に書き換えるときには、Vpin-Vfree<0となるように端子T1および端子T2に電圧を印加する。図7(b)とは異なり、圧電体電極24bには、圧電体電極24aに対し負の電圧が印加される。圧電体22内に、誘電分極の方向80と逆方向の電界が印加される。よって、磁化反転の電流は削減できない。
【実施例6】
【0131】
このように、比較例1および2では、一方の磁化反転の消費電流は削減できるが、他方の磁化反転の消費電流は削減できない。
【実施例6】
【0132】
このような、比較例1および2に対し、実施例2およびその変形例によれば、図3(a)から図8(b)のように、圧電体電極24、24aおよび24bには、フリー層10に印加される電圧およびピン層18に印加される電圧と異なる電圧を印加可能である。これにより、平行状態から反平行状態への書き換え、反平行状態から平行状態の書き換えのいずれの場合においても磁化反転のための電流を抑制できる。
【実施例6】
【0133】
また、実施例2においては、図4(a)および図5(a)のように、Vpin-Vfree>0のときVferr-Vfree>0である。図4(b)および図5(b)のように、Vpin-Vfree<0のときもVferr-Vfree>0である。このように、フリー層10に対しピン層18に印加される電圧の極性が反転したとき、フリー層10に対し圧電体電極24に印加される電圧の極性は変化しない。これにより、平行状態から反平行状態への書き換え、反平行状態から平行状態の書き換えのいずれの場合においても圧電体22内の電界の方向は同じである。よって、いずれの場合も磁化反転のための電流を抑制できる。
【実施例6】
【0134】
さらに、実施例2の変形例1においては、図7(a)および図8(a)のように、Vpin-Vfree>0のときVferr1-Vferr2>0である。図7(b)および図8(b)のように、Vpin-Vfree<0のときもVferr1-Vferr2>0である。このように、フリー層10に対しピン層18に印加される電圧の極性が反転したときに、電極24a(第1電極)に対し電極24b(第2電極)に印加される電圧の極性は変化しない。いずれの場合も磁化反転のための電流を抑制できる。
【実施例6】
【0135】
電圧Vpin、Vfree,Vferr,Vferr1およびVferr2は、例えば実施例3の図16の制御部45が印加する。
【実施例6】
【0136】
実施例1から実施例6およびその変形例において、フリー層10は磁歪層11と強磁性体層12を有する例を説明したが、強磁性体層12を含まなくてもよい。
【実施例6】
【0137】
以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【0138】
10 フリー層
11 磁歪層
12、16 強磁性体層
14 トンネルバリア層
14a 非磁性金属層
15、61 ピエゾ抵抗体
17 磁化固定層
18 ピン層
20 磁気抵抗層
22、62 圧電体
24、24a、24b 圧電体電極
26 フリー層電極
28 ピン層電極
51 チャネル
52 ゲート絶縁膜
53 ポリシリコン層
54 金属層
55 ゲート
56、66 ソース
58、68 ドレイン
64 ゲート電極
71a、71b インバータ
72 双安定回路
80、82 誘電分極の方向
図面
【図1】
0
【図2】
1
【図3】
2
【図4】
3
【図5】
4
【図6】
5
【図7】
6
【図8】
7
【図9】
8
【図10】
9
【図11】
10
【図12】
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【図13】
12
【図14】
13
【図15】
14
【図16】
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【図17】
16
【図18】
17
【図19】
18
【図20】
19
【図21】
20
【図22】
21
【図23】
22
【図24】
23
【図25】
24
【図26】
25
【図27】
26
【図28】
27
【図29】
28