TOP > 国内特許検索 > アナログデジタル変換器 > 明細書

明細書 :アナログデジタル変換器

発行国 日本国特許庁(JP)
公報種別 再公表特許(A1)
発行日 平成30年5月31日(2018.5.31)
発明の名称または考案の名称 アナログデジタル変換器
国際特許分類 H03M   1/14        (2006.01)
H03M   1/36        (2006.01)
H03M   1/44        (2006.01)
FI H03M 1/14 A
H03M 1/36
H03M 1/44
国際予備審査の請求
全頁数 31
出願番号 特願2017-535324 (P2017-535324)
国際出願番号 PCT/JP2016/072724
国際公開番号 WO2017/029984
国際出願日 平成28年8月3日(2016.8.3)
国際公開日 平成29年2月23日(2017.2.23)
優先権出願番号 2015162086
優先日 平成27年8月19日(2015.8.19)
優先権主張国 日本国(JP)
指定国 AP(BW , GH , GM , KE , LR , LS , MW , MZ , NA , RW , SD , SL , ST , SZ , TZ , UG , ZM , ZW) , EA(AM , AZ , BY , KG , KZ , RU , TJ , TM) , EP(AL , AT , BE , BG , CH , CY , CZ , DE , DK , EE , ES , FI , FR , GB , GR , HR , HU , IE , IS , IT , LT , LU , LV , MC , MK , MT , NL , NO , PL , PT , RO , RS , SE , SI , SK , SM , TR) , OA(BF , BJ , CF , CG , CI , CM , GA , GN , GQ , GW , KM , ML , MR , NE , SN , TD , TG) , AE , AG , AL , AM , AO , AT , AU , AZ , BA , BB , BG , BH , BN , BR , BW , BY , BZ , CA , CH , CL , CN , CO , CR , CU , CZ , DE , DK , DM , DO , DZ , EC , EE , EG , ES , FI , GB , GD , GE , GH , GM , GT , HN , HR , HU , ID , IL , IN , IR , IS , JP , KE , KG , KN , KP , KR , KZ , LA , LC , LK , LR , LS , LU , LY , MA , MD , ME , MG , MK , MN , MW , MX , MY , MZ , NA , NG , NI , NO , NZ , OM , PA , PE , PG , PH , PL , PT , QA , RO , RS , RU , RW , SA , SC , SD , SE , SG , SK , SL , SM , ST , SV , SY , TH , TJ , TM , TN , TR , TT , TZ , UA , UG , US
発明者または考案者 【氏名】大畠 賢一
出願人 【識別番号】504258527
【氏名又は名称】国立大学法人 鹿児島大学
個別代理人の代理人 【識別番号】100090273、【弁理士】、【氏名又は名称】國分 孝悦
審査請求 未請求
テーマコード 5J022
Fターム 5J022AA06
5J022AA08
5J022AA15
5J022BA05
5J022BA06
5J022CA10
5J022CB02
5J022CD03
5J022CE05
5J022CF01
5J022CF03
要約 トラックアンドホールド回路(11)によりサンプリングされたアナログ入力信号の入力電位と互いに異なる参照電位とを複数の比較器により比較してデジタル信号の上位側の所定のビット数の値を決定する並列型AD変換器(12)と、トラックアンドホールド回路によりサンプリングされたアナログ入力信号の入力電位を一定の速度で低下させていき、並列型AD変換器で決定した値に対応する参照電位と等しくなるまでの時間をデジタル値に変換してデジタル信号の残りの下位側の値を決定するシングルスロープ型AD変換器(13)とを組み合わせてAD変換を行うようにして、シングルスロープ型AD変換器のビット数を低減し、小面積及び低消費電力で、かつ高速なAD変換を可能にする。
特許請求の範囲 【請求項1】
入力されるアナログ入力信号をデジタル信号に変換するアナログデジタル変換器であって、
前記アナログ入力信号をサンプリングするトラックアンドホールド回路と、
サンプリングされた前記アナログ入力信号に応じた入力電位及び互いに異なる参照電位が入力され、前記入力電位と前記参照電位とを比較する複数の比較器を有し、前記複数の比較器の出力に基づいて前記デジタル信号の上位側の所定のビット数の値を決定する並列型アナログデジタル変換器と、
サンプリングされた前記アナログ入力信号に応じた前記入力電位を一定の速度で低下させていき、前記並列型アナログデジタル変換器で決定した値に対応する前記参照電位と等しくなるまでの時間をデジタル値に変換して前記デジタル信号の残りの下位側の値を決定するシングルスロープ型アナログデジタル変換器とを有することを特徴とするアナログデジタル変換器。
【請求項2】
前記シングルスロープ型アナログデジタル変換器は、前記アナログ入力信号に応じた前記入力電位を低下させ始めてから、前記並列型アナログデジタル変換器が有する前記複数の比較器の出力のうちの何れか1つの出力が遷移するまでの時間を、前記参照電位と等しくなるまでの時間とすることを特徴とする請求項1記載のアナログデジタル変換器。
【請求項3】
入力されるアナログ入力信号をデジタル信号に変換するアナログデジタル変換器であって、
前記アナログ入力信号をサンプリングするトラックアンドホールド回路と、
サンプリングされた前記アナログ入力信号に応じた入力電位を一定の速度で低下させるランプ回路と、
前記入力電位及び互いに異なる参照電位が入力され、前記入力電位と前記参照電位とを比較する複数の比較器と、
前記ランプ回路によって前記入力電位を低下させているときに、前記複数の比較器の出力のうちで最も早く遷移した出力を検出し、検出結果に基づいて前記デジタル信号の上位側の所定のビット数の値を決定する検出回路と、
前記ランプ回路によって前記入力電位を低下させ始めてから、前記検出回路が前記最も早く遷移した出力を検出するまでの時間をデジタル値に変換して前記デジタル信号の残りの下位側の値を決定する時間-デジタル変換器とを有することを特徴とするアナログデジタル変換器。
【請求項4】
複数の前記参照電位のうちの第1の参照電位が入力される前記比較器に、前記第1の参照電位とは異なる、前記複数の参照電位のうちの第2の参照電位を、前記入力電位に変えて入力するためのスイッチと、
前記比較器に入力される前記第2の参照電位を前記ランプ回路によって一定の速度で低下させていったときの前記時間-デジタル変換器の出力に基づいて、前記ランプ回路により電位を低下させる速度を調整する補正制御回路とを有することを特徴とする請求項3記載のアナログデジタル変換器。
【請求項5】
前記検出回路は、
前記複数の比較器のうちの対応する前記比較器の出力が入力され、入力される前記比較器の出力が遷移したときに出力が遷移する複数の第1のフリップフロップと、
前記第1のフリップフロップの出力を用いて前記デジタル信号の上位側の値に係る論理演算を行う演算回路と、
前記複数の第1のフリップフロップの出力のうちの何れか1つの出力が遷移したときに前記演算回路の出力を取り込んで保持する複数の第2のフリップフロップとを有することを特徴とする請求項3記載のアナログデジタル変換器。
【請求項6】
複数の前記参照電位のうちの第1の参照電位が入力される前記比較器に、前記第1の参照電位とは異なる、前記複数の参照電位のうちの第2の参照電位を、前記入力電位に変えて入力するためのスイッチと、
前記比較器に入力される前記第2の参照電位を前記ランプ回路によって一定の速度で低下させていったときの前記時間-デジタル変換器の出力に基づいて、前記ランプ回路により電位を低下させる速度を調整する補正制御回路とを有することを特徴とする請求項5記載のアナログデジタル変換器。
【請求項7】
前記参照電位は、一定の電位差で高くなるように設定されていることを特徴とする請求項1~6の何れか1項に記載のアナログデジタル変換器。
【請求項8】
入力されるアナログ入力信号をデジタル信号に変換するアナログデジタル変換器であって、
前記アナログ入力信号をサンプリングするトラックアンドホールド回路と、
サンプリングされた前記アナログ入力信号に応じた入力電位及び互いに異なる第1の参照電位が入力され、前記入力電位と前記第1の参照電位とを比較する複数の第1の比較器と、
前記複数の第1の比較器の出力に基づいて前記デジタル信号の上位側の所定のビット数の値を決定するエンコーダと、
決定された前記デジタル信号の上位側の値に対応する電位を前記入力電位から減じた残差成分を発生させる残差発生回路と、
前記残差成分及び第2の参照電位が入力され、前記残差成分と前記第2の参照電位とを比較する第2の比較器と、
前記第2の比較器に入力される前記残差成分を一定の速度で低下させるランプ回路と、
前記ランプ回路によって前記残差成分を低下させ始めてから、前記第2の比較器の出力が遷移するまでの時間をデジタル値に変換して前記デジタル信号の残りの下位側の値を決定する時間-デジタル変換器とを有することを特徴とするアナログデジタル変換器。
【請求項9】
前記第1の比較器は、クロック信号に同期して入力を取り込み比較する離散時間比較器であり、
前記第2の比較器は、入力の比較を常時行う連続時間比較器であることを特徴とする請求項8記載のアナログデジタル変換器。
【請求項10】
前記残差発生回路は、
前記エンコーダの出力をデジタルアナログ変換し、決定された前記デジタル信号の上位側の値に対応する電位を出力するデジタルアナログ変換器と、
前記入力電位から前記デジタルアナログ変換器が出力する電位を減算する減算器とを有することを特徴とする請求項9記載のアナログデジタル変換器。
【請求項11】
前記残差発生回路は、
前記アナログ入力信号及び前記エンコーダの出力が入力され、前記アナログ入力信号に応じた入力電位から前記デジタル信号の上位側の値に対応する電位を減じた残差成分を出力する容量型デジタルアナログ変換器であることを特徴とする請求項9記載のアナログデジタル変換器。
発明の詳細な説明 【技術分野】
【0001】
本発明は、アナログデジタル変換器(AD変換器)に関する。
【背景技術】
【0002】
アナログ信号をデジタル信号に変換するアナログデジタル変換器(AD変換器)の1つにシングルスロープ型AD変換器がある(例えば、非特許文献1、2参照)。シングルスロープ型AD変換器は、小面積、低消費電力のAD変換器であるが、変換速度が遅いという欠点がある。このため、従来、シングルスロープ型AD変換器の用途は、イメージセンサ等に限られていた。
【0003】
図9Aは、シングルスロープ型AD変換器の構成例を示す図であり、図9Bは、シングルスロープ型AD変換器の動作原理を示す図である。図9Aに示すシングルスロープ型AD変換器は、トラックアンドホールド(track and hold:TH)回路91、比較器92、ランプ回路(RAMP)93、及び時間-デジタル変換器(time to digital converter:TDC)94を有する。
【0004】
トラックアンドホールド回路91は、クロック信号CKによってオン/オフ制御されアナログ入力信号VINを伝達するスイッチSW91と、スイッチSW91を介して伝達されたアナログ入力信号VINを保持する保持容量C91とを有する。比較器92は、入力電位Vsamと参照電位Vrefとを比較し、その比較結果に応じた信号S91を出力する。入力電位Vsamは、トラックアンドホールド回路91により入力及び保持されたアナログ入力信号VINに応じた電位であり、AD変換動作における比較期間にはランプ回路93によって一定の速度で低下していく。
【0005】
ランプ回路93は、スイッチSW92と、スイッチSW92を介して入力電位Vsamの入力ノードに接続される電流源IS91とを有する。ランプ回路93は、AD変換処理の比較動作時に、スイッチSW92がオンとなって電流源IS91が入力電位Vsamの入力ノードに接続され、入力電位Vsamを一定の速度で低下させる。時間-デジタル変換器94は、比較器92から出力される信号S91により示される時間差をデジタル値に変換し、デジタル信号DOUTとして出力する。
【0006】
図9Aに示したシングルスロープ型AD変換器は、図9Bに一例を示すように、クロック信号CKがハイレベルである時刻T91~T92にて、入力されるアナログ入力信号VINをトラックアンドホールド回路91によりサンプリングする。トラックアンドホールド回路91でアナログ入力信号VINをサンプリングした後、時刻T93からAD変換処理の比較動作を開始し、サンプリングされたアナログ入力信号VINに応じた入力電位Vsamをランプ回路93で一定の速度で低下させる。
【0007】
AD変換処理の比較動作において、アナログ入力信号VINに応じた入力電位Vsamをランプ回路93により低下させ始めた時(比較動作の開始時)に比較器92から出力される信号S91は、入力電位Vsamが参照電位Vrefより高いのでハイレベルである(時刻T93)。その後、入力電位Vsamが低下していき、入力電位Vsamと参照電位Vrefが等しくなると、比較器92から出力される信号S91は、ローレベルとなる(時刻T94)。
【0008】
入力電位Vsamをランプ回路93により低下させ始めてから、入力電位Vsamと参照電位Vrefが等しくなるまで、すなわち比較器92から出力される信号S91がハイレベルである時刻T93~T94の時間tsamを時間-デジタル変換器94でデジタル値に変換する。時間tsamは、AD変換処理の比較動作の開始時においてトラックアンドホールド回路91に保持されているアナログ入力信号VINに応じた電位Vsに比例するため、時間-デジタル変換器94の出力はアナログ入力信号VINのAD変換結果となる。
【0009】
このようにして、時刻T91~T92においてサンプリングされたアナログ入力信号VINをAD変換して得られたデジタル値DOUT2がデジタル信号DOUTとして出力される。なお、デジタル値DOUT1は、1つ前にサンプリングされたアナログ入力信号VINのAD変換結果である。
【0010】
図9Aに示したシングルスロープ型AD変換器において、時間-デジタル変換器94のビット数をn(出力値が0~(2n-1))とし時間分解能をΔtとすると、時間tsamの最大値tsam(max)は2nΔtと表せる。例えば、10ビットのデジタル信号に変換するシングルスロープ型AD変換器を作ることを考えると、時間分解能Δtが100psである場合、時間tsam(max)は102.4nsとなる。AD変換器における入力信号のサンプリング周期Tsは、トラック期間ttrと時間tsam(max)とを合わせた時間に略等しいので、AD変換器のサンプリング周波数は10MHz以下になってしまう。
【0011】
このように、シングルスロープ型AD変換器は、構成部品が少なく回路面積や消費電力が小さいものの、変換時間が精度(ビット数)に対して指数関数的に増加するために高速化することが困難であった。
【先行技術文献】
【0012】

【非特許文献1】Rudy van de Plassche, CMOS Integrated Analog-to-Digital and Digital-to-Analog Converters, Kluwer Academic Publishers, 2003
【非特許文献2】Dongmyung Lee et al.,“Low-Noise In-Pixel Comparing Active Pixel Sensor Using Column-Level Single-Slope ADC”, IEEE Transactions on Electron Devices, vol.55, no.12, pp.3383-3388, Dec. 2008
【発明の概要】
【発明が解決しようとする課題】
【0013】
本発明の目的は、小面積及び低消費電力で、かつ高速にAD変換を行うことが可能なAD変換器を提供することにある。
【課題を解決するための手段】
【0014】
本発明に係るアナログデジタル変換器は、入力されるアナログ入力信号をデジタル信号に変換するアナログデジタル変換器であって、前記アナログ入力信号をサンプリングするトラックアンドホールド回路と、サンプリングされた前記アナログ入力信号に応じた入力電位及び互いに異なる参照電位が入力され、前記入力電位と前記参照電位とを比較する複数の比較器を有し、前記複数の比較器の出力に基づいて前記デジタル信号の上位側の所定のビット数の値を決定する並列型アナログデジタル変換器と、サンプリングされた前記アナログ入力信号に応じた前記入力電位を一定の速度で低下させていき、前記並列型アナログデジタル変換器で決定した値に対応する前記参照電位と等しくなるまでの時間をデジタル値に変換して前記デジタル信号の残りの下位側の値を決定するシングルスロープ型アナログデジタル変換器とを有することを特徴とする。
【発明の効果】
【0015】
本発明によれば、並列型アナログデジタル変換器とシングルスロープ型アナログデジタル変換器とを組み合わせ、デジタル信号の上位側の変換を並列型アナログデジタル変換器で行い、下位側の変換をシングルスロープ型アナログデジタル変換器で行う。これによりシングルスロープ型アナログデジタル変換器のビット数を減らすことができ、小面積及び低消費電力で、かつ高速にアナログデジタル変換を行うことが可能なアナログデジタル変換器を提供することが可能となる。
【図面の簡単な説明】
【0016】
【図1A】図1Aは、本発明の実施形態におけるアナログデジタル変換器を模式的に示す図である。
【図1B】図1Bは、図1Aに示すアナログデジタル変換器の動作を説明する図である。
【図2A】図2Aは、第1の実施形態におけるアナログデジタル変換器の構成例を示す図である。
【図2B】図2Bは、第1の実施形態における比較器の動作を説明する図である。
【図3】図3は、第1の実施形態における比較器の構成例を示す図である。
【図4A】図4Aは、第1の実施形態における検出回路の構成例を示す図である。
【図4B】図4Bは、第1の実施形態における検出回路の動作例を示すタイミングチャートである。
【図5】図5は、第1の実施形態における時間-デジタル変換器の構成例を示す図である。
【図6A】図6Aは、第1の実施形態における時間-デジタル変換器の他の構成例を示す図である。
【図6B】図6Bは、図6Aに示す時間-デジタル変換器における時間分解能を説明する図である。
【図7A】図7Aは、アナログ入力信号に対するデジタル信号の一例を示す図である。
【図7B】図7Bは、第1の実施形態におけるアナログデジタル変換器での誤差補正の例を説明する図である。
【図7C】図7Cは、誤差補正に係る電流量調整を説明する図である。
【図8】図8は、第1の実施形態におけるアナログデジタル変換器の動作例を示すタイミングチャートである。
【図9A】図9Aは、シングルスロープ型アナログデジタル変換器の構成例を示す図である。
【図9B】図9Bは、シングルスロープ型アナログデジタル変換器の動作を説明する図である。
【図10】図10は、第2の実施形態におけるアナログデジタル変換器の構成例を示す図である。
【図11】図11は、第2の実施形態における離散時間比較器の構成例を示す図である。
【図12】図12は、第2の実施形態におけるアナログデジタル変換器の他の構成例を示す図である。
【図13】図13は、第2の実施形態における容量型DA変換器の構成例を示す図である。
【発明を実施するための形態】
【0017】
以下、本発明の実施形態を図面に基づいて説明する。

【0018】
(第1の実施形態)
本発明の第1の実施形態について説明する。
図1Aは、本発明の一実施形態におけるアナログデジタル変換器(AD変換器)を示す模式図である。本実施形態におけるAD変換器は、図1Aに示すようにトラックアンドホールド回路11及びAD変換器12、13を有し、入力されたアナログ入力信号VINをnビット(nは自然数)のデジタル信号DOUT[n-1:0]に変換して出力する。

【0019】
トラックアンドホールド(track and hold:TH)回路11は、クロック信号CKによって制御され、入力されるアナログ入力信号VINをサンプリングしてAD変換器12、13に供給する。例えば図1Bに示すように、トラックアンドホールド回路11は、クロック信号CKがハイレベルのときにトラックモードとなり、アナログ入力信号VINを伝達して出力する。また、トラックアンドホールド回路11は、クロック信号CKがローレベルのときにホールドモードとなり、トラックモードにて伝達されたアナログ入力信号VINを保持する。

【0020】
AD変換器(CADC)12は、(n-m)ビット(mはnより小さい自然数)の並列型AD変換器である。AD変換器(CADC)12は、デジタル信号DOUT[n-1:0]のうちの上位側の(n-m)ビットについての((n-m)ビットの値を決定するための)AD変換処理を行う。AD変換器(CADC)12は、図1Bに一例を示すように、サンプリングされたアナログ入力信号VINの電位Vsamが、一定の電位差を有するように設定された互いに異なる複数の参照電位における何れの参照電位間に存在するかを判定することにより、出力するデジタル信号DOUT[n-1:m]の値を決定する。

【0021】
AD変換器(FADC)13は、mビットのシングルスロープ型AD変換器である。AD変換器(FADC)13は、デジタル信号DOUT[n-1:0]のうちの下位側のmビットについての(mビットの値を決定するための)AD変換処理を行う。AD変換器(FADC)13は、サンプリングされたアナログ入力信号VINの電位Vsamを一定の速度で低下させていき、電位Vsamより低い参照電位のうちで最大の参照電位と等しくなるまでの時間をデジタル値に変換することで、出力するデジタル信号DOUT[m-1:0]の値を決定する。これにより、AD変換器(FADC)13は、図1Bに一例を示すように、AD変換器(CADC)12でのAD変換処理による残差成分、言い換えればサンプリングされたアナログ入力信号VINの電位Vsamとその電位Vsamより低い参照電位のうちで最大の参照電位との電位差(残差成分)VresをAD変換処理して、出力するデジタル信号DOUT[m-1:0]の値を決定する。

【0022】
このように本実施形態では、(n-m)ビットの並列型AD変換器とmビットのシングルスロープ型AD変換器とを組み合わせてAD変換を行い、アナログ入力信号VINをnビットのデジタル信号DOUT[n-1:0]に変換する。アナログ入力信号VINからデジタル信号DOUT[n-1:0]への変換は、高速性に優れた並列型AD変換器で粗い変換を行い、その残差成分をシングルスロープ型AD変換器で変換を行う。

【0023】
このような構成とすることで、シングルスロープ型AD変換器のビット数を減らしてシングルスロープ型AD変換器での変換時間を低減することができ、小面積、低消費電力、かつ高速なAD変換器を実現することができる。nビットのAD変換器を(n-m)ビットの並列型AD変換器とmビットのシングルスロープ型AD変換器とを組み合わせて構成することで、nビットのシングルスロープ型AD変換器だけで構成した場合と比較して、シングルスロープ型AD変換器でのAD変換処理の比較動作期間をおよそ1/2n-mに短縮することができる。

【0024】
図2Aは、第1の実施形態におけるAD変換器の構成例を示す図である。図2Aには、入力されたアナログ入力信号VINを8ビットのデジタル信号DOUT[7:0]に変換するAD変換器を一例として示している。本例においては、デジタル信号DOUT[7:0]のうちの上位側の2ビットDOUT[7:6]についてのAD変換処理を並列型AD変換器で行い、下位側の6ビットDOUT[5:0]についてのAD変換処理をシングルスロープ型AD変換器で行う。

【0025】
図2Aに例示する第1の実施形態におけるAD変換器は、制御回路21、トラックアンドホールド回路22、比較器23-0、23-1、23-2、23-3、ランプ回路24、検出回路25、及び時間-デジタル変換器26を有する。並列型AD変換器としての機能を、比較器23-0~23-3及び検出回路25等によって実現し、シングルスロープ型AD変換器としての機能を、比較器23-0~23-3、ランプ回路24、検出回路25、及び時間-デジタル変換器26等によって実現する。

【0026】
制御回路21は、アナログ入力信号VINからデジタル信号DOUTへのAD変換処理を統括的に制御する。例えば、制御回路21は、トラックアンドホールド回路22の動作を制御するクロック信号CKや、ランプ回路24及び時間-デジタル変換器26の動作を制御するスタート信号STARTを出力する。

【0027】
トラックアンドホールド(track and hold:TH)回路22は、クロック信号CKによってオン/オフ制御されアナログ入力信号VINを伝達するスイッチSW1と、スイッチSW1を介して伝達されたアナログ入力信号VINを保持する保持容量C1とを有する。トラックアンドホールド回路22は、クロック信号CKがハイレベルのときにスイッチSW1がオン(導通)しトラックモードとなり、クロック信号CKがローレベルのときにスイッチSW1がオフ(非導通)になりホールドモードとなる。トラックモードにおいては、入力されたアナログ入力信号VINがスイッチSW1を介して出力端に伝達され、ホールドモードにおいては、トラックモードにて伝達されたアナログ入力信号VINが保持される。

【0028】
比較器23-0は、入力電位Vsam及び参照電位VBが入力される。比較器23-0は、入力電位Vsamと参照電位VBとを比較し、その比較結果に応じた出力信号S0を出力する。また、比較器23-1は、入力電位Vsam及び参照電位Vref1が入力される。比較器23-1は、入力電位Vsamと参照電位Vref1とを比較し、その比較結果に応じた出力信号S1を出力する。

【0029】
比較器23-2は、入力電位Vsam及び参照電位Vref2が入力される。比較器23-2は、入力電位Vsamと参照電位Vref2とを比較し、その比較結果に応じた出力信号S2を出力する。また、比較器23-3は、入力電位Vsam及び参照電位Vref3が入力される。比較器23-3は、入力電位Vsamと参照電位Vref3とを比較し、その比較結果に応じた出力信号S3を出力する。

【0030】
ここで、入力電位Vsamは、図2Bに示すように、AD変換処理のサンプリング動作完了時(トラックモードの終了時の時刻T11)に、トラックアンドホールド回路22により入力及び保持されたアナログ入力信号VINに応じた電位であり、AD変換処理の比較動作時(時刻T12以降)にランプ回路24によって一定の速度で電位が低下していく。また、参照電位VB、Vref1、Vref2、Vref3は、例えば、低電位側の基準電圧VBと高電位側の基準電圧VTとの間を、同じ抵抗値を有する複数の抵抗が直列に接続された抵抗ラダー回路で抵抗分圧することで生成され、電位VB、Vref1、Vref2、Vref3、VTの順に一定の電位差で電位が高くなる。

【0031】
本実施形態における比較器23(23-0~23-3)の構成例を図3に示す。図3に示す比較器23は、差動対(駆動部)及びカレントミラー回路(負荷部)を用いた比較器であり、NチャネルMOS(metal oxide semiconductor)トランジスタMT11、MT12、MT16、MT17、及びPチャネルMOSトランジスタMT13、MT14、MT15を有する。

【0032】
トランジスタMT11は、ゲートに入力信号INPが供給され、ソースがトランジスタMT16のドレインに接続され、ドレインがトランジスタMT13のドレインに接続される。トランジスタMT12は、ゲートに入力信号INNが供給され、ソースがトランジスタMT16のドレインに接続され、ドレインがトランジスタMT14のドレインに接続される。本実施形態における比較器23では、入力電位Vsamが入力信号INPとして入力され、参照電位が入力信号INNとして入力される。

【0033】
トランジスタMT13及びMT14のソースに電源電圧が供給される。トランジスタMT13のゲートとトランジスタMT14のゲートとが接続され、その接続点がトランジスタMT14のドレインに接続される。すなわち、トランジスタMT13及びMT14は、カレントミラー接続されている。

【0034】
トランジスタMT15は、ゲートがトランジスタMT11のドレインとトランジスタMT13のドレインとの接続点に接続され、ソースに電源電圧が供給され、ドレインがトランジスタMT17のドレインに接続される。トランジスタMT15のドレインとトランジスタMT17のドレインとの接続点の電位が出力信号OUTとして出力される。トランジスタMT16及びMT17は、ソースが基準電圧に接続され、ゲートに所定の電圧のバイアス信号BIASが供給されており、電流源として機能する。

【0035】
図3に示した構成によれば、入力信号INPの電位が入力信号INNの電位より高い(入力電位Vsamが参照電位より高い)場合、差動対の入力信号INP側に多くの電流が流れることによりトランジスタMT15がオンして、出力信号OUTはハイレベルになる。一方、入力信号INPの電位が入力信号INNの電位より低い(入力電位Vsamが参照電位より低い)場合、差動対の入力信号INN側に多くの電流が流れることによりトランジスタMT15がオフして、出力信号OUTはローレベルになる。

【0036】
したがって、図2Aに示した比較器23-0~23-3の各々は、図2Bに示すように、入力電位Vsamと入力される参照電位とを比較した結果、入力電位Vsamが参照電位より高いときには出力信号S0~S3をハイレベル(電源電圧VDD)とする。一方、入力電位Vsamが参照電位以下のときには出力信号S0~S3をローレベル(基準電圧VSS)とする。

【0037】
ランプ回路(RAMP)24は、スタート信号STARTによってオン/オフ制御されるスイッチSW2と、スイッチSW2を介して入力電位Vsamの入力ノードに接続される電流源IS1とを有する。ここで、スタート信号STARTは、AD変換処理の比較動作時(図2Bに示す時刻T12以降)にハイレベルとされる。ランプ回路24は、スタート信号STARTがハイレベルのときにスイッチSW2がオンとなって電流源IS1が入力電位Vsamの入力ノードに接続され、入力電位Vsamを一定の速度で低下させる。

【0038】
検出回路25は、比較器23-0~23-3の出力信号S0~S3のうち、どの出力信号がAD変換処理において最も早くハイレベルからローレベルに遷移したかを検出する。検出回路25は、AD変換処理において最も早くハイレベルからローレベルに遷移した出力信号の検出結果、すなわち出力信号S0~S3のうちの何れの出力信号が最も早く遷移したかに応じて、デジタル信号DOUT[7:0]のうちの上位側の2ビットDOUT[7:6]の値を決定する。

【0039】
例えば、図2Bに示すように、時刻T13において入力電位Vsamと参照電位Vref2との高低関係が逆転し、比較器23-2の出力信号S2が最も早くハイレベルからローレベルに遷移したとする。この場合、サンプリングされたアナログ入力信号VINの電位が参照電位Vref2と参照電位Vref3との間にあったことになるので、検出回路25は、デジタル信号DOUT[7:6]の値を“10”と決定する。また、検出回路25は、出力信号S0~S3の何れかがハイレベルからローレベルに遷移すると、ストップ信号STOPをローレベルにする。なお、ストップ信号STOPは、負論理の信号であり、AD変換処理の比較動作を開始する前にハイレベルにリセットされている。

【0040】
図4Aは、本実施形態における検出回路25の構成例を示す図である。本実施形態における検出回路25は、例えば図4Aに示すようにフリップフロップ(リセット付き)41-0、41-1、41-2、41-3、NOR回路(論理和演算回路)42、43、44、及びフリップフロップ45、46を有する。

【0041】
フリップフロップ41-0~41-3の各々は、データ入力端子(D)に電源電圧が供給され、リセット信号入力端子(R)にリセット信号RESETが入力される。フリップフロップ41-0のクロック信号入力端子(CK)には比較器23-0の出力信号S0が入力され、フリップフロップ41-1のクロック信号入力端子(CK)には比較器23-1の出力信号S1が入力される。また、フリップフロップ41-2のクロック信号入力端子(CK)には比較器23-2の出力信号S2が入力され、フリップフロップ41-3のクロック信号入力端子(CK)には比較器23-3の出力信号S3が入力される。

【0042】
NOR回路42は、フリップフロップ41-0~41-3の出力端子(Q)からの出力が入力され、その演算結果をストップ信号STOPとして出力する。NOR回路43は、フリップフロップ41-0及び41-1の出力端子(Q)からの出力が入力され、その演算結果を出力する。NOR回路44は、フリップフロップ41-0及び41-2の出力端子(Q)からの出力が入力され、その演算結果を出力する。

【0043】
フリップフロップ45は、データ入力端子(D)にNOR回路43の出力が入力され、クロック信号入力端子(CK)にNOR回路42の出力が入力される。フリップフロップ46は、データ入力端子(D)にNOR回路44の出力が入力され、クロック信号入力端子(CK)にNOR回路42の出力が入力される。フリップフロップ45の出力端子(Q)からの出力がデジタル信号DOUT[7]として出力され、フリップフロップ46の出力端子(Q)からの出力がデジタル信号DOUT[6]として出力される。

【0044】
図4Aに示した検出回路25において、フリップフロップ41-0~41-3の出力は、AD変換処理の比較動作を開始する前にリセット信号RESETによってリセットされており、AD変換処理の比較動作の開始時にはローレベル(“0”)である。そして、AD変換処理の比較動作を開始した後、出力信号S0~S3が立ち下がる、すなわちハイレベルからローレベルに遷移すると、その遷移した出力信号S0~S3がクロック信号入力端子(CK)に入力されているフリップフロップ41-0~41-3の出力が、ローレベル(“0”)からハイレベル(“1”)になる。

【0045】
すべてのフリップフロップ41-0~41-3の出力がローレベル(“0”)である状態から、何れかのフリップフロップ41-0~41-3の出力がハイレベル(“1”)に変化すると、NOR回路42の出力(ストップ信号STOP)がハイレベルからローレベルになる。NOR回路42の出力がハイレベルからローレベルになることで、フリップフロップ45及び46は、NOR回路43及び44の出力を取り込んで保持し、デジタル信号DOUT[7]及びデジタル信号DOUT[6]として出力する。

【0046】
例えば、図4Bに示すように時刻T21にて、比較器23-2の出力信号S2が最も早くハイレベルからローレベルに遷移した場合、フリップフロップ41-2の出力がローレベル(“0”)からハイレベル(“1”)になる。すなわち、フリップフロップ41-2の出力がハイレベル(“1”)であり、それ以外のフリップフロップ41-0、41-1、41-3の出力がローレベル(“0”)である。

【0047】
これにより、NOR回路42の出力がハイレベルからローレベルになる。また、NOR回路43の出力はハイレベル(“1”)であり、NOR回路44の出力はローレベル(“0”)である。NOR回路42の出力がハイレベルからローレベルになることで、フリップフロップ45が、NOR回路43の出力であるハイレベル(“1”)を取り込んで保持し、フリップフロップ46が、NOR回路44の出力であるローレベル(“0”)を取り込んで保持する。

【0048】
したがって、時刻T21にて比較器23-2の出力信号S2がハイレベルからローレベルに遷移することにより、ストップ信号STOPがハイレベルからローレベルになり、デジタル信号DOUT[7:6]として値“10”が出力される。なお、出力信号S2がハイレベルからローレベルに遷移した後に他の出力信号S0、S1、S3がハイレベルからローレベルに遷移したとしても、他の出力信号S0、S1、S3の遷移ではNOR回路42の出力は変化しないのでストップ信号STOPも変化しない。また、NOR回路42の出力が変化しないので、フリップフロップ45及び46は保持している値を維持しデジタル信号DOUT[7:6]も変化することはない。

【0049】
また、比較器23-3の出力信号S3が最も早くハイレベルからローレベルに遷移した場合、フリップフロップ41-3の出力だけがハイレベル(“1”)になるので、デジタル信号DOUT[7:6]として値“11”が出力される。比較器23-1の出力信号S1が最も早くハイレベルからローレベルに遷移した場合、フリップフロップ41-1の出力だけがハイレベル(“1”)になるので、デジタル信号DOUT[7:6]として値“01”が出力される。比較器23-0の出力信号S0が最も早くハイレベルからローレベルに遷移した場合、フリップフロップ41-0の出力だけがハイレベル(“1”)になるので、デジタル信号DOUT[7:6]として値“00”が出力される。

【0050】
図2Aに戻り、時間-デジタル変換器(time to digital converter:TDC)26は、スタート信号STARTがハイレベルに遷移してからストップ信号STOPがローレベルに遷移するまでの時間差を測定し、その時間差をデジタル値に変換することにより、デジタル信号DOUT[7:0]のうちの下位側の6ビットDOUT[5:0]の値を決定する。スタート信号STARTがハイレベルに遷移した時刻は、ランプ回路24により入力電位Vsamを一定の速度で低下させ始める時刻(図2Bに示した例での時刻T12)に対応する。ストップ信号STOPがローレベルに遷移した時刻は、比較器23-0~23-3の出力信号S0~S3の何れか(最先の1つ)がハイレベルからローレベルに遷移した時刻(図2Bに示した例での時刻T13)に対応する。

【0051】
すなわち、時間-デジタル変換器26によって測定されるスタート信号STARTがハイレベルに遷移してからストップ信号STOPがローレベルに遷移するまでの時間差tresは、サンプリングされたアナログ入力信号VINの入力電位Vsamとその入力電位Vsamより低い参照電位のうちで最大の参照電位との電位差(残差成分)Vresを時間に変換したものに相当する。したがって、時間-デジタル変換器26によって測定された時間差tresをデジタル値に変換することにより、デジタル信号DOUT[5:0]の値が得られる。

【0052】
図5は、本実施形態における時間-デジタル変換器26の構成例を示す図である。図5に示す時間-デジタル変換器26は、リング発振器(リングオシレータ)51、スイッチSW51、及びカウンタ52を有する。

【0053】
リング発振器51は、NAND(否定論理積演算)回路53及び複数のインバータ54を有する。インバータ54は、偶数個配置されており、NAND回路53と偶数個のインバータ54とが直列に接続されている。NAND回路53にはスタート信号START及び前段(又は最終段)に接続されたインバータ54の出力が入力され、NAND回路53の出力が次段(又は初段)に接続されたインバータ54に入力される。

【0054】
スイッチSW51は、リング発振器51の出力とカウンタ52の入力との間に設けられ、ストップ信号STOPによってオン/オフ制御される。スイッチSW51は、ストップ信号STOPがハイレベルのときにオン(導通)となり、ストップ信号STOPがローレベルのときにオフ(非導通)となる。カウンタ52は、スイッチSW51を介して入力されるリング発振器51の出力をカウントし、カウント値をデジタル信号DOUT[5:0]として出力する。

【0055】
図5に示した時間-デジタル変換器26は、スタート信号STARTがローレベルからハイレベルに遷移すると、リング発振器51が発振信号を出力する。スタート信号STARTがハイレベルに遷移する前(又は遷移すると同時)に、ストップ信号STOPはハイレベルとされているので、リング発振器51が出力する発振信号は、スイッチSW51を介してカウンタ52に入力される。その後、ストップ信号STOPがハイレベルからローレベルに遷移すると、スイッチSW51がオフして、リング発振器51からカウンタ52への発振信号の入力が遮断される。この間、カウンタ52は、リング発振器51の出力をカウントしており、カウント値をデジタル信号DOUT[5:0]として出力する。

【0056】
図6Aは、本実施形態における時間-デジタル変換器26の他の構成例を示す図である。図5に示した時間-デジタル変換器26は、小面積かつ低消費電力な構成ではあるが、リング発振器51の出力(発振信号)の周期が時間分解能となり大きい。そこで、図6Aに示す例では、リング発振器51の内部ノードの位相情報を用いることで、より小さい時間分解能で測定できるようにする。

【0057】
図6Aに示す時間-デジタル変換器26は、リング発振器(リングオシレータ)51、カウンタ52、フリップフロップ55-1、55-2、・・・、55-k、第1のエンコーダ(ENC1)56、及び第2のエンコーダ(ENC2)57を有する。リング発振器51は、NAND回路53及び偶数個のインバータ54を有し、それらが直列に接続されている。NAND回路53にはスタート信号START及び前段(又は最終段)に接続されたインバータ54の出力が入力され、NAND回路53の出力が次段(又は初段)に接続されたインバータ54に入力される。カウンタ52は、リング発振器51の出力をカウントし、カウント値を第2のエンコーダ57へ出力する。

【0058】
フリップフロップ55-1、55-2、・・・、55-kの各々は、データ入力端子(D)がリング発振器51の対応する内部ノードn1、n2、・・・、nkに接続され、クロック信号入力端子(CK)にストップ信号STOPが入力される。第1のエンコーダ56は、フリップフロップ55-1、55-2、・・・、55-kの出力端子(Q)からの出力が入力され、それらをエンコードしてエンコード結果を第2のエンコーダ57へ出力する。第2のエンコーダ57は、カウンタ52からのカウント値及び第1のエンコーダ56からのエンコード結果をエンコードしてデジタル信号DOUT[5:0]に変換し出力する。

【0059】
図6Aに示した時間-デジタル変換器26は、スタート信号STARTがローレベルからハイレベルに遷移すると、リング発振器51が発振信号を出力する。リング発振器51が出力する発振信号は、カウンタ52に入力されてカウントされ、カウント値が第2のエンコーダ57へ出力される。

【0060】
そして、ストップ信号STOPがハイレベルからローレベルに遷移すると、そのときの内部ノードn1、n2、・・・、nkの状態(信号レベル)がフリップフロップ55-1、55-2、・・・、55-kに取り込まれて第1のエンコーダ56に出力される。第1のエンコーダ56は、フリップフロップ55-1、55-2、・・・、55-kの出力をエンコードしてエンコード結果を第2のエンコーダ57へ出力する。カウンタ52から出力されたカウント値及び第1のエンコーダ56から出力されたエンコード結果は、第2のエンコーダ57によってエンコードされてデジタル信号DOUT[5:0]に変換され出力される。

【0061】
図6Aに示した時間-デジタル変換器26では、リング発振器51の内部ノードn1、n2、・・・、nkの位相情報を用いることにより、図6Bに示すようにリング発振器51におけるNAND回路53とインバータ54との間、及びインバータ54間の信号の伝播時間に相当する小さな時間分解能Δtでの測定が可能となる。

【0062】
図7A~図7Cは、第1の実施形態におけるアナログデジタル変換器での誤差補正を説明するための図である。第1の実施形態におけるアナログデジタル変換器では、デジタル信号DOUT[7:0]のうちの上位側の2ビットDOUT[7:6]に係るAD変換を行う処理部と、下位側の6ビットDOUT[5:0]に係るAD変換を行う処理部とが異なる。

【0063】
そのため、上位側の2ビットDOUT[7:6]に係るAD変換を行う処理部におけるデジタル値“1”に対応する電位差と、下位側の6ビットDOUT[5:0]に係るAD変換を行う処理部におけるデジタル値“64”(最大値)に対応する電位差とが等しくなければならない。すなわち、電位VB、Vref1、Vref2、Vref3、VTの順での隣り合う電位間の電位差が、64Δt(Δtは時間-デジタル変換器26の時間分解能)となるようにしなければならない。

【0064】
電位VB、Vref1、Vref2、Vref3、VTの順での隣り合う電位間の電位差が64Δtとなっていれば、アナログ入力信号VINに対するデジタル信号DOUTは、図7Aに破線で示したような一定の傾きを有する連続した直線71で示される値となる。一方、電位VB、Vref1、Vref2、Vref3、VTの順での隣り合う電位間の電位差が64Δtよりも大きい場合には、アナログ入力信号VINに対するデジタル信号DOUTは、図7Aに実線で示したような不連続な直線72で示される値となってしまう。

【0065】
電位VB、Vref1、Vref2、Vref3、VTの順での隣り合う電位間の電位差が64Δtとなるようにするには、例えば図7Bに示すように、スイッチSW71及び補正制御回路(CAL)73をさらに設けて、ランプ回路24の電流源IS1における電流量を調整すれば良い。スイッチSW71は、入力電位Vsamの入力ノードに参照電位Vref1を供給するためのスイッチであり、制御信号SCによってオン/オフ制御される。制御信号SCは、制御回路21が出力するようにしても良いし、補正制御回路73が出力するようにしても良い。補正制御回路73は、時間-デジタル変換器26の出力に基づいて、ランプ回路24の電流源IS1における電流量を調整する。

【0066】
電流源IS1における電流量を調整するときの動作について説明する。まず、AD変換処理のサンプリング動作時に、制御信号SCによってスイッチSW71をオン(導通)させ、入力電位Vsamの入力ノードに参照電位Vref1を供給する。なお、クロック信号CKはローレベルとしておき、アナログ入力信号VINの入力は行わない。制御信号SCによってスイッチSW71をオフ(非導通)とさせた後、AD変換処理の比較動作を開始する。AD変換処理の比較動作の開始時において、入力電位Vsamは参照電位Vref1であるので、比較器23-0の出力信号S0がハイレベルであり、その他の比較器23-1~23-3の出力信号S1~S3がハイレベルである。

【0067】
その後、ランプ回路24によって入力電位Vsamを一定の速度で低下させていき、入力電位Vsamと参照電位VBとが等しくなると、比較器23-0の出力信号S0がハイレベルからローレベルに遷移する。これにより、入力電位Vsamが参照電位Vref1から参照電位VBになるまでの時間差をデジタル値に変換して得られる値が時間-デジタル変換器26から出力される。補正制御回路73は、時間-デジタル変換器26から出力されたデジタル値に基づいて、ランプ回路24の電流源IS1における電流量を増減させ調整する。

【0068】
本実施形態では、補正制御回路73は、時間-デジタル変換器26から出力されたデジタル値が“64”より大きい場合、入力電位Vsamを低下させる速度を速くするように、電流源IS1における電流量を増加させる。一方、補正制御回路73は、時間-デジタル変換器26から出力されたデジタル値が“64”より小さい場合、入力電位Vsamを低下させる速度を遅くするように、電流源IS1における電流量を減少させる。

【0069】
このようにして、図7Cに示すように、入力電位Vsamが参照電位Vref1から参照電位VBになるまでの時間差74が、64Δtとなるようにランプ回路24の電流源IS1における電流量を調整する。ランプ回路24の電流源IS1における電流量を適切に調整することで、図7Aにおいて破線の直線71で示されるような良好なAD変換特性を得ることができる。なお、前述した説明では、入力電位Vsamとして参照電位Vref1を供給して調整を行うようにしているが、入力電位Vsamとして参照電位Vref2やVref3を供給して電位Vref1やVref2になるまでの時間差に基づいてランプ回路24の電流源IS1における電流量を調整するようにしても良い。

【0070】
第1の実施形態におけるアナログデジタル変換器の動作を、図8を参照して説明する。図8は、第1の実施形態におけるアナログデジタル変換器の動作例を示すタイミングチャートである。

【0071】
時刻T81~時刻T82にて、クロック信号CKがハイレベルとなってトラックアンドホールド回路22がトラックモードとなり、入力されたアナログ入力信号VINをトラックアンドホールド回路22によりサンプリングする。トラックアンドホールド回路22によりアナログ入力信号VINをサンプリングした後、リセット信号RESETを入力して、検出回路25(その内部のフリップフロップ41-0~41-3)をリセットする。なお、検出回路25のリセット処理は、ランプ回路24によって入力電位Vsamを低下させ始める前まで(本例では時刻T83以前)に行えば良い。

【0072】
次に、時刻T83にて、スタート信号STARTをローレベルからハイレベルに遷移させる。スタート信号STARTがハイレベルになることで、入力電位Vsamがランプ回路24によって一定の速度で低下していく。また、スタート信号STARTがハイレベルになることで、時間-デジタル変換器26は、スタート信号STARTがハイレベルになってからの時間の測定を開始する。

【0073】
ランプ回路24によって入力電位Vsamが低下していき、時刻T84にて、入力電位Vsamと参照電位Vref2とが等しくなると、比較器23-2の出力信号S2がハイレベルからローレベルに遷移する。比較器23-2の出力信号S2がハイレベルからローレベルに遷移したことを受けて、検出回路25は、ストップ信号STOPをハイレベルからローレベルに遷移させるとともに、デジタル信号DOUT[7:0]のうちの上位側の2ビットDOUT[7:6]の値を“10”に決定し出力する。

【0074】
また、ストップ信号STOPがローレベルになることで、時間-デジタル変換器26は、時間の測定を終了する。そして、時間-デジタル変換器26は、スタート信号STARTがハイレベルになってからストップ信号STOPがローレベルになるまでの時間tresを変換して得られたデジタル値を、デジタル信号DOUT[7:0]のうちの下位側の6ビットDOUT[5:0]として出力する。その後、時刻T85において、再びクロック信号CKがハイレベルとなり、次のAD変換処理が開始される。

【0075】
第1の実施形態によれば、並列型AD変換器とシングルスロープ型AD変換器とを組み合わせてAD変換を行うことで、シングルスロープ型AD変換器のビット数を減らすことができ、シングルスロープ型AD変換器の長所を損なうことなく、高速にAD変換を行うことが可能になる。また、図4Aに一例を示したように検出回路等はわずかな論理回路で実現することができるので、本実施形態において追加される回路の面積や消費電力は非常に小さく、回路面積や消費電力の増大を抑制することができる。

【0076】
(第2の実施形態)
次に、本発明の第2の実施形態について説明する。
図2Aに例示した第1の実施形態におけるAD変換器で使用している4つの比較器23-0~23-3は、アナログ入力信号に応じた入力電位と参照電位とを常時比較し続けなければならないため、比較を常時行う連続時間比較器と呼ばれる比較器である。連続時間比較器は常時電流を流すため、消費電力が大きい。以下に説明する第2の実施形態におけるAD変換器では、クロック信号に同期して入力信号を取り込み比較する離散時間比較器と呼ばれる比較器を用い、AD変換器の消費電力の低減を図る。

【0077】
図10は、第2の実施形態におけるAD変換器の構成例を示す図である。図10には、入力されたアナログ入力信号VINを8ビットのデジタル信号DOUT[7:0]に変換するAD変換器を一例として示している。本例においては、デジタル信号DOUT[7:0]のうちの上位側の2ビットDOUT[7:6]についてのAD変換処理を並列型AD変換器で行い、下位側の6ビットDOUT[5:0]についてのAD変換処理をシングルスロープ型AD変換器で行う。

【0078】
図10に例示する第2の実施形態におけるAD変換器は、制御回路101、トラックアンドホールド回路102、比較器(離散時間比較器)103-1、103-2、103-3、エンコーダ104、デジタルアナログ変換器(DA変換器)105、減算器106、比較器(連続時間比較器)107、ランプ回路108、及び時間-デジタル変換器109を有する。並列型AD変換器としての機能を比較器103-1~103-3及びエンコーダ104等によって実現し、シングルスロープ型AD変換器としての機能を比較器107、ランプ回路108、及び時間-デジタル変換器109等によって実現する。

【0079】
制御回路101は、アナログ入力信号VINからデジタル信号DOUTへのAD変換処理を統括的に制御する。例えば、制御回路101は、トラックアンドホールド回路102の動作を制御するクロック信号CKAや、比較器103-1~103-3の動作を制御するクロック信号CKBや、ランプ回路108及び時間-デジタル変換器109の動作を制御するスタート信号STARTを出力する。

【0080】
トラックアンドホールド回路102は、クロック信号CKAによってオン/オフ制御されアナログ入力信号VINを伝達するスイッチSW101と、スイッチSW101を介して伝達されたアナログ入力信号VINを保持する保持容量C101とを有する。トラックアンドホールド回路102は、クロック信号CKAがハイレベルのときにスイッチSW101がオン(導通)し(トラックモード)、入力されたアナログ入力信号VINを出力端に伝達する。また、トラックアンドホールド回路102は、クロック信号CKAがローレベルのときにスイッチSW101がオフ(非導通)になり(ホールドモード)、トラックモードにて伝達されたアナログ入力信号VINを保持する。

【0081】
比較器103-1~103-3は、クロック信号CKBに同期して入力信号の取り込み及び比較を行う離散時間比較器である。比較器103-1~103-3は、クロック信号CKBがローレベルのときにリセット状態となり、クロック信号CKBがハイレベルのときに比較動作状態となる。

【0082】
比較器103-1は、入力電位Vsam及び参照電位Vref1が入力され、入力電位Vsamと参照電位Vref1とを比較して比較結果に応じた出力信号S101を出力する。比較器103-2は、入力電位Vsam及び参照電位Vref2が入力され、入力電位Vsamと参照電位Vref2とを比較して比較結果に応じた出力信号S102を出力する。また、比較器103-3は、入力電位Vsam及び参照電位Vref3が入力され、入力電位Vsamと参照電位Vref3とを比較して比較結果に応じた出力信号S103を出力する。

【0083】
ここで、入力電位Vsamは、トラックアンドホールド回路102によってサンプリングされたアナログ入力信号VINに応じた電位である。参照電位Vref1、Vref2、Vref3は、例えば、低電位側の基準電圧VBと高電位側の基準電圧VTとの間を、同じ抵抗値を有する複数の抵抗が直列に接続された抵抗ラダー回路で抵抗分圧することで生成され、電位VB、Vref1、Vref2、Vref3、VTの順に一定の電位差で電位が高くなる。

【0084】
本実施形態における比較器103(103-1~103-3)の構成例を図11に示す。図11に示す比較器103は、NチャネルMOSトランジスタMT101、MT102、MT103、MT104、MT107、及びPチャネルMOSトランジスタMT105、MT106、MT108、MT109、MT110、MT111を有する。

【0085】
トランジスタMT101は、ゲートに入力信号INPが供給され、ソースがトランジスタMT107のドレインに接続され、ドレインがトランジスタMT103のソースに接続される。トランジスタMT102は、ゲートに入力信号INNが供給され、ソースがトランジスタMT107のドレインに接続され、ドレインがトランジスタMT104のソースに接続される。本実施形態における比較器103では、入力電位Vsamが入力信号INPとして入力され、参照電位が入力信号INNとして入力される。

【0086】
トランジスタMT103のドレインとトランジスタMT105のドレインとが接続され、その接続点の電位が出力信号OUTNとして出力される。トランジスタMT104のドレインとトランジスタMT106のドレインとが接続され、その接続点の電位が出力信号OUTPとして出力される。本実施形態における比較器103では、出力信号OUTPが比較器103の出力信号としてエンコーダ104へ出力される。

【0087】
また、トランジスタMT103及びMT105のゲートが、トランジスタMT104のドレインとトランジスタMT106のドレインとの接続点に接続される。トランジスタMT104及びMT106のゲートが、トランジスタMT103のドレインとトランジスタMT105のドレインとの接続点に接続される。トランジスタMT105及びMT106のソースに電源電圧が供給される。

【0088】
すなわち、トランジスタMT103とMT105とがインバータを構成するように接続され、トランジスタMT104とMT106とがインバータを構成するように接続される。そして、一方のインバータの出力が他方のインバータの入力に接続され、トランジスタMT103、MT104、MT105、及びMT106によってラッチ回路を構成する。

【0089】
トランジスタMT107は、ソースが基準電圧に接続され、ゲートにクロック信号CKBが供給される。トランジスタMT108、MT109、MT110、及びMT111は、ソースに電源電圧が供給され、ゲートにクロック信号CKBが供給される。

【0090】
トランジスタMT108のドレインが、トランジスタMT103のドレインとトランジスタMT105のドレインとの接続点に接続され、トランジスタMT109のドレインが、トランジスタMT101のドレインとトランジスタMT103のソースとの接続点に接続される。また、トランジスタMT110のドレインが、トランジスタMT104のドレインとトランジスタMT106のドレインとの接続点に接続され、トランジスタMT111のドレインが、トランジスタMT102のドレインとトランジスタMT104のソースとの接続点に接続される。

【0091】
図11に示した比較器は、クロック信号CKBがローレベルのとき、トランジスタMT107がオフし、トランジスタMT108~MT111がオンする。これにより、トランジスタMT104のドレインとトランジスタMT106のドレインとの接続点(出力信号OUTP)、及びトランジスタMT103のドレインとトランジスタMT105のドレインとの接続点(出力信号OUTN)がハイレベルにリセットされる。また、トランジスタMT101のドレインとトランジスタMT103のソースとの接続点、及びトランジスタMT102のドレインとトランジスタMT104のソースとの接続点が、ハイレベルにリセットされる。

【0092】
また、図11に示した比較器は、クロック信号CKBがハイレベルのとき、トランジスタMT107がオンし、トランジスタMT108~MT111がオフする。これにより、トランジスタMT101、MT102からなる差動増幅回路が動作状態となり、入力信号INP及びINNの電位差が増幅される。増幅された信号は、トランジスタMT103~MT106からなるラッチ回路にラッチされ、入力信号INP及びINNの大小関係が出力信号OUTP及びOUTNとして出力される。入力信号INPの電位が入力信号INNの電位より高い場合、出力信号OUTPはハイレベルになり、入力信号INPの電位が入力信号INNの電位より低い場合、出力信号OUTPはローレベルになる。

【0093】
したがって、図10に示した比較器103-1~103-3の各々は、入力電位Vsamと入力される参照電位とを比較した結果、入力電位Vsamが参照電位より高いときには出力信号S101~S103をハイレベル(電源電圧VDD)とする。一方、入力電位Vsamが参照電位以下のときには出力信号S101~S103をローレベル(基準電圧VSS)とする。ここで、図11に示した比較器では出力信号OUTP及びOUTNの状態が確定した後は回路に電流が流れないため、比較器103-1~103-3として図11に示した離散時間比較器を用いることで、連続時間比較器を用いた場合と比較して消費電力を低減することができる。

【0094】
エンコーダ104は、比較器103-1~103-3の出力信号S101~S103をエンコードして、デジタル信号DOUT[7:0]のうちの上位側の2ビットDOUT[7:6]に変換し出力する。エンコーダ104は、出力信号S103がハイレベルである場合、デジタル信号DOUT[7:6]として“11”を出力し、出力信号S103がローレベルであり出力信号S102がハイレベルである場合、デジタル信号DOUT[7:6]として“10”を出力する。また、エンコーダ104は、出力信号S103及びS102がローレベルであり出力信号S101がハイレベルである場合、デジタル信号DOUT[7:6]として“01”を出力し、出力信号S101~S103のすべてがローレベルである場合、デジタル信号DOUT[7:6]として“00”を出力する。

【0095】
DA変換器105は、エンコーダ104から出力されたデジタル信号DOUT[7:6]をデジタルアナログ変換し、デジタル信号DOUT[7:6]に応じた電位V101を出力する。DA変換器105は、デジタル信号DOUT[7:6]が“00”のとき出力電位V101を電位VBとし、デジタル信号DOUT[7:6]が“01”であるとき出力電位V101を電位Vref1とする。また、DA変換器105は、デジタル信号DOUT[7:6]が“10”のとき出力電位V101を電位Vref2とし、デジタル信号DOUT[7:6]が“11”のとき出力電位V101を電位Vref3とする。

【0096】
減算器106は、入力電位Vsam及びDA変換器105からの出力電位V101が入力され、入力電位Vsamから出力電位V101を減算した電位(残差成分)Vresを出力する。すなわち、減算器106は、アナログ入力信号VINに応じた入力電位Vsamから、比較器103-1~103-3及びエンコーダ104等からなる並列型AD変換器により決定されたデジタル信号DOUT[7:6]に応じた出力電位V101を減じた電位(残差成分)Vresを出力する。つまり、減算器106は、入力電位Vsamをデジタル信号DOUT[7:0]に変換したときの下位側の6ビットDOUT[5:0]に相当する残差成分Vresを出力する。

【0097】
ランプ回路108は、スタート信号STARTによってオン/オフ制御されるスイッチSW102と、スイッチSW102を介して電位(残差成分)Vresを供給するノードに接続される電流源IS101とを有する。ランプ回路108は、スタート信号STARTがハイレベルのときにスイッチSW102がオンとなって電流源IS101が電位(残差成分)Vresを供給するノードに接続され、電位(残差成分)Vresを一定の速度で低下させる。

【0098】
比較器107は、常時比較し続けることが可能な連続時間比較器であり、図2Aに例示した第1の実施形態における比較器23と同様に構成される。比較器107は、減算器106から出力された電位(残差成分)Vres及び参照電位Vr0が入力され、電位(残差成分)Vresと参照電位Vr0とを比較して比較結果に応じた出力信号を出力する。DA変換器105が前述したようにデジタル信号DOUT[7:6]に応じて電位VB、Vref1、Vref2、Vref3を出力する場合、参照電位Vr0は0(ゼロ)である。比較器107は、電位(残差成分)Vresが参照電位Vr0より高いとき出力信号をハイレベルとし、電位(残差成分)Vresがランプ回路108によって低下していき、電位(残差成分)Vresが参照電位Vr0と等しくなると出力信号をローレベルとする。

【0099】
時間-デジタル変換器109は、スタート信号STARTがハイレベルに遷移してから比較器107の出力信号がローレベルに遷移するまでの時間差を測定し、その時間差をデジタル値に変換することにより、デジタル信号DOUT[7:0]のうちの下位側の6ビットDOUT[5:0]の値を決定する。時間-デジタル変換器109は、図5及び図6Aに例示した第1の実施形態における時間-デジタル変換器26と同様に構成され、比較器107の出力信号がストップ信号STOPに対応する。

【0100】
スタート信号STARTがハイレベルに遷移した時刻は、ランプ回路108によって電位(残差成分)Vresを低下させ始める時刻に対応するので、時間-デジタル変換器109によって測定される時間差は、電位(残差成分)Vresを時間に変換したものに相当する。したがって、時間-デジタル変換器109によって測定された時間差をデジタル値に変換することにより、デジタル信号DOUT[5:0]の値が得られる。

【0101】
第2の実施形態におけるAD変換器は、アナログ入力信号VINを8ビットのデジタル信号DOUT[7:0]に変換する際、比較器103-1~103-3及びエンコーダ104等によって構成される並列型AD変換器によりデジタル信号DOUT[7:0]のうちの上位側の2ビットDOUT[7:6]についてのAD変換処理を行う。そして、DA変換器105及び減算器106により、アナログ入力信号VINから並列型AD変換器によって決定されたデジタル信号DOUT[7:6]を減じた残差成分Vresを発生させる。この残差成分Vresを比較器107、ランプ回路108、及び時間-デジタル変換器109等によって構成されるシングルスロープ型AD変換器によりAD変換し、デジタル信号DOUT[7:0]のうちの下位側の6ビットDOUT[5:0]を決定する。

【0102】
このように第2の実施形態によれば、第1の実施形態と同様にシングルスロープ型AD変換器のビット数を減らすことができ、シングルスロープ型AD変換器の長所を損なうことなく、高速にAD変換を行うことが可能になる。また、並列型AD変換器を構成する比較器103-1~103-3に消費電力が小さい離散時間比較器を用いることで、AD変換器の消費電力を低減することができる。また、残差成分Vresを発生させるDA変換器105及び減算器106の機能を実現する構成として、例えば図12に示すように容量型DA変換器を適用することで、容易に構成でき消費電力も小さく抑えることが可能となる。

【0103】
図12は、第2の実施形態におけるアナログデジタル変換器の他の構成例を示す図である。図12に示すアナログデジタル変換器は、図10に示したアナログデジタル変換器におけるDA変換器105及び減算器106を容量型DA変換器121に置き換えたものである。なお、図12において、図10に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。

【0104】
容量型DA変換器121は、アナログ入力信号VIN及びエンコーダ104から出力されたデジタル信号DOUT[7:6]が入力され、アナログ入力信号VINからデジタル信号DOUT[7:6]に応じた電位を減算した電位(残差成分)Vresを出力する。すなわち、容量型DA変換器121は、デジタル信号DOUT[7:6]が“11”のときアナログ入力信号VINから電位Vref3を減算した電位Vresを出力し、デジタル信号DOUT[7:6]が“10”のときアナログ入力信号VINから電位Vref2を減算した電位Vresを出力する。また、容量型DA変換器121は、デジタル信号DOUT[7:6]が“01”のときアナログ入力信号VINから電位Vref1を減算した電位Vresを出力し、デジタル信号DOUT[7:6]が“00”のときアナログ入力信号VINから電位VBを減算した電位Vresを出力する。

【0105】
図13は、本実施形態における容量型DA変換器121の構成例を示す図である。容量型DA変換器121は、3つの容量C131、C132、C133及び4つのスイッチSW131、SW132、SW133、SW134を有する。容量C131、C132の容量値は等しく、容量値C133の容量値は容量C131、C132の容量値の2倍であるとする。

【0106】
容量C131、C132、C133の一方の電極は、出力ノードOUTに接続される。容量C131、C132、C133の一方の電極には、スイッチSW134を介してコモン電圧Vcomが供給可能となっている。また、容量C131、C132、C133のそれぞれの他方の電極には、スイッチSW131、SW132、SW133を介してアナログ入力信号VIN、高電位側の基準電圧VT、低電位側の基準電圧VBが選択的に供給可能となっている。

【0107】
図13に示す容量型DA変換器は、トラック期間(クロック信号CKAがハイレベルの期間)には、容量C131、C132、C133の一方の電極にスイッチSW134を介してコモン電圧Vcomが供給され、容量C131、C132、C133の他方の電極にスイッチSW131、SW132、SW133を介してアナログ入力信号VINが供給される。トラック期間が終了すると、スイッチSW131、SW132、SW133、SW134がオフし、トラック期間終了時のアナログ入力信号VINが容量C131、C132、C133にサンプリングされ保持される。

【0108】
その後、並列型AD変換器の変換結果である、エンコーダ104から出力されたデジタル信号DOUT[7:6]に応じてスイッチSW131、SW132、SW133の切り替えを行う。スイッチSW131は、デジタル信号DOUT[7:6]にかかわらず、容量C131の他方の電極に低電位側の基準電圧VBを供給するように制御される。

【0109】
スイッチSW132は、デジタル信号DOUT[6]に応じて制御される。スイッチSW132は、デジタル信号DOUT[6]が“1”のとき容量C132の他方の電極に高電位側の基準電圧VTを供給するように制御され、デジタル信号DOUT[6]が“0”のとき容量C132の他方の電極に低電位側の基準電圧VBを供給するように制御される。また、スイッチSW133は、デジタル信号DOUT[7]に応じて制御される。スイッチSW133は、デジタル信号DOUT[7]が“1”のとき容量C133の他方の電極に高電位側の基準電圧VTを供給するように制御され、デジタル信号DOUT[7]が“0”のとき容量C133の他方の電極に低電位側の基準電圧VBを供給するように制御される。

【0110】
このようにデジタル信号DOUT[7:6]に応じてスイッチSW131、SW132、SW133の切り替えを行うことで、容量C131、C132、C133に蓄えられている電荷が再配分され、出力ノードOUTにはアナログ入力信号VINからデジタル信号DOUT[7:6]に応じた電位を減算した電位が出力される。

【0111】
前述したように容量型DA変換器を用いることで、図10に示したDA変換器105及び減算器106の機能を統合することができる。容量型DA変換器は、図13に示したように容量とスイッチのみで構成でき、回路の面積や消費電力を低減することが可能となる。また、容量型DA変換器の出力ノードには残差成分Vresが蓄えられた容量が接続されているので、容量型DA変換器の出力ノードにランプ回路108を直接接続するだけでランプ動作が可能となり、回路構成を簡略化できるという利点もある。

【0112】
なお、前述した説明では、並列型AD変換器において上位側の2ビットのAD変換を行い、シングルスロープ型AD変換器において下位側の6ビットのAD変換を行う例を示したが、本発明はこれに限定されるものではない。出力するデジタル信号のビット数等に応じて、並列型AD変換器及びシングルスロープ型AD変換器のビット数は適宜設定可能であり、回路面積や変換速度等を考慮して適切に設定すれば良い。例えば、2p個の比較器を有する並列型AD変換器とqビットの変換精度を持つシングルスロープ型AD変換器とを組み合わせることで、(p+q)ビットのデジタル信号へのAD変換を行うことが可能である。

【0113】
なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【産業上の利用可能性】
【0114】
以上のように、本発明によれば、デジタル信号の上位側の変換を並列型アナログデジタル変換器で行い、下位側の変換をシングルスロープ型アナログデジタル変換器で行うことで、シングルスロープ型アナログデジタル変換器のビット数を減らすことができ、小面積及び低消費電力で、かつ高速にアナログデジタル変換を行うことが可能なアナログデジタル変換器を提供することができる。
図面
【図1A】
0
【図1B】
1
【図2A】
2
【図2B】
3
【図3】
4
【図4A】
5
【図4B】
6
【図5】
7
【図6A】
8
【図6B】
9
【図7A】
10
【図7B】
11
【図7C】
12
【図8】
13
【図9A】
14
【図9B】
15
【図10】
16
【図11】
17
【図12】
18
【図13】
19