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明細書 :ノーマリオフ動作ダイヤモンド電力素子及びこれを用いたインバータ

発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2018-148214 (P2018-148214A)
公開日 平成30年9月20日(2018.9.20)
発明の名称または考案の名称 ノーマリオフ動作ダイヤモンド電力素子及びこれを用いたインバータ
国際特許分類 H01L  21/336       (2006.01)
H01L  29/78        (2006.01)
FI H01L 29/78 301B
請求項の数または発明の数 8
出願形態 OL
全頁数 15
出願番号 特願2018-037972 (P2018-037972)
出願日 平成30年3月2日(2018.3.2)
優先権出願番号 2017043291
優先日 平成29年3月7日(2017.3.7)
優先権主張国 日本国(JP)
発明者または考案者 【氏名】川原田 洋
【氏名】稲葉 優文
【氏名】牛 俊雄
【氏名】畢 特
【氏名】大井 信敬
出願人 【識別番号】899000068
【氏名又は名称】学校法人早稲田大学
個別代理人の代理人 【識別番号】100137800、【弁理士】、【氏名又は名称】吉田 正義
【識別番号】100148253、【弁理士】、【氏名又は名称】今枝 弘充
【識別番号】100148079、【弁理士】、【氏名又は名称】梅村 裕明
【識別番号】100158241、【弁理士】、【氏名又は名称】吉田 安子
審査請求 未請求
テーマコード 5F140
Fターム 5F140AA25
5F140AA29
5F140AC01
5F140AC02
5F140BA01
5F140BA04
5F140BA16
5F140BB06
5F140BC12
5F140BD11
5F140BE09
5F140BF01
5F140BF05
5F140BG30
5F140BH47
5F140BJ03
5F140BJ11
5F140BJ15
5F140BJ17
5F140BK29
5F140CE02
要約 【課題】ノーマリオフモードで動作するダイヤモンド電力素子を提供する。
【解決手段】ダイヤモンド電界効果トランジスタ10と、これに直列に接続するエンハンスメント型のpチャネル電界効果トランジスタ20とを備え、ダイヤモンド電界効果トランジスタ10が、ダイヤモンド基板に設けられるドレイン電極と、ドレイン電極から離間してダイヤモンド基板に設けられるソース電極と、ドレイン電極及びソース電極の間におけるダイヤモンド基板の表面に設けられ、炭素水素結合を有する水素化層と、水素化層を覆うゲート絶縁膜と、ゲート絶縁膜上に設けられるゲート電極とを含む。
【選択図】図1
特許請求の範囲 【請求項1】
ダイヤモンド電界効果トランジスタと、これに直列に接続するエンハンスメント型のpチャネル電界効果トランジスタとを備え、
前記ダイヤモンド電界効果トランジスタが、
ダイヤモンド基板に設けられるドレイン電極と、
前記ドレイン電極から離間して前記ダイヤモンド基板に設けられるソース電極と、
前記ドレイン電極及び前記ソース電極の間における前記ダイヤモンド基板の表面に設けられ、炭素水素結合を有する水素化層と、
前記水素化層を覆うゲート絶縁膜と、
前記ゲート絶縁膜上に設けられるゲート電極とを含む、ダイヤモンド電力素子。
【請求項2】
前記ダイヤモンド電界効果トランジスタの前記ゲート電極が前記pチャネル電界効果トランジスタのソースと接続される、請求項1に記載のダイヤモンド電力素子。
【請求項3】
前記pチャネル電界効果トランジスタがシリコンで構成される、請求項1又は2に記載のダイヤモンド電力素子。
【請求項4】
請求項1から3のいずれか一項に記載の前記ダイヤモンド電力素子と、
前記ダイヤモンド電力素子に直列に接続されるnチャネル電界効果トランジスタと
を備えるインバータ。
【請求項5】
前記nチャネル電界効果トランジスタがシリコンで構成される、請求項4に記載のインバータ。
【請求項6】
前記nチャネル電界効果トランジスタがIII-V族化合物半導体で構成される、請求項4に記載のインバータ。
【請求項7】
前記III-V族化合物半導体がガリウムと窒素を含む半導体である、請求項6に記載のインバータ。
【請求項8】
前記ガリウムと窒素を含む半導体で構成される前記nチャネル電界効果トランジスタが、前記ダイヤモンド基板に設けられている、請求項7に記載のインバータ。


発明の詳細な説明 【技術分野】
【0001】
本発明は、ノーマリオフ動作ダイヤモンド電力素子及びこれを用いたインバータに関する。
【背景技術】
【0002】
ダイヤモンドは、高電圧及び大電流の条件のもとでの動作が求められる電力素子に適した半導体材料として期待されている。ダイヤモンド基板を用いた種々の電界効果トランジスタ(FET: Field Effect Transistor)は、これまでにも提案されている。特許文献1には、ダイヤモンド基板の表面を水素化することにより、水素化層直下に2次元正孔ガス(2DHG;two-dimensional hole gas)層を生成し、これを電界効果トランジスタのチャネル層として用いるダイヤモンドFETが提案されている。
【先行技術文献】
【0003】

【特許文献1】特開2014-60377号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ところで、ダイヤモンド基板の表面を水素化することにより生成される2DHG層はゲート電圧を印加しない場合でも存在するため、特許文献1に提案されるダイヤモンドFETはノーマリオンモードで動作する。消費電力の低減や安全性、既存の回路への適用性の観点から、電力素子はノーマリオフモードで動作することが好ましく、ノーマリオフモードで動作するダイヤモンド電力素子が望まれている。
本発明は、上記事情に鑑みてなされ、ノーマリオフモードで動作するダイヤモンド電力素子及びこれを用いたインバータを提供する。
【課題を解決するための手段】
【0005】
本発明の第1の態様は、ダイヤモンド電界効果トランジスタと、これに直列に接続するエンハンスメント型のpチャネル電界効果トランジスタとを備え、ダイヤモンド電界効果トランジスタが、ダイヤモンド基板に設けられるドレイン電極と、ドレイン電極から離間してダイヤモンド基板に設けられるソース電極と、ドレイン電極及びソース電極の間におけるダイヤモンド基板の表面に設けられ、炭素水素結合を有する水素化層と、水素化層を覆うゲート絶縁膜と、ゲート絶縁膜上に設けられるゲート電極とを含むダイヤモンド電力素子を提供する。
【0006】
本発明の第2の態様は、第1の態様のダイヤモンド電力素子と、ダイヤモンド電力素子に直列に接続されるnチャネル電界効果トランジスタとを備えるインバータを提供する。
【発明の効果】
【0007】
本発明によれば、ノーマリオフモードで動作するダイヤモンド電力素子及びこれを用いたインバータが提供される。
【図面の簡単な説明】
【0008】
【図1】本発明の第1の実施形態によるダイヤモンド電力素子の回路図である。
【図2】本実施形態のダイヤモンド電力素子のダイヤモンド電界効果トランジスタを模式的に示す断面図である。
【図3】ゲート電圧を印加した場合におけるダイヤモンド電界効果トランジスタの等価回路図である。
【図4】ゲート電圧を印加しない場合におけるダイヤモンド電界効果トランジスタの等価回路図である。
【図5】本実施形態のダイヤモンド電力素子の電流電圧特性を示すグラフである。
【図6】本実施形態のダイヤモンド電力素子の他の電流電圧特性を示すグラフである。
【図7】比較のために、本実施形態のダイヤモンド電力素子内のダイヤモンド電界効果トランジスタの電流電圧特性を示すグラフである。
【図8】本実施形態のダイヤモンド電力素子の耐電圧特性を示すグラフである。
【図9】本発明の第2の実施形態によるインバータを示す回路図である。
【図10】本実施形態のインバータの動作特性を示すグラフである。
【図11】実施例1に係る本発明の相補型インバータの回路図である。
【図12】実施例2に係る本発明の相補型インバータの回路図である。
【図13】(a)は本発明の相補型インバータの第2段目の回路に入力される入力電圧波形を示す図であり、(b)は本発明の相補型インバータの第1段目の回路に入力される入力電圧波形および第2段目の回路から出力される出力電圧波形を示す図である。
【発明を実施するための形態】
【0009】
以下、添付の図面を参照しながら、本発明の限定的でない例示の実施形態について説明する。添付の全図面中、同一または対応する部材または部品については、同一または対応する参照符号を付し、重複する説明を省略する。

【0010】
(第1の実施形態)
以下、図1から図8までを参照しながら、本発明の第1の実施形態によるダイヤモンド電力素子を説明する。

【0011】
図1は、本実施形態によるダイヤモンド電力素子1の回路図である。図示のとおり、ダイヤモンド電力素子1は、ダイヤモンド電界効果トランジスタ(以下、ダイヤモンドFET(Field Effect Transistor)という)10と、pチャネル電界効果トランジスタ(以下、p-FETという)20とを有する。ダイヤモンドFET10とp-FET20は互いに直列に接続されている。つまり、ダイヤモンドFET10のソース10sがp-FET20のドレイン20dに接続されている。また、ダイヤモンドFET10のゲート10gは、p-FET20のソース20sに接続されている。すなわち、本実施形態のダイヤモンド電力素子1は、ドレイン端子D(ダイヤモンドFET10のドレイン端子に相当)、ソース端子S(p-FET20のソース端子に相当)、及びゲート端子G(p-FET20のゲート端子に相当)を有する三端子素子様の構成を有している。

【0012】
次に、ダイヤモンドFET10について説明する。図2を参照すると、ダイヤモンドFET10は、基板11に設けられるドレイン電極12と、ドレイン電極12から離間して基板11に設けられるソース電極13と、ドレイン電極12及びソース電極13の間における基板11の表面に設けられ、炭素水素(C-H)結合を有する水素化層15と、水素化層15を覆うゲート絶縁膜16と、ゲート絶縁膜16上に設けられるゲート電極14とを含む。ゲート絶縁膜16は、ドレイン電極12及びソース電極13の上方にコンタクト孔17を有しており、コンタクト孔17を通してドレイン電極12及びソース電極13が上方に露出している。ゲート電極14は、ドレイン電極12とソース電極13の間においてゲート絶縁膜16上に設けられている。

【0013】
基板11はダイヤモンドで形成されている。本実施形態においては、基板11は、単結晶(Ib(001))のダイヤモンド基板11aと、その表面にエピタキシャル成長されたアンドープのダイヤモンド層11bとを有している。ダイヤモンド層11bは、例えばマイクロ波化学気相堆積法(CVD;Chemical Vapor Deposition)により成長することができる。ダイヤモンド層11bの厚さは例えば約100nmであってよい。

【0014】
ドレイン電極12は、チタンカーバイド(TiC)層12a、チタン(Ti)層12b、及び金(Au)層12cを有している。Ti層12b及びAu層12cは、例えば、フォトリソグラフィ技術、蒸着法、及びリフトオフ法を順次用いることにより形成することができる。TiC層12aは、例えばTi層12b及びAu層12cの形成後に基板11を加熱し、Ti層12bを構成するTiをその直下のダイヤモンド層11bに拡散させることにより形成することができる。TiC層12aにより、ドレイン電極12はダイヤモンド層11bに対してオーミック接続する。

【0015】
ソース電極13は、TiC層13a、Ti層13b、及びAu層13cを有している。このソース電極13の各層13a~13cは、ドレイン電極12の各層12a~12cと同じであるので、その詳細な説明は省略する。

【0016】
なお、Ti層12b,13b、及びAu層12c,13cの厚さは、適宜決めてよい。例えば、Ti層12b,13bの厚さは3nmから50nmまでの範囲内であってよく、Au層12c,13cの厚さは50nmから1μmまでの範囲内であってよい。詳細には、Ti層12b,13bは約30nm、Au層12c,13cは約100nmの厚さであると好ましい。

【0017】
水素化層15は、ドレイン電極12とソース電極13の間におけるダイヤモンド層11bの表面に形成されている。水素化層15では、ダイヤモンド層11bを形成する炭素(C)原子のダングリングボンドが水素(H)原子により終端されている(すなわち、C-H結合が形成されている)。水素化層15は、その直下のダイヤモンド層11b内に2次元正孔ガス(2DHG:two-dimensional hole gas)層(図示せず)を誘起する。2DHG層は、ダイヤモンドFET10のp型チャネル層として機能する。2DHG層は、ダイヤモンドFET10へゲート電圧を印加しない場合であっても存在するため、ダイヤモンドFET10はデプレッション型の素子として機能する。

【0018】
水素化層15は例えば以下のように形成することができる。まず、ドレイン電極12とソース電極13が形成された基板11を例えば600℃に加熱しながら、ダイヤモンド層11bの表面を水素プラズマに曝す。これにより、ドレイン電極12及びソース電極13で覆われた部分を除いて、ダイヤモンド層11bの表面の全面が水素終端される。次いで、ドレイン電極12とソース電極13の間の領域を含む所定の範囲をフォトレジストマスクで覆った後、ダイヤモンド層11bを酸素プラズマに曝す。酸素プラズマに曝された領域の表面は酸化されてC-H結合が消失し、この領域から水素化層15が除去される。一方、フォトレジストマスクで覆われた領域にはC-H結合が残り、このフォトレジストマスクを除去すると、所定のサイズを有する水素化層15が得られる。

【0019】
ゲート絶縁膜16はアルミナ(Al)で形成されている。このゲート絶縁膜16は、ゲート電極14を水素化層15から電気的に絶縁するとともに、水素化層15を保護する保護膜としても機能する。ゲート絶縁膜16の厚さは適宜決めることができるが、ダイヤモンドFET10の耐圧を向上させる観点から、50nm以上とし、好ましくは100nm以上とし、より好ましくは400nm以上とするのがよい。

【0020】
なお、ゲート絶縁膜16は、トリメチルアルミニウム(TMA)と、気相状態の水(HO)とを原料とする原子層堆積(ALD:Atomic Layer Deposition)法により形成することができる。

【0021】
ゲート電極14は、ゲート絶縁膜16上に、ドレイン電極12及びソース電極13の各々から所定の間隔をあけて配置されている。ゲート-ドレイン間隔LGD、ゲート-ソース間隔LGS、ゲート長Lは、適宜決めることができるが、ゲート-ドレイン間隔LGDは1~30μm、ゲート-ソース間隔LGSは1~10μm、ゲート長Lは1~20μmの範囲内とするのがよい。ゲート電極14は例えばアルミニウム(Al)で形成されている。ゲート電極14は、例えば、フォトリソグラフィ技術、蒸着法、及びリフトオフ法を順次用いることにより形成することができる。ゲート電極14の厚さは例えば約0.5μmであってよい。

【0022】
コンタクト孔17は、例えば、ドレイン電極12及びソース電極13の上方に開口を有するフォトレジストマスクを形成し、水酸化テトラメチルアンモニウム(TMAH)により開口に露出するゲート絶縁膜16を除去することにより形成される。これによりコンタクト孔17を通してドレイン電極12及びソース電極13が露出する。なお、コンタクト孔17は、ゲート電極14を形成する前に形成することが好ましい。これによれば、ゲート電極14を形成するときに、コンタクト孔17を通して露出するドレイン電極12及びソース電極13上にもAlが堆積され、堆積されたAl層をコンタクト層(図示せず)として利用することができる。

【0023】
p-FET20(図1)は、本実施形態においてはシリコン(Si)で構成されたエンハンスメント型(ノーマリオフ型)のpチャネルFETである。p-FET20としては、これらに限定されることなく例えば、ゲート閾値電圧(Vth)が-0.8Vから-4Vまでの範囲内にあり、ドレイン-ソース間降伏電圧(V(BR)DSS)が-100Vから-200Vまでの範囲内あるFETを使用することができる。具体的には、例えばルネサステクノロジ社製の2SJ410や東芝社製の2SJ380などの市販のFETを使用してよい。

【0024】
次に、ダイヤモンド電力素子1の動作を図3及び図4を参照しながら説明する。図3は、ゲート電圧VGSを印加した場合のダイヤモンド電力素子1の等価回路を示す。ゲート電圧VGS(ソース端子Sに対しゲート端子Gが負電位)が印加されると、ダイヤモンド電力素子1のp-FET20(エンハンスメント型)がオンになるため、図中のab間の電圧Vabは0Vとなる。電圧VabはダイヤモンドFET10のゲート-ソース間の電圧に相当し、これが0Vとなるため、デプレッション型のダイヤモンドFET10は導通したままとなる。すなわち、ゲート電圧VGSを印加する場合は、ダイヤモンドFET10及びp-FET20の双方がオンになり、ダイヤモンド電力素子1はオンとなる。

【0025】
図4は、ゲート電圧VGSを印加しない場合のダイヤモンド電力素子1の等価回路を示している。この場合、p-FET20はオフであり、ドレイン-ソース間に生じるキャパシタ20cと等価になる。このとき、ドレイン電圧VDSによりデプレッション型のダイヤモンドFET10からp-FET20へ瞬間的に電流が流れ込み、キャパシタ20cが充電される。その結果、電圧Vabが正電圧(bを基準として)となり、ダイヤモンドFET10のゲート-ソース間電圧が-Vabとなる。この電圧がダイヤモンドFET10の閾値電圧を超えると、ダイヤモンドFET10はオフへ反転する。したがって、ゲート電圧VGSを印加しない場合、ダイヤモンド電力素子1はオフとなる。すなわち、ダイヤモンド電力素子1はノーマリオフモードで動作することとなる。

【0026】
消費電力の低減や安全性、既存の回路への適用性の観点から、電力素子は一般にノーマリオフモードで動作することが好ましいところ、ダイヤモンドFET10は上述のとおりデプレッション型であり、ダイヤモンドFET10単体ではノーマリオンモードで動作する。一方、本実施形態によるダイヤモンド電力素子1によれば、ダイヤモンドFET10を使用しつつ、ノーマリオフモードで動作する電力素子が提供される。

【0027】
次に、本実施形態によるダイヤモンド電力素子1の電気特性の測定結果を説明する。図5は、ダイヤモンド電力素子1の電流電圧特性(ゲート電圧-ドレイン電流特性)の一例を示すグラフである。測定に用いたダイヤモンド電力素子1におけるダイヤモンドFET10の主な仕様は以下のとおりである。
ダイヤモンド基板11aの厚さ :500μm
ダイヤモンド層11bの厚さ :500nm
Ti層12b,13bの厚さ :30nm
Au層12c,13cの厚さ :100nm
ゲート電極14の厚さ :100nm
ゲート絶縁膜16の厚さ :200nm
ゲート幅(水素化層15の幅) :25μm
ゲート-ドレイン間隔LGD:5μm
ゲート長L :4μm
ゲート-ソース間隔LGS :2μm

【0028】
また、p-FET20として、上記の東芝社製のFET(2SJ380)を使用し、このFETをダイヤモンドFET10に対し、図1に示すように接続することによりダイヤモンド電力素子1を作製した。電気特性の測定には、プローバを備える真空チャンバを用い、適宜、このチャンバ内にダイヤモンド電力素子1を格納して測定を行った。

【0029】
図5を参照すると、ドレイン電圧VDS(-10V)を印加しても、ゲート電圧VGSが0Vの場合には電流は流れないことが分かる。すなわち、ダイヤモンド電力素子1がノーマリオフモードで動作することが実際の測定においても確認された。また、ゲート電圧VGSが約-0.9Vより低くなると、ドレイン電流IDSは急峻に立ち上がっている。すなわち、このダイヤモンド電力素子1の閾値電圧は約-0.9Vであり、この値は、使用したp-FET20の規格値-0.8V~-1.0Vにほぼ一致している。なお、p-FET20として、上記のSJ410を用いた場合にも、ダイヤモンド電力素子1の閾値電圧は、2SJ410の閾値電圧定格値の範囲内に収まった。この結果から、p-FET20の閾値電圧により、ダイヤモンド電力素子1の閾値電圧が決まることが分かる。

【0030】
なお、図5のグラフにおいて、ドレイン電流IDSは約-13mA/mmで飽和している。これは、ダイヤモンド電力素子1がオンの場合、ダイヤモンドFET10は定電流源として働いており、p-FET20のゲート電圧が上がってもp-FET20へ流れ込む電流が一定となるためである。

【0031】
次に、図6を参照しながら、ダイヤモンド電力素子1の電流電圧特性(ドレイン電圧-ドレイン電流特性)について説明する。図6は、ドレイン電圧VDSを0Vから-30Vまで変化させてドレイン電流IDSを測定した結果を示している。このとき、ゲート電圧VGSをパラメータとして-0.02Vの増分で-1.2Vまで変化させた。ドレイン電圧VDSを負方向に増大していくとともにドレイン電流IDSも増大していき、ドレイン電流IDSは、VGS=-1.2V、VDS=-30Vのときに、約-20.8mA/mmとなった。これにより、ダイヤモンド電力素子1が電力素子として使用可能であることが確認された。なお、このグラフにおいてもドレイン電流IDSが飽和しており、特にゲート電圧VGSが低い場合に、低い値でドレイン電流IDSが飽和している。これは、p-FET20を流れる電流がゲート電圧VGSにより制限されるためである。

【0032】
次いで、比較のため、ダイヤモンド電力素子1のダイヤモンドFET10における電流電圧特性を測定した。すなわち、図1におけるダイヤモンドFET10のドレイン(ドレイン端子D)とソース10sの間にドレイン電圧Vds(-10V)を印加しつつ、ゲート10gとソース10sの間に印加するゲート電圧Vgsを変化させて、ドレイン電流Idsを測定した。図7に示すように、ゲート電圧Vgsが0Vの場合であっても、約-13mA/mmのドレイン電流が流れている。すなわち、ダイヤモンドFET10は、ノーマリオンモードで動作していることが分かる。この結果を図5に示す結果と比較することにより、本実施形態によるダイヤモンド電力素子1は、ノーマリオンモードで動作するダイヤモンドFET10を使用しつつも、ノーマリオフモードで動作することが分かる。

【0033】
続けて、ダイヤモンド電力素子1の耐電圧特性について説明する。図8は、ゲート電圧VGSを印加しない場合(すなわちオフ時)における電流電圧特性を示すグラフである。このグラフにはドレイン電流IDS及びゲート電流IGSの双方をプロットしてある。このグラフに示すように、ドレイン電圧VDSを0Vから-1.5kV程度まで変化させても、ドレイン電流IDSは概ね10-8Aから10-9Aまでの極めて低い範囲内に収まり、ゲート電流IGSは概ね10-12Aから10-10Aまでの極めて低い範囲内に収まっている。絶縁破壊が生じたのはドレイン電圧VDSが-1735Vのときであり、この結果から、ダイヤモンド電力素子1は高電圧電力素子として好適に使用できることが分かる。

【0034】
また、ドレイン電圧VDSが-200Vのときに(ゲート電圧VGS=0V)、ダイヤモンドFET10とp-FET20のそれぞれに印加される電圧(分圧)を測定したところ、p-FET20に印加される電圧は-24.2Vであった。すなわち、p-FET20にかかる電圧はドレイン電圧VDSのほぼ12%に過ぎない。ダイヤモンド電力素子1の耐電圧に関しては、ダイヤモンドFET10が大きな役割を担っていることが分かった。

【0035】
なお、ドレイン電圧VDSとして1.7kVを印加した場合であっても、p-FET20が破壊されることなく、正常に動作することが実験上確認されている。

【0036】
(第2の実施形態)
次に、図9を参照しながら、第2の実施形態によるインバータについて説明する。図示のとおり、インバータ100は、上述のダイヤモンド電力素子1と、このダイヤモンド電力素子1のドレイン端子D(図1)に対してドレインが接続されるnチャネル電界効果トランジスタ(以下、n-FET)30とを有している。換言すると、インバータ100は、pチャネルFETとしてのダイヤモンド電力素子1と、nチャネルFETとしてのn-FET30とで構成されるインバータである。n-FET30としては、市販の高耐電圧のSi製n-FETを使用することができる。ここではTK20A60(東芝社製)を使用した。

【0037】
また、インバータ100において、入力端子Vinは、ダイヤモンド電力素子1のゲート端子G(図1)とn-FET30のゲートとに導通し、出力端子Voutは、ダイヤモンド電力素子1とn-FET30のドレインに導通している。

【0038】
インバータ100の端子Vddに所定の電圧(説明の便宜上、電圧Vという)を印加し、端子Vssを接地した場合において、入力端子Vinに電圧Vを印加すると、ダイヤモンド電力素子1がオフになり、n-FET30がオンになる。したがって、出力端子Voutの電圧は0Vとなる。入力端子Vinに入力電圧を印加しない場合には、ダイヤモンド電力素子1がオンになり、n-FET30がオフになる。したがって、出力端子Voutには電圧Vが出力される。

【0039】
図10は、インバータ100の動作特性を示すグラフである。このグラフにおいて、実線が入力電圧を示し、破線が出力電圧を示している。入力電圧が「ロー」(0V)の場合に出力電圧は「ハイ」(この場合、約20V)となり、入力電圧が「ハイ」の場合に出力電圧が「ロー」となっていることが分かる。すなわち、インバータ100がインバータとして動作することが確認された。

【0040】
なお、出力電圧は、1サイクル1msに対して下降時の遅延が約215nsであった。一方、上昇時には約290μsの遅延DLが生じている。この遅延DLは、ダイヤモンド電力素子1内のダイヤモンドFET10のゲート長が、n-FET30のゲート長よりも小さいことから生じると推測される。これらを調整することにより、遅延DLの低減が期待される。

【0041】
上述のとおりダイヤモンド電力素子1は、ノーマリオフモードで動作する高耐電圧のpチャネルFETとして機能する。このようなダイヤモンド電力素子1を高耐電圧のノーマリオフモードで動作するn-FET30とともに用いることにより、高耐電圧のインバータ100が提供される。

【0042】
以上、いくつかの実施形態を参照しながら本発明を説明したが、本発明は、これらの実施形態に限定されることなく、種々に変更又は変形することができる。

【0043】
例えば、上記の実施形態においては、単結晶のダイヤモンド基板11aが用いたが、黒色多結晶のダイヤモンド基板を用いてもよい。この場合、その表面に多結晶のダイヤモンド層を堆積してもよいし、堆積しなくてもよい。

【0044】
また、上記の実施形態では、p-FET20としてSi製FETを例示したが、他の材料により構成されたエンハンスメント型p-FETを用いてもよい。例えば、ゲルマニウム(Ge)で構成されたpチャネルFET(チャネル層としてGe又はSiGeが採用されたFETも含む)を使用することができ、III-V族化合物半導体で構成されたpチャネルFETをp-FET20として使用してもよい。例えばインジウムガリウムヒ素(InGaAs)層をチャネル層として有するFETを使用してよい。

【0045】
上記の実施形態によるダイヤモンド電力素子1では、ダイヤモンドFET10のゲート10gと、p-FET20のソース20sとが互いに接続されているが、各々が接地されていてもよい。

【0046】
さらに、インバータ100におけるn-FET30として、Si製FETに限らず、他の材料により構成されたn-FETを用いることができる。例えば、n-FET30として、窒化アルミニウムガリウム(AlGaN)/窒化ガリウム(GaN)系のn-FETを用いた素子を用いてもよい。具体的には、この素子は、AlGaN/GaN系のn-FET(デプレッション型)と、エンハンスメント型のn-FETを有することができる。AlGaN/GaN系のn-FETのソースと、エンハンスメント型のn-FETのドレインとが接続され、AlGaN/GaN系のn-FETのゲートと、エンハンスメント型のn-FETのソースとが接続されており、これにより、この素子はノーマリオフモードで動作する。これによれば、ダイヤモンド電力素子1と、ガリウムと窒素を含む半導体で構成される第1のnチャネル電界効果トランジスタと、この第1のnチャネル電界効果トランジスタに直列に接続されるエンハンスメント型の第2のnチャネル電界効果トランジスタとを含み、ダイヤモンド電力素子1に直列に接続される素子と、を含むインバータが提供される。

【0047】
なお、このような素子を使用する場合には、AlGaN/GaN系のn-FETは、ダイヤモンドFET10が形成された基板11の上に形成されてもよい。
【実施例】
【0048】
[実施例1]
図11を参照しながら、本発明の実施例1について説明する。同図面において、記号Dはドレイン、記号Sはソース、記号Gはゲートを表わすものとする。
【実施例】
【0049】
実施例1の相補型インバータ200は、デプレッション型のダイヤモンドFET211とエンハンスメント型のSi製p-FET212をカスコード接続したカスコードp-FET210と、デプレッション型のAlGaN/GaN系n-FET221とエンハンスメント型のSi製n-FET222をカスコード接続したカスコードn-FET220が相補型インバータを構成するように、カスコードp-FET210のドレインとカスコードn-FET220のドレインを相互に接続した回路から構成されている。
【実施例】
【0050】
カスコードp-FET210において、Si製p-FET212のドレインはダイヤモンドFET211のソースに接続されており、Si製p-FET212のソースはダイヤモンドFET211のゲートに接続されている。Si製p-FET212のソース(カスコードp-FET210のソース端子に相当)は、直流電源260aに接続されている。ダイヤモンドFET211のドレイン(カスコードp-FET210のドレイン端子に相当)は、AlGaN/GaN系n-FET221のドレイン(カスコードn-FET220のドレイン端子に相当)に接続されている。
【実施例】
【0051】
一方、カスコードn-FET220において、Si製n-FET222のドレインはAlGaN/GaN系n-FET221のソースに接続されており、Si製n-FET222のソースはAlGaN/GaN系n-FET221のゲートに接続されている。Si製p-FET222のソース(カスコードn-FET220のソース端子に相当)は直流電源260bに接続されている。AlGaN/GaN系n-FET221のドレイン(カスコードn-FET220のドレイン端子に相当)は、ダイヤモンドFET211のドレイン電極(カスコードp-FET210のドレイン端子に相当)に接続されている。
【実施例】
【0052】
そして、信号源250から延出される信号線は、2つに分岐して、それぞれSi製p-FET212のゲート(カスコードp-FET210のゲート端子に相当)及びSi製p-FET222のゲート(カスコードp-FET220のゲート端子に相当)に接続されている。
【実施例】
【0053】
本実施例では、上記のように構成された相補型インバータ200を用いて、直流電源260aからカスコードp-FET210のソース端子に電圧+10Vを印加し、直流電源260bからカスコードn-FET220のソース端子に電圧-10Vを印加し、信号源250からカスコードp-FET210及びカスコードn-FET220のゲート端子に入力電圧レベル0V、振幅10V、周期1000Hz、デューティ比50%の矩形パルスを入力して、カスコードp-FET210のドレイン端子とカスコードn-FET220のドレイン端子を接続する中点から波形反転した振幅10Vの矩形パルスを出力として得た。
【実施例】
【0054】
[実施例2]
図12を参照しながら、本発明の実施例2について説明する。同図面においても、記号Dはドレイン、記号Sはソース、記号Gはゲートを表わすものとする。
【実施例】
【0055】
実施例2の相補型インバータ300は、入力電圧のレベルシフタとして機能する第1段目の回路330と、相補型インバータとして機能する第2段目の回路340とから構成されている。
【実施例】
【0056】
まず、第2段目の回路340から説明する。第2段目の回路340は、デプレッション型のダイヤモンドFET311とエンハンスメント型のSi製p-FET312をカスコード接続したカスコードp-FET310と、デプレッション型のAlGaN/GaN系n-FET321とエンハンスメント型のSi製n-FET322をカスコード接続したカスコードn-FET320が相補型インバータを構成するように、カスコードp-FET310のドレインとカスコードn-FET320のドレインを相互に接続した回路から構成されている。
【実施例】
【0057】
カスコードp-FET310において、Si製p-FET312のドレインはダイヤモンドFET311のソースに接続されており、Si製p-FET312のソースはダイヤモンドFET311のゲートに接続されている。Si製p-FET312のソース(カスコードp-FET310のソース端子に相当)は、直流電源360aに接続されている。ダイヤモンドFET311のドレイン(カスコードp-FET310のドレイン端子に相当)は、AlGaN/GaN系n-FET321のドレイン(カスコードn-FET320のドレイン端子に相当)に接続されている。
【実施例】
【0058】
一方、カスコードn-FET320において、Si製n-FET322のドレインはAlGaN/GaN系n-FET321のソースに接続されており、Si製n-FET322のソースはAlGaN/GaN系n-FET321のゲートに接続されている。Si製p-FET322のソース(カスコードn-FET320のソース端子に相当)は、直流電源360bに接続されている。AlGaN/GaN系n-FET321のドレイン(カスコードn-FET320のドレイン端子に相当)は、ダイヤモンドFET311のドレイン(カスコードp-FET310のドレイン端子に相当)に接続されている。
【実施例】
【0059】
次に、第1段目の回路330について説明する。第1段目の回路330は、第2段目の回路340のSi製p-FET312のゲート(カスコードp-FET310のゲート端子に相当)及びSi製n-FET322のゲート(カスコードn-FET320のゲート端子に相当)に入力される入力信号の電圧レベルがそれぞれ所定の電圧レベルとなるように、信号源350から入力される信号の電圧レベルをレベルシフトするための回路である。Si製n-FET331のソースとSi製p-FET332のソースを接続した相補的に動作するスイッチ回路を構成しており、該ソースは接地されている。また、信号源350の信号線は、2つに分岐して、それぞれSi製n-FET331及びSi製p-FET332のゲートに接続されている。
【実施例】
【0060】
Si製n-FET331のドレインには抵抗333が接続され、さらに抵抗333の先には抵抗334が直列に接続されていて、抵抗333と抵抗334は抵抗分圧器をなしている。そして、抵抗334の抵抗333に接続される端部とは反対側の端部は直流電源360aに接続されている。また、抵抗333と抵抗334の間の中点は、Si製p-FET312のゲートに接続されており、抵抗333と抵抗334によって抵抗分圧され、所定の電圧レベルにレベルシフトされた電圧をカスコードp-FET310のゲート端子に信号入力することができる。本実施例では、抵抗333と抵抗334の抵抗比は4:1とした。
【実施例】
【0061】
一方、Si製p-FET332のドレインには抵抗335が接続され、さらに抵抗335の先には抵抗336が直列に接続されて、抵抗335と抵抗336は抵抗分圧器をなしている。そして、抵抗336の抵抗335に接続される端部とは反対側の端部は直流電源360bに接続されている。また、抵抗335と抵抗336の間の中点は、Si製n-FET322のゲートに接続されており、抵抗335と抵抗336によって抵抗分圧され、所定の電圧レベルにレベルシフトされた電圧をカスコードp-FET320のゲート端子に信号入力することができる。本実施例では、抵抗335と抵抗336の抵抗比は4:1とした。
【実施例】
【0062】
本実施例では、上記のように構成される相補型インバータ300を用いて、直流電源360aからカスコードp-FET310のソース端子に電圧+100Vを印加し、直流電源360bからカスコードn-FET320のソース端子に電圧-100Vを印加し、信号源350から第1段目の回路330のSi製n-FET331及びSi製p-FET332のゲートに入力電圧レベル0Vかつ振幅5Vの矩形パルスを入力した。
【実施例】
【0063】
抵抗333と抵抗334の抵抗比は4:1に設定しているので、第1段目の回路330のSi製n-FET331がオンすると、抵抗333と抵抗334に電流が流れ、信号源350から入力された入力信号が抵抗分圧によって直流電源360aの電源電圧+100Vよりも20V低い電圧レベルにレベルシフトされるため、カスコードp-FET310のゲートとソース間の電圧が20V開き、カスコードp-FET310がオンする。逆に、第1段目の回路330のSi製n-FET331がオフすると、抵抗333と抵抗334に電流が流れないので、カスコードp-FET310のゲートは直流電源360aの電源電圧+100Vにプルアップされ、カスコードp-FET310のゲートとソース間の電圧が0Vになり、カスコードp-FET310がオフする。
【実施例】
【0064】
一方、抵抗335と抵抗336の抵抗比は4:1に設定しているので、第1段目の回路330のSi製p-FET332がオンすると、抵抗335と抵抗336に電流が流れ、信号源350から入力された入力信号が抵抗分圧によって直流電源360bの電源電圧-100Vよりも20V高い電圧レベルにレベルシフトされ、カスコードn-FET320のゲートとソース間の電圧が20V開き、カスコードn-FET320がオンする。逆に、第1段目の回路330のSi製p-FET332がオフすると、抵抗335と抵抗336に電流が流れないので、カスコードn-FET320のゲート電極は直流電源360bの電源電圧-100Vにプルダウンされ、カスコードn-FET320のゲートとソース間の電圧が0Vになり、カスコードn-FET320がオフする。
【実施例】
【0065】
第1段目の回路330におけるSi製n-FET331とSi製p-FET332が相補的に動作するため、第2段目の回路340におけるカスコードp-FET310とカスコードn-FET320も相補的に動作する。
【実施例】
【0066】
図13(a)に、信号源350から入力電圧レベル0V、振幅5V、周期1000Hz、デューティ比50%の矩形パルス(INPUT1)を入力した場合の第1段目の回路330の2つの出力信号、すなわちカスコードp-FET310のゲート入力信号(INPUT2 ch1)とカスコードn-FET320のゲート入力信号(INPUT2 ch2)を示した。図示したように、所定の電圧レベルにレベルシフトされている。そして、図13(b)の下段に第1段目の回路330への入力信号、図13(b)の上段に第2段目の回路340の出力波形を示した。図示したように、電圧レベル0Vかつ振幅100Vの矩形パルスが出力されている。
【実施例】
【0067】
なお、実施例2に一例として挙げた相補型インバータ300の耐圧は、第1段目の回路330の耐圧で制限される。第1段目の回路330において、Si製のn-FET331はAlGaN/GaN系n-FET及びSi製n-FETをカスコード接続したカスコードn-FETに、Si製p-FET332はダイヤモンドFET及びSi製p-FETをカスコード接続したカスコードp-FETに置き換えてもよい。このようにすれば、相補型インバータ300の全体の耐圧を大幅に改善することができる。
【実施例】
【0068】
また、第1段目の回路330は、入力電圧レベルを所定の電圧レベルにレベルシフトできる回路ならば、本実施例の回路構成に限定されず、他の回路であってもよいが、第2段目の回路340を構成するカスコードp-FET310とカスコードn-FET320が同期するように、電圧レベルは異なるが同期のとれている2信号を出力できる回路であることが特に好ましい。
【符号の説明】
【0069】
10 ダイヤモンドFET
11 基板
11a ダイヤモンド基板
11b ダイヤモンド層
12 ドレイン電極
13 ソース電極
14 ゲート電極
15 水素化層
16 ゲート絶縁膜

図面
【図1】
0
【図2】
1
【図3】
2
【図4】
3
【図5】
4
【図6】
5
【図7】
6
【図8】
7
【図9】
8
【図10】
9
【図11】
10
【図12】
11
【図13】
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