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明細書 :ソレノイドインダクタ

発行国 日本国特許庁(JP)
公報種別 特許公報(B2)
特許番号 特許第6327638号 (P6327638)
公開番号 特開2015-207613 (P2015-207613A)
登録日 平成30年4月27日(2018.4.27)
発行日 平成30年5月23日(2018.5.23)
公開日 平成27年11月19日(2015.11.19)
発明の名称または考案の名称 ソレノイドインダクタ
国際特許分類 H01F  17/00        (2006.01)
FI H01F 17/00 B
請求項の数または発明の数 2
全頁数 10
出願番号 特願2014-086116 (P2014-086116)
出願日 平成26年4月18日(2014.4.18)
新規性喪失の例外の表示 特許法第30条第2項適用 ▲1▼開催日:2014年2月7日 ▲2▼集会名:京都大学 平成25年度情報学研究科 通信情報システム専攻 修士論文公聴会 ▲3▼開催場所:京都大学吉田キャンパス工学部3号館北館N1(京都府京都市左京区吉田本町36番地1) ▲4▼公開者:雨貝 太郎
審査請求日 平成28年7月19日(2016.7.19)
特許権者または実用新案権者 【識別番号】000004226
【氏名又は名称】日本電信電話株式会社
【識別番号】504132272
【氏名又は名称】国立大学法人京都大学
発明者または考案者 【氏名】中野 慎介
【氏名】野河 正史
【氏名】雨貝 太郎
【氏名】土谷 亮
【氏名】小野寺 秀俊
個別代理人の代理人 【識別番号】100064621、【弁理士】、【氏名又は名称】山川 政樹
【識別番号】100098394、【弁理士】、【氏名又は名称】山川 茂樹
【識別番号】100153006、【弁理士】、【氏名又は名称】小池 勇三
審査官 【審査官】井上 健一
参考文献・文献 米国特許出願公開第2012/0188047(US,A1)
米国特許出願公開第2011/0133875(US,A1)
特開2006-173145(JP,A)
特開2010-034248(JP,A)
特開2000-114044(JP,A)
調査した分野 H01F 17/00
H01F 27/28
H01F 41/04
H01L 21/822
H01L 27/04



特許請求の範囲 【請求項1】
半導体基板のうち絶縁層を介して積層された複数の金属配線層に、螺旋形状をなすプレーナ型のインダクタを同心円状に形成し、これらインダクタの端部を層間接続することにより各インダクタを直列接続してなるオンチップのソレノイドインダクタであって、
前記各金属配線層のうち配線層厚がTaからなる第1の金属配線層に形成されて巻数がNaの第1のインダクタと、
前記各金属配線層のうち配線層厚がTaより大きいTcからなる第2の金属配線層に形成されて巻数がNaより大きいNcの第2のインダクタとを備え
前記第1および第2のインダクタは、当該インダクタンス値を構成する巻線部の配線断面積として、互いにほぼ等しい断面積をそれぞれ有している
ことを特徴とするソレノイドインダクタ。
【請求項2】
請求項1に記載のソレノイドインダクタにおいて、
前記第1のインダクタは、前記第1の金属配線層の全部またはその一部が、当該第1の金属配線層の直上または直下に位置する前記金属配線層の全部またはその一部と層間接続されてなることを特徴とするソレノイドインダクタ。
発明の詳細な説明 【技術分野】
【0001】
本発明は、シリコンなどの半導体基板上に形成するオンチップインダクタにおいて、特に小型で高インダクタンス値を実現する技術に関する。
【背景技術】
【0002】
従来、小型かつ高インダクタンス値なオンチップインダクタを実現する技術として、半導体基板に設けられている複数の金属配線層を用いた3次元のソレノイドインダクタ構造が提案されている(例えば、非特許文献1など参照)。
図9は、従来のソレノイドインダクタの構成を示す外観図である。図10は、図9の平面図である。図11は、図10のXI-XI断面図である。
【0003】
これら図9-図11に示すソレノイドインダクタ構造によれば、半導体基板の各金属配線層M2~M9に、均一の配線幅Wを有する1巻きのプレーナ型インダクタLx2~Lx9を同心円状に形成し、それらを直列接続することで巻数の多いソレノイドインダクタを形成することができ、小型かつ高いインダクタンス値を持つインダクタが形成可能となる。この際、金属配線層M2~M7の配線層厚をTaとするとともに金属配線層M8の配線層厚をTbとし、金属配線層M9の配線層厚をそれぞれTcとした場合、これら配線層厚の関係はTa<Tb<Tcとなっている。
【先行技術文献】
【0004】

【非特許文献1】Chih-Chun Tang et al., ”Miniature 3-D Inductors in Standard CMOS Process”, IEEE JSSC. vol. 37, no. 4, 2002 April.
【発明の概要】
【発明が解決しようとする課題】
【0005】
このようなソレノイドインダクタにおいて、さらに高いインダクタンス値を得る方法の1つとして、インダクタの巻数を増やす方法が考えられる。これは、ソレノイドインダクタで得られるインダクタンス値が、インダクタの巻数の2乗に比例するからである。ここで、インダクタの占有面積を増やさずに一定とした場合、巻数と許容電流量とはいわゆるトレードオフの関係にある。このため、占有面積を増やすことなくインダクタの巻数を増やそうとすると配線幅を狭くする必要があるが、これによりインダクタに流れる許容電流量は小さくなる。
【0006】
一方、近年の半導体プロセス、特にCMOSプロセスでは、半導体基板においてそれぞれの厚みが数倍~数十倍程度と大きく異なる配線層が用いられており、このような半導体基板にソレノイドインダクタを形成する場合も多い。このような、配線層厚の大きな配線層は、層の厚さ方向に導体断面積を確保できるため、配線幅が比較的狭い場合でも大きな許容電流量を確保できることが1つの特徴である。
【0007】
しかしながら、前述した従来技術では、インダクタに流れる許容電流量を確保することを目的として、配線厚の最も小さい配線層に合わせて各配線層の配線幅を設計するものとなっている。したがって、従来技術によれば、配線層厚の大きな配線層では必要以上に大きな電流値が流せる設計となってしまうだけでなく、配線層厚が最も小さな配線層によって、配線層厚の大きな配線層に形成できるインダクタの巻数が律速されてしまうことになる。このため、結果として、インダクタの実装効率が低くなり、得られるインダクタンス値が抑制されてしまうという課題があった。
【0008】
本発明はこのような課題を解決するためのものであり、インダクタの実装効率を高くでき、一定の占有面積で、より高いインダクタンス値や高いQ値が得られるソレノイドインダクタンス値を提供することを目的としている。
【課題を解決するための手段】
【0009】
このような目的を達成するために、本発明にかかるソレノイドインダクタは、半導体基板のうち絶縁層を介して積層された複数の金属配線層に、螺旋形状をなすプレーナ型のインダクタを同心円状に形成し、これらインダクタの端部を層間接続することにより各インダクタを直列接続してなるオンチップのソレノイドインダクタであって、前記各金属配線層のうち配線層厚がTaからなる第1の金属配線層に形成されて巻数がNaの第1のインダクタと、前記各金属配線層のうち配線層厚がTaより大きいTcからなる第2の金属配線層に形成されて巻数がNaより大きいNcの第2のインダクタとを備え、前記第1および第2のインダクタは、当該インダクタンス値を構成する巻線部の配線断面積として、互いにほぼ等しい断面積をそれぞれ有しているものである
【0010】
また、本発明にかかる上記ソレノイドインダクタの一構成例は、前記第1のインダクタが、前記第1の金属配線層の全部またはその一部が、当該第1の金属配線層の直上または直下に位置する前記金属配線層の全部またはその一部と層間接続されてなるものである。
【発明の効果】
【0012】
本発明によれば、各金属配線層のうち、配線層厚が小さく許容電流量に余裕が少ない金属配線層と比較して、配線層厚が大きく許容電流量に余裕がある金属配線層に、より多くの巻数のインダクタンス値が形成される。このため、各金属配線層に同一巻数のインダクタを形成する場合と比較して、全体として、インダクタンス値の巻数を増やすことができる。したがって、インダクタの実装効率を高くでき、一定の占有面積で、より高いインダクタンス値や高いQ値を得ることが可能となる。
【図面の簡単な説明】
【0013】
【図1】第1の実施の形態にかかるソレノイドインダクタの構成を示す外観図である。
【図2】図1の平面図である。
【図3】図2のIII-III断面図である。
【図4】第1の実施の形態にかかるソレノイドインダクタに関するインダクタンス値の周波数特性を示すグラフである。
【図5】第1の実施の形態にかかるソレノイドインダクタに関するQ値の周波数特性を示すグラフである。
【図6】第2の実施の形態にかかるソレノイドインダクタの構成を示す断面図である。
【図7】第3の実施の形態にかかるソレノイドインダクタの構成を示す断面図である。
【図8】第3の実施の形態にかかるソレノイドインダクタの他の構成例を示す断面図である。
【図9】従来のソレノイドインダクタの構成を示す外観図である。
【図10】図9の平面図である。
【図11】図10のXI-XI断面図である。
【発明を実施するための形態】
【0014】
次に、本発明の実施の形態について図面を参照して説明する。
[第1の実施の形態]
まず、図1-図3を参照して、本発明の第1の実施の形態にかかるソレノイドインダクタ10について説明する。図1は、第1の実施の形態にかかるソレノイドインダクタの構成を示す外観図である。図2は、図1の平面図である。図3は、図2のIII-III断面図である。なお、以下では、ソレノイドインダクタ10が形成される半導体基板の積層方向をZ方向とし、基板平面に沿った方向であって互いに直交する2つの方向をX方向およびY方向とする。

【0015】
このソレノイドインダクタ10は、絶縁層を介して複数の金属配線層が積層されてなる半導体基板1において、これら金属配線層を用いて形成された、3次元のソレノイドインダクタ構造を有するオンチップインダクタである。ここでは、グランドプレーンとなる最下層の金属配線層M1を除く、8つの金属配線層M2~M9を用いた場合が例として示されている。

【0016】
これら金属配線層M2~M9のうち、最上位に位置する金属配線層M9とその直下の金属配線層M8には、それぞれ螺旋形状をなす2巻きのプレーナ型のインダクタL9,L8がそれぞれ同心円状に形成されており、これらより下層に位置する金属配線層M2~M7には、それぞれ螺旋形状をなす1巻きのプレーナ型のインダクタL2~L7が、インダクタL9,L8と同心円状に形成されている。これら各金属配線層M2~M9のインダクタL2~L9は、その端部でビアホールなどのコンタクト(図示せず)を介して、その上下に位置する金属配線層のインダクタの端部と層間接続されており、これにより各金属配線層M2~M9のインダクタL2~L9が直列接続された3次元のソレノイドインダクタ構造が形成されている。

【0017】
このようなソレノイドインダクタ10が形成されて使用される半導体基板1には、配線層厚の異なる金属配線層が含まれている場合が多い。本実施の形態は、配線層厚の大きな配線層において層の厚さ方向に導体断面積を確保できるため、配線幅が比較的狭い場合でもある程度の許容電流量を確保できることに着目し、配線層厚が大きい金属配線層に形成されるインダクタの配線幅を、配線層厚が小さい金属配線層に形成されるインダクタの配線幅より狭くして、配線層厚が大きい金属配線層におけるインダクタの巻数を増やすようにしたことを特徴としている。

【0018】
すなわち、近年の半導体プロセスでは一般的に上位層ほど配線層厚が大きくなっており、最下層配線層厚に比べて最上層配線厚は数倍~十数倍と大きく異なる。よって、配線層厚が大きい金属配線層では配線幅を数分の1~十数分の1まで小さくしても、電流許容量を満たすインダクタ形成が可能であり、これによってソレノイドインダクタ10全体におけるインダクタの巻数が増加させることができる。

【0019】
次に、図3を参照して、本実施の形態にかかるソレノイドインダクタ10の構成について詳細に説明する。ここでは、理解を容易とするため、図3に示すように、インダクタの形成に用いる金属配線層のうち、配線層厚が最小の金属配線層M2~M7より大きな配線層厚の金属配線層として、金属配線層M8,M9の2種類が存在するとともに、金属配線層M9の配線層厚が金属配線層M8より大きい場合を例として説明するが、これに限定されるものではなく、配線層厚が最小の金属配線層より配線層厚が大きい金属配線層が存在していれば、本実施の形態を同様にして適用できる。

【0020】
まず、本実施の形態にかかるソレノイドインダクタ10が形成される半導体基板1について、図3に示すように、金属配線層M2~M7の配線層厚をTaとするとともに金属配線層M8の配線層厚をTbとし、金属配線層M9の配線層厚をそれぞれTcとした場合、これら配線層厚の関係を、次の式(1)で定義する。
Ta<Tb<Tc …(1)

【0021】
本実施の形態にかかるソレノイドインダクタ10は、金属配線層M2~M9について上記式(1)のような配線層厚の関係を有する半導体基板1において、金属配線層M2~M7の巻数をNaとするとともに金属配線層M8の巻数をNbとし、金属配線層M9のインダクタ巻数をNcとした場合、少なくともNcがNaより大きければよい。したがって、これら巻数の関係は、次の式(2)で表される。
Na<Nb≦NcまたはNa≦Nb<Nc …(2)

【0022】
したがって、各金属配線層M2~M9の占有面積を一定とし、各インダクタL2~L9内において配線幅を一定とした場合、インダクタL2~L9の配線幅の関係は、次のようになる。すなわち、金属配線層M2~M7の配線幅をWaとするとともに金属配線層M8の配線幅をWbとし、金属配線層M9の配線幅をWcとした場合、これら配線幅の関係は、次の式(3)で表される。
Wa>Wb≧WcまたはWa≧Wb>Wc …(3)

【0023】
図4は、第1の実施の形態にかかるソレノイドインダクタに関するインダクタンス値の周波数特性を示すグラフである。図5は、第1の実施の形態にかかるソレノイドインダクタに関するQ値の周波数特性を示すグラフである。ここでは、信号周波数が20GHz以下の周波数範囲について、3次元電磁界解析ツールを用いたシミュレーションで得られた、本実施の形態にかかるソレノイドインダクタ10の周波数特性(proposal)と従来のソレノイドインダクタの周波数特性(conventional)とが比較されている。

【0024】
シミュレーションの条件としては、本実施の形態および従来とも、半導体基板として9層配線CMOSプロセスパラメタを適用し、各インダクタの外径形状を24μm四方の正方形形状とし、その内径形状を8μm四方の正方形形状とした。
この際、本実施の形態については、図3に示したように、金属配線層M9とその直下の金属配線層M8には、それぞれ螺旋形状をなす2巻きのプレーナ型のインダクタL9,L8がそれぞれ同心円状に形成され、金属配線層M2~M7には、それぞれ螺旋形状をなす1巻きのプレーナ型のインダクタL2~L7が、インダクタL9,L8と同心円状に形成された構造とした。

【0025】
一方、従来技術については、前述の図11で説明したように、各金属配線層M2~M9のすべてに、配線層厚に依存せず一定の配線幅Wを有し、それぞれ螺旋形状をなす1巻きのプレーナ型のインダクタLx2~Lx9が、同心円状に形成された構造とした。この際、金属配線層M2~M7の配線層厚をTaとするとともに金属配線層M8の配線層厚をTbとし、金属配線層M9の配線層厚をそれぞれTcと、これら配線層厚の関係を、前述した式(1)と同様に定義した。

【0026】
これら図4および図5では、解析を行った20GHz以下の全周波数範囲において、本実施の形態にかかるソレノイドインダクタ10の周波数特性(proposal)が、従来技術より高いインダクタンス値およびQ値を示している。したがって、本実施の形態にかかるソレノイドインダクタ10によれば、インダクタの実装効率を高くでき、一定の占有面積で、より高いインダクタンス値、より高いQ値が得られることが分かる。

【0027】
[第1の実施の形態の効果]
このように、本実施の形態は、各金属配線層に形成された螺旋形状をなすプレーナ型のインダクタとして、各金属配線層のうち配線層厚がTaからなる第1の金属配線層に形成されて巻数がNaの第1のインダクタと、各金属配線層のうち配線層厚がTaより大きいTcからなる第2の金属配線層に形成されて巻数がNaより大きいNcの第2のインダクタとを備えたものである。

【0028】
これにより、各金属配線層のうち、配線層厚(Ta)が小さく許容電流量に余裕が少ない金属配線層と比較して、配線層厚(Tc)が大きく許容電流量に余裕がある金属配線層に、より多くの巻数のインダクタンス値が形成される。このため、各金属配線層に同一巻数のインダクタを形成する場合と比較して、全体として、インダクタンス値の巻数を増やすことができる。したがって、インダクタの実装効率を高くでき、一定の占有面積で、より高いインダクタンス値や高いQ値を得ることが可能となる。

【0029】
また、本実施の形態では、金属配線層M8のインダクタL8の巻数Nbを、金属配線層M9のインダクタL9の巻数Naと等しくした場合を例として説明したが、これに限定されるものではなく、金属配線層M2~M7のインダクタL2~L7の巻数Naと等しくしてもよい。

【0030】
[第2の実施の形態]
次に、図6を参照して、本発明の第2の実施の形態にかかるソレノイドインダクタ10について説明する。図6は、第2の実施の形態にかかるソレノイドインダクタの構成を示す断面図であり、図3と同様の位置における断面を示している。

【0031】
オンチップのソレノイドインダクタ10においては、一定の占有面積でインダクタンス値やQ値よりも許容電流値を増やしたいという需要も存在する。しかし、第1の実施の形態によれば、半導体基板1の各金属配線層M2~M9において、ソレノイドインダクタ10全体の許容電流値が、配線層厚が最小の金属配線層M2~M7の許容電流値に律速されてしまうことになり、配線層厚の開きが大きい場合、より顕著となる。

【0032】
本実施の形態は、第1の実施の形態において、配線層厚(Ta)が小さく許容電流量に余裕が少ない金属配線層の第1のインダクタを、層間接続された複数の金属配線層にわたって形成するようにしたものである。

【0033】
すなわち、第1の実施の形態では、図3に示したように、金属配線層M2~M7のそれぞれに巻数Na=1のインダクタL2~L7が形成されている。したがって、金属配線層M8-M9の許容電流値が大きくても、ソレノイドインダクタ10全体の許容電流値は、これらインダクタL2~L7の許容電流値に制限されることになる。

【0034】
これに対して、本実施の形態では、図6に示すように、金属配線層M2~M7のうち、金属配線層M2-M3を、ビアホールなどのコンタクトを介してそれぞれ層間接続することにより複合された金属配線層Ma1を形成し、これら金属配線層M2-M3にわたって、インダクタLa1を形成したものである。金属配線層M4-M5,M6-M7についても同様にして層間接続することにより金属配線層Ma2,Ma3を形成し、そこにインダクタLa2,La3を形成したものである。

【0035】
これにより、元のインダクタL2-L3,L4-L5,L6-L7がそれぞれ層間接続されたものとなり、それぞれの巻線を構成する配線の断面積が2倍に増えるため、許容電流値も2倍に増加する。この際、金属配線層M2~M7における巻数が減るものの、金属配線層M8-M9で巻数を増やすことができ、巻数削減によるインダクタンス値やQ値の低減を抑制できる。

【0036】
[第3の実施の形態]
次に、図7を参照して、本発明の第3の実施の形態にかかるソレノイドインダクタ10について説明する。図7は、第3の実施の形態にかかるソレノイドインダクタの構成を示す断面図であり、図3と同様の位置における断面を示している。

【0037】
本実施の形態は、第2の実施の形態において、各インダクタLa1-La3,L8,L9の巻数を調整することにより、これらインダクタ間における巻線の配線断面積が等しくなるようにしたものである。

【0038】
前述した図6の例では、金属配線層M2~M7を2層ずつ層間接続したので、インダクタLa1-La3とインダクタL8の巻線の配線断面積がほぼ等しくなっているが、配線層厚が最も大きい金属配線層M9のインダクタL9の巻線の配線断面積は、大きいままである。

【0039】
本実施の形態にかかる図7では、このインダクタL9の巻数Nc=4としたので、この巻線の配線幅が小さくなって、インダクタLa1-La3およびインダクタL8の巻線の配線断面積Sa,Sbと、インダクタL9の巻線の配線断面積Scとがほぼ等しくなっている。
これにより、各インダクタLa1-La3,L8,L9において必要となる許容電流値を確保しつつ、全体として最大の巻数を得ることができ、一定の許容電流値下において、インダクタの実装効率を最大化することができる。

【0040】
なお、半導体プロセスでは一般的に、配線層の厚みは決まった値であり、配線層厚が大きな配線層では、マスクエッジのぼけやサイドエッチングの影響などの理由で、微細な配線幅の形成に限界があり、配線断面積を等しくすることができない場合もある。そのため、図7のように、単純に上下層の同形状配線をビアで接続したり、単相配線を複数巻にしたりするだけでは、許容電流量を等しくすることが難しい場合がある。

【0041】
このような場合には、金属配線層の一部を、その直上または直下に位置する隣接金属配線層の全部または一部と層間接続することにより、第1のインダクタを形成してもよい。なお、金属配線層の全部を隣接金属配線層の全部と層間接続したものが、前述した第2の実施の形態に相当する。

【0042】
図8は、第3の実施の形態にかかるソレノイドインダクタの他の構成例を示す断面図である。ここでは、金属配線層M3,M5に電気的に独立した2つの配線をそれぞれ形成し、金属配線層M3の一方の配線を金属配線層M2と層間接続してインダクタLa1を形成し、金属配線層M5の一方の配線を金属配線層M6と層間接続してインダクタLa3を形成し、金属配線層M3の他方の配線および金属配線層M5の他方の配線を金属配線層M4と層間接続してインダクタLa2を形成している。

【0043】
また、図8では、金属配線層M8に電気的に独立した2つの配線を形成し、金属配線層M8の一方の配線を金属配線層M7と層間接続してインダクタLb1を形成し、金属配線層M8の他方の配線により単独でインダクタLb2を形成している。
これにより、インダクタL9の配線幅をさらに小さくできない場合でも、その他のインダクタの断面積が調整されて、各インダクタLa1-La3、Lb1-Lb2、S9の巻線の配線断面積Sa1-Sa3、Sb1-Sb2、Scをほぼ等しくすることができ、結果として各インダクタの許容電流量を近づけることが可能となる。

【0044】
[実施の形態の拡張]
以上、実施形態を参照して本発明を説明したが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解しうる様々な変更をすることができる。また、各実施形態については、矛盾しない範囲で任意に組み合わせて実施することができる。
【符号の説明】
【0045】
1…半導体基板、10…ソレノイドインダクタ、M2~M9,Ma1,Ma2,Ma3…金属配線層、L2~L9,La1,La2,La3,Lb1,Lb2…インダクタ、Ta,Tb,Tc…配線層厚、Na,Nb,Nc…巻数、Wa,Wb,Wc…配線幅、Sa,Sb,Sc,Sa1,Sa2,Sb1,Sb2,Sc…配線断面積。
図面
【図1】
0
【図2】
1
【図3】
2
【図4】
3
【図5】
4
【図6】
5
【図7】
6
【図8】
7
【図9】
8
【図10】
9
【図11】
10