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明細書 :SiC半導体素子及びその製造方法

発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2018-006646 (P2018-006646A)
公開日 平成30年1月11日(2018.1.11)
発明の名称または考案の名称 SiC半導体素子及びその製造方法
国際特許分類 H01L  29/861       (2006.01)
H01L  29/868       (2006.01)
H01L  29/872       (2006.01)
H01L  21/329       (2006.01)
H01L  29/06        (2006.01)
H01L  29/47        (2006.01)
FI H01L 29/91 K
H01L 29/91 F
H01L 29/86 301D
H01L 29/86 301F
H01L 29/86 301P
H01L 29/91 B
H01L 29/91 D
H01L 29/06 301V
H01L 29/06 301M
H01L 29/86 301M
H01L 29/06 301G
H01L 29/86 301E
H01L 29/48 D
H01L 29/48 F
請求項の数または発明の数 10
出願形態 OL
全頁数 16
出願番号 特願2016-134310 (P2016-134310)
出願日 平成28年7月6日(2016.7.6)
発明者または考案者 【氏名】木本 恒暢
【氏名】丹羽 弘樹
【氏名】須田 淳
出願人 【識別番号】504132272
【氏名又は名称】国立大学法人京都大学
個別代理人の代理人 【識別番号】110001427、【氏名又は名称】特許業務法人前田特許事務所
審査請求 未請求
テーマコード 4M104
Fターム 4M104AA03
4M104BB05
4M104BB14
4M104CC01
4M104CC03
4M104FF03
4M104FF13
4M104FF32
4M104FF35
4M104GG02
4M104GG03
4M104HH18
要約 【課題】オン電圧の低い、高耐圧・低損失の炭化珪素(SiC)半導体素子、及びその製造方法を提供する。
【解決手段】本発明のSiC半導体素子10は、第1導電型のSiC基板11の主面上に、PiNダイオードが形成された第1領域と、ショットキーバリアダイオードが形成された第2領域21とが並列して形成されており、SiC基板の主面上に、第1導電型のSiCからなる耐圧維持層12が形成され、第1領域20において、耐圧維持層12上に、第2導電型のSiCからなるエピタキシャル層13が選択的に形成され、かつ、エピタキシャル層上に、オーミック接合された第1電極14aが形成されており、第2領域21において、耐圧維持層12上に、ショットキー接合された第2電極14bが形成され、第1電極14a及び第2電極14bは電気的に導通している。
【選択図】図2
特許請求の範囲 【請求項1】
第1導電型のSiC基板の一方の主面上に、PiNダイオードが形成された第1領域と、ショットキーバリアダイオード(SBD)が形成された第2領域とが並列して形成されたSiC半導体素子であって、
前記SiC基板の一方の主面上に、第1導電型のSiCからなる耐圧維持層が形成されており、
前記第1領域において、前記耐圧維持層上に、第2導電型のSiCからなるエピタキシャル層が選択的に形成され、かつ、前記エピタキシャル層上に、オーミック接合された第1電極が形成されており、
前記第2領域において、前記耐圧維持層上に、ショットキー接合された第2電極が形成されており、
前記SiC基板の他方の主面上に、第3電極が形成されており、
前記第1電極及び前記第2電極は、電気的に導通している、SiC半導体素子。
【請求項2】
前記第1領域の幅をP、前記耐圧維持層の厚みをdとしたとき、P/d≧1を満たしている、請求項1に記載のSiC半導体素子。
【請求項3】
前記第1領域に並列する前記第2領域の幅をSとしたとき、P≧Sを満たしている、請求項2に記載のSiC半導体素子。
【請求項4】
前記第2領域は、平面視で、前記第1領域を取り囲んで形成されている、請求項1~3の何れかに記載のSiC半導体素子。
【請求項5】
前記第1領域と前記第2領域との境界に沿って、前記耐圧維持層の表面に、前記エピタキシャル層よりも低濃度の第2導電型の電界緩和領域が形成されている、請求項1に記載のSiC半導体素子。
【請求項6】
前記PiNダイオードは、メサ型構造をなしている、請求項1に記載のSiC半導体素子。
【請求項7】
前記第2領域において、前記耐圧維持層の表面に、複数個の第2導電型のバリア領域が成され、前記SBDは、接合障壁制御ショットキー構造をなしている、請求項1に記載のSiC半導体素子。
【請求項8】
請求項1~7の何れかに記載のSiC半導体素子の製造方法であって、
第1導電型のSiC基板の一方の主面上に、第1導電型のSiCからなる耐圧維持層をエピタキシャル成長で形成する工程(a)と、
前記耐圧維持層上に、第2導電型のSiCからなるエピタキシャル層をエピタキシャル成長で形成する工程(b)と、
前記エピタキシャル層の一部をエッチングにより選択的に除去して、前記耐圧維持層を露出する工程(c)と、
前記エピタキシャル層上にオーミック接合する第1電極を形成するとともに、露出した前記耐圧維持層上にショットキー接合する第2電極を形成する工程(d)と
を有する、SiC半導体素子の製造方法。
【請求項9】
前記工程(c)において、エッチングにより残存した前記エピタキシャル層は、メサ型構造をなしている、請求項8に記載のSiC半導体素子の製造方法。
【請求項10】
前記工程(c)の後、前記工程(d)の前に、残存した前記エピタキシャル層と、露出した前記耐圧維持層との境界に沿って、前記耐圧維持層の表面に、イオン注入により、前記エピタキシャル層よりも低濃度の第2導電型の電界緩和領域を形成する、請求項8または9に記載のSiC半導体素子の製造方法。
発明の詳細な説明 【技術分野】
【0001】
本発明は、高耐圧・低損失の炭化珪素(SiC)半導体素子、及びその製造方法に関する。
【背景技術】
【0002】
SiCは、シリコン(Si)に比べて絶縁破壊電界強度が約10倍高い等の優れた特性を有しており、高耐圧パワー半導体素子に好適な材料として注目されている。
【0003】
一般に、比較的低耐圧のパワー半導体素子は電界効果トランジスタ(FET)などのユニポーラデバイスが用いられる。一方、高耐圧パワー半導体素子は、少数キャリア注入によって、耐圧維持層の電気伝導度を向上させる効果(伝導度変調効果)を活用したバイポーラデバイスであるPiNダイオードやサイリスタ、絶縁ゲートバイポーラトランジスタ(IGBT)などを用いるのが一般的である。特に、電力インフラ、高速鉄道、医療用加速電源、産業用高圧電源などに用いられる電力変換器の高性能化、小型化のために、10kV超級の耐電圧を有するパワー素子の実現が期待されている。
【0004】
非特許文献1には、200μm以上の厚さを有する高純度SiC成長層を活用し、空間変調された電界集中緩和構造を導入することによって、20kV超級の高耐圧を有するSiC PiNダイオードが開示されている。
【先行技術文献】
【0005】

【非特許文献1】N.Kaji et al., IEEE Trans. Electron Devices, vol.62(2015), p.374
【発明の概要】
【発明が解決しようとする課題】
【0006】
多くの電力変換システムでは、パワー素子を、定格値(仕様の最大値)の50%以下の電流で用いることが圧倒的に多い。超高耐圧応用で有望な整流ダイオードであるSiCを用いたPiNダイオードもその限りではない。
【0007】
しかしながら、SiCは、禁制帯幅が約3.3eVと広いため、pn接合の拡散電位は、約2.8Vと高い。そのため、SiC PiNダイオードは、電圧が約2.8Vになるまで、ほとんど電流が流れない固有の順方向特性を持つ。従って、低電流域で使用する場合でも、約3Vのオン電圧が必要となり、定格値(仕様の最大値)の50%以下の低電流域で使用する場合、電力損失が比較的大きくなってしまい、低損失というSiCの特徴を十分に発揮できない。
【0008】
本発明は、上記課題に鑑みなされたもので、その主な目的は、オン電圧の低い、高耐圧・低損失のSiC半導体素子、及びその製造方法を提供することにある。
【課題を解決するための手段】
【0009】
本発明に係るSiC半導体素子は、第1導電型のSiC基板の一方の主面上に、PiNダイオードが形成された第1領域と、ショットキーバリアダイオードが形成された第2領域とが並列して形成されたSiC半導体素子であって、SiC基板の一方の主面上に、第1導電型のSiCからなる耐圧維持層が形成されており、第1領域において、耐圧維持層上に、第2導電型のSiCからなるエピタキシャル層が選択的に形成され、かつ、エピタキシャル層上に、オーミック接合された第1電極が形成されており、第2領域において、耐圧維持層上に、ショットキー接合された第2電極が形成されており、SiC基板の他方の主面上に、第3電極が形成されており、第1電極及び前記第2電極は、電気的に導通していることを特徴とする。
【0010】
本発明に係るSiC半導体素子の製造方法は、上記SiC半導体素子の製造方法であって、第1導電型のSiC基板の一方の主面上に、第1導電型のSiCからなる耐圧維持層をエピタキシャル成長で形成する工程(a)と、耐圧維持層上に、第2導電型のSiCからなるエピタキシャル層をエピタキシャル成長で形成する工程(b)と、エピタキシャル層の一部をエッチングにより選択的に除去して、耐圧維持層を露出する工程(c)と、エピタキシャル層上にオーミック接合する第1電極を形成するとともに、露出した耐圧維持層上にショットキー接合する第2電極を形成する工程(d)とを有することを特徴とする。
【発明の効果】
【0011】
本発明によれば、オン電圧の低い、高耐圧・低損失のSiC半導体素子、及びその製造方法を提供することができる。
【図面の簡単な説明】
【0012】
【図1】SiCのPiNダイオード及びショットキーバリアダイオードの一般的な順方向特性を示した図である。
【図2】本発明の一実施形態におけるSiC半導体素子の構成を模式的に示した図で、(a)は断面図、(b)は平面図を示す。
【図3】SiC半導体素子の電流-電圧特性におけるスナップバック現象を説明した図である。
【図4】スナップバック現象が発生する原因を説明した図である。
【図5】スナップバック電圧を解析するための図である。
【図6】PiNダイオードの領域の幅を変えたときの順方向特性をシミュレーションにより求めた図である。
【図7】スナップバック電圧のP/d依存性を電流分布モデルにより算出したグラフである。
【図8】試作したSiC半導体素子の構成を模式的に示した断面図である。
【図9】試作したSiC半導体素子の基本特性を示した図で、(a)は順方向特性、(b)は逆方向特性を示す。
【図10】試作したSiC半導体素子の順方向特性を、単独で作製したPiNダイオード及びSBDの順方向特性と比較したグラフである
【図11】試作したSiC半導体素子の順方向特性を、イオン注入によりp層が形成されたハイブリッド構造のSiC半導体素子の順方向特性と比較したグラフである。
【図12】(a)~(e)は、SiC半導体素子の製造方法を示した断面図である。
【図13】SiC半導体素子の変形例を示した平面図である。
【図14】SiC半導体素子の他の変形例を示した平面図である。
【発明を実施するための形態】
【0013】
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の実施形態に限定されるものではない。また、本発明の効果を奏する範囲を逸脱しない範囲で、適宜変更は可能である。

【0014】
図1は、SiCパワーダイオードの一般的な順方向特性を示した図で、矢印Aで示したグラフは、PiNダイオードの特性を示し、矢印Bで示したグラフは、ショットキーバリアダイオード(以下、「SBD」という)特性を示す。

【0015】
図1に示すように、PiNダイオードは、オン電圧(約3V)は高いものの、伝導度変調効果により、オン抵抗は小さい。一方、SBDは、オン電圧(約1V)は低いが、オン抵抗は大きい。

【0016】
本発明は、SiCパワー素子として、SiCダイオードに着目し、低電流域では、オン電圧の低いSBDとして動作し、高電流域では、オン抵抗の小さいPiNダイオードとして動作するような、ハイブリッド構造を採用する。

【0017】
図2は、本発明の一実施形態におけるSiC半導体素子の構成を模式的に示した図で、(a)は断面図、(b)は平面図を示す。

【0018】
本実施形態におけるSiC半導体素子10は、n型(第1導電型)のSiC基板11の一方の主面上に、PiNダイオードが形成された第1領域20と、SBDが形成された第2領域21とが並列して形成されている。本実施形態では、図2(b)に示すように、第2領域21は、平面視で、第1領域20を取り囲んで形成されている。

【0019】
図2(a)に示すように、SiC基板11の上面(一方の主面)上に、n型(第1導電型)のSiCからなる耐圧維持層12が形成されている。そして、第1領域20において、n耐圧維持層12上に、p型(第2導電型)のSiCからなるエピタキシャル層13が選択的に形成されている。さらに、pエピタキシャル層13上に、オーミック接合されたアノード電極(第1電極)14aが形成されている。また、SiC基板11の裏面(他方の主面)上に、カソード電極(第3電極)15が形成されている。これにより、第1領域20において、PiNダイオードが形成されている。

【0020】
一方、第2領域21において、n耐圧維持層12上に、ショットキー接合されたアノード電極(第2電極)14bが形成されている。これにより、第2領域21において、SBDが形成されている。

【0021】
ここで、第1電極14a及び第2電極14bは、電気的に導通しており、SiC半導体素子10のアノード電極として機能する。通常、第1電極14a及び第2電極14bは、同一の金属材料等で一体的に形成される。例えば、第1電極14a及び第2電極14bをチタン(Ti)で形成した場合、pエピタキシャル層13とのオーミック接合を図るために、pエピタキシャル層13上に、例えば、チタンとアルミニウム(Al)の合金からなる接合層や、チタンとアルミニウムの積層構造(Ti/Al)(不図示)を形成しておくことが好ましい。これにより、チタンで構成された第1電極14aは、接合層を介してpエピタキシャル層13とオーミック接合される。また、チタンで構成された第2電極14bは、n耐圧維持層12とショットキー接合される。

【0022】
一方、第3電極15は、n型SiC基板11とオーミック接合しており、SiC半導体素子10のカソード電極として機能する。例えば、第3電極15をニッケル(Ni)で形成することにより、n型SiC基板11とオーミック接合することができる。

【0023】
このように、本実施形態におけるSiC半導体素子10は、SiC基板11上に、PiNダイオードとSBDとが並列に形成されたハイブリッド構造をなす。これにより、SiC半導体素子10は、低電流域では、オン電圧の低いSBDとして動作し、高電流域では、オン抵抗の小さいPiNダイオードとして動作する。その結果、PiNダイオード固有の高い耐圧を維持しつつ、低電流域において、オン電圧の低い低損失のSiC半導体素子を実現することができる。

【0024】
また、本実施形態におけるSiC半導体素子10は、図2(a)に示すように、pエピタキシャル層13が、n耐圧維持層12上をエピタキシャル成長により選択的に形成されたメサ構造をなしている。そのため、pエピタキシャル層13とn耐圧維持層12の接合界面近傍では、イオン注入により選択的に形成したプレーナ構造の場合に比べて、イオン注入による誘起欠陥がない。これにより、誘起欠陥による小数キャリアのライフタイムの短縮が起きないため、高い伝導度変調効果を維持することができる。その結果、PiNダイオード固有の低いオン抵抗を維持しつつ、低電流域において、オン電圧の低い低損失のSiC半導体素子を実現することができる。

【0025】
ところで、本実施形態におけるSiC半導体素子10は、等価回路的には、PiNダイオードと、SBDとが並列接続された構成をなしている。このような構成をなすSiC半導体素子10の電流-電圧特性は、図1を参照しながら説明すると、理想的には、電圧をゼロから上げていった場合、電流は、ある閾値電圧(SiCのpn接合の拡散電位)までの期間は、SBDの動作モードでほぼ線形に増加し、ある閾値電圧を超えると、PiNダイオードの動作モードに切り替わって、急激に増加する。

【0026】
しかしながら、図3に示すように、SiC半導体素子10の電流-電圧特性において、SBDの動作モード(SBDモード)から、PiNダイオードの動作モード(PiNモード)に切り替わるとき、矢印Cで示すように、電圧が不連続に降下する現象(スナップバック現象)が生じる場合がある。もし、このようなスナップバック現象が生じると、SiC半導体素子10の特性が安定しないため、実用上、大きな問題となる。また、SiC半導体素子10が、複数の第1領域(PiNダイオード形成領域)20を有する場合、図3に示すスナップバック電圧Vがばらつくと、Vの低い第1領域20のPiNダイオードに電流が集中することによって、その領域が破壊されるという問題が生じる。

【0027】
このようなスナップバック現象が発生する原因は、図4に示すように、SBDモードにおける電流分布に、横方向の広がりが生じ、その結果、PiNダイオードを構成するp/n接合に、印加電圧が全て印加されないため、ある閾値電圧になっても、PiNダイオードの動作が始まらないためである。

【0028】
次に、図5を参照しながら、SiC半導体素子10におけるスナップバック電圧Vを、電流分布モデルを用いて解析する。

【0029】
図5に示すように、SBDモード時の電流分布の横方向の広がりを、傾斜線Gで近似する。そして、n耐圧維持層12を、境界線Hによって、横方向の広がりがある領域12aと、横方向の広がりがない領域12bと分ける。ここで、領域12aにおける抵抗成分をR1SPとし、領域12bにおける抵抗成分をR2spとすると、pエピタキシャル層13の中央におけるp/n接合に印加される電圧Vは、以下の式(1)で表される。

【0030】
【数1】
JP2018006646A_000003t.gif

【0031】
ここで、JFSは、ユニポーラ動作時にSBD部を介して素子(セル)全体に流れる順方向電流密度である。

【0032】
がSiCのpn接合の拡散電位Vに等しいとき、PiNダイオードの動作が始まる。このときのスナップバック電圧Vは、以下の式(2)で表される。

【0033】
【数2】
JP2018006646A_000004t.gif

【0034】
ここで、PiNダイオードが形成される第1領域20の幅をP、SBDが形成される第2領域21の幅をS、n耐圧維持層12の厚みをdとしたとき、r=P/d、r=S/dである。ここで、r、rは、PiNダイオード領域の幅P、及びSBD領域の幅Sを、n耐圧維持層12の厚みdで規格化した値である。また、第1領域20の幅Pは、図5に示すように、第1領域20の全幅の1/2(P=S)とする。なお、図2(b)に示した示したように、第1領域20が矩形の場合、第1領域20の幅Pは、幅の狭い方の全幅の1/2とする。また、第2領域21の幅Sは、第1領域20の外周を区画する辺と、第2領域21の外周を区画する辺との間の最小値とする。

【0035】
また、傾斜線Gと境界線Hとの角度をθとしている。また、φ'は、SBDのショットキー接合における電圧降下で、以下の式(3)で表される。

【0036】
【数3】
JP2018006646A_000005t.gif

【0037】
ここで、Aは、有効リチャードソン定数で、以下の式(4)で表される。

【0038】
【数4】
JP2018006646A_000006t.gif

【0039】
ここで、mは電子の有効質量、qは電子の素電荷、kはボルツマン定数、hはプランク定数である。

【0040】
式(2)で示されるように、スナップバック電圧Vは、耐圧維持層12の構造によらず、(r、r)によって決定される。また、r>(1/tanθ)のとき、スナップバックは発生しない。すなわち、スナップバックの発生の有無は、r(=P/d)のみに依存する。

【0041】
図6は、本実施形態におけるSiC半導体素子10において、PiNダイオードの領域の幅Pを変えたときの順方向特性(電流-電圧特性)を、シミュレーションにより求めた図である。ここで、n耐圧維持層12の厚みdを100μm、不純物濃度を7×1014cm-3としている。また、PiNダイオード領域の幅Pと、SBD領域の幅Sは、同じ値にしている。図中の矢印K、K、K、Kで示したグラフは、それぞれ、PiNダイオード領域の幅Pを、50μm、75μm、100μm、150μmと変えたときの順方向特性を示す。なお、矢印Aで示した点線のグラフは、比較として、SiC半導体素子をPiNダイオードのみで構成した場合の順方向特性を示す。

【0042】
ここで、シミュレーションは、二次元のポアソン方程式と二次元の電流連続の式(拡散、ドリフト)を同時に解く市販ソフトウェア(「DESSIS」;シノプシス社製)により行った。

【0043】
図6に示すように、PiNダイオード領域の幅Pが大きくなるとともに、スナップバック現象が抑制されることが分かる。これは、PiNダイオード領域の幅Pが大きくなると、図5における水平線Hが下方にシフトし、抵抗R2SPにおける電圧降下が減少するため、PiNダイオードを構成するp/n接合に印加される電圧が上昇するためである。

【0044】
図7は、本実施形態におけるSiC半導体素子10において、スナップバック電圧VのP/d依存性を、電流分布モデルより求めた上記式(3)を用いて計算した結果を示したグラフである。なお、n耐圧維持層12の厚みdは、100μmと150μmの2通りとし、PiNダイオード領域の幅Pと、SBD領域の幅Sとを同じにした。また、SBDの動作時における電流分布の横方向の広がり角度(図5において、傾斜線Gと境界線Hとの角度θ)を42°とした。なお、本結果は上記の二次元シミュレーション結果と良い一致を示すことを確認している。

【0045】
図7に示すように、スナップバック電圧Vは、n耐圧維持層12の構造によらず、P/dのみに依存することが分かる。これは、図5における抵抗R2SPを構成する半導体領域の厚さが、d-Ptanθで与えられ、この抵抗R2SPの影響が無視できるのは、d-Ptanθ=d、すなわちP/d=1/tanθとなる場合であるためである。

【0046】
また、図7に示すように、P/d≧1のとき、スナップバック電圧Vは、SiCのpn接合の拡散電位(約2.8V)に漸近する。従って、P/d≧1(より好ましくはP/d≧1.2)とすることによって、スナップバック現象の発生を抑制することができる。

【0047】
以上、説明したように、本実施形態によるSiC半導体素子は、PiNダイオードが形成された第1領域20と、SBDが形成された第2領域21とを並列して形成し、第1領域20において、p/n接合を構成するp領域を、メサ構造からなるpエピタキシャル層13で構成することによって、オン電圧が低く、かつ、高耐圧・低損失のSiC半導体素子を実現することができる。

【0048】
また、第1領域20の幅をP、n耐圧維持層12の厚みをdとしたとき、P/d≧1にすることによって、スナップバック現象の発生を抑制したSiC半導体素子を実現することができる。

【0049】
図8は、試作したSiC半導体素子の構成を模式的に示した断面図である。なお、試作したSiC半導体素子は、図2に示した基本構成を備えると共に、実デバイスとして使用する際に要求される特性を満たす構成をさらに備えている。

【0050】
図8に示すように、試作したSiC半導体素子は、n型のSiC基板11の上面に、PiNダイオードが形成された第1領域20と、SBDが形成された第2領域21とが並列して形成されている。

【0051】
具体的には、nSiC基板11の上面に、SiCからなるn耐圧維持層12が形成されている。PiNダイオードが形成される第1領域20には、n耐圧維持層12上に、SiCからなるpエピタキシャル層13が選択的に形成されている。さらに、pエピタキシャル層13上に、接合層30を介して、オーミック接合されたアノード電極14aが形成されている。一方、SBDが形成される第2領域21には、n耐圧維持層12上に、ショットキー接合されたアノード電極14bが形成されている。また、nSiC基板11の裏面には、カソード電極15が形成されている。

【0052】
エピタキシャル層13はメサ構造をしており、第1領域20と第2領域21との境界に沿って、n耐圧維持層12の表面に、低濃度のp電界緩和領域31が形成されている。これにより、逆バイアス時にp電界緩和領域31が空乏化し、メサ構造底部近傍に形成されるpn接合界面の電界集中を緩和することができる。

【0053】
また、第2領域21に形成されたSBDは、n耐圧維持層12の表面に、複数の離間したpバリア領域32が形成された接合障壁制御ショットキー構造をなしている。これにより、逆バイアス時に、pバリア領域32が、ショットキー界面の電界強度を低減し、これにより、逆バイアス時のリーク電流を低減することができる。

【0054】
さらに、SBDが形成される第2領域21の外周部22には、n耐圧維持層12の表面に、複数のpイオン注入領域36が形成された終端構造が設けられている。ここで、各pイオン注入領域36は、低濃度のpイオン注入領域35の中に形成され、最縁部に向かって、徐々に幅が狭くなっている。このような終端構造を設けることによって、逆バイアス時に終端構造部が内側から外周部に向かって徐々に空乏化して素子端部における電界集中を緩和し、オフ状態での耐圧を確保することができる。

【0055】
図9は、試作したSiC半導体素子の基本特性(電流-電圧特性)を示した図で、(a)は順方向特性、(b)は逆方向特性を示す。ここで、図9(a)において、左側の縦軸は、電流値(対数目盛)を示し、右側の縦軸は、電流密度を示している。なお、試作したSiC半導体素子において、n耐圧維持層12の厚みdを95μm、不純物濃度を6×1014cm-3とした。また、PiNダイオード領域の幅P、及びSBD領域の幅Sを、共に150μmとした。

【0056】
図9(a)に示すように、順方向特性において、約0.8VでSBDダイオードとして電流が立ち上がり、その後、約3.5VでPiNダイオードの動作モードに移行するというほぼ設計通りの特性が得られた。そして、SBDの動作モード(SBDモード)から、PiNダイオードの動作モード(PiNモード)に切り替わるときに発生するスナップバック現象は見られなかった(このときのP/dは、1.05)。また、電流の片対数プロットから分かるように、SBDの特性も、ほぼ理想的なものが得られている(理想因子n=1.01)。また、図9(b)に示すように、逆方向特性において、11.3kVの高い絶縁破壊電圧が得られた。これは、n耐圧維持層12から計算される理想耐圧(13.3kV)の85%の耐圧に相当する。

【0057】
図10は、試作したSiC半導体素子の順方向特性を、同じn耐圧維持層12に、それぞれ単独で作製したPiNダイオード及びSBDの順方向特性と比較したグラフである。ここで、矢印Mの実線で示したグラフが、本実施形態におけるSiC半導体素子の順方向特性で、矢印A及びBの破線で示したグラフが、PiNダイオード及びSBDの順方向特性である。なお、単独で作製したPiNダイオード及びSBDの構造は、本実施形態におけるSiC半導体素子の第1領域20及び第2領域21に作製したPiNダイオード及びSBDの構造と同じである。また、単独で作製したPiNダイオード及びSBDの平面視における面積は、本実施形態におけるSiC半導体素子の第1領域20及び第2領域21の面積を足した面積である。

【0058】
図10に示すように、本実施形態におけるSiC半導体素子のSBDの動作モードにおけるオン抵抗は、単独で作製したSBDのオン抵抗と、ほぼ同じ大きさを示した。これは、SBDが形成された第2領域21の面積が、単独で作製したSBDの面積の半分であるが、第2領域21での電流が、PiNダイオードが形成された第1領域20に広がったために、オン抵抗が低減されたためと考えられる。

【0059】
一方、本実施形態におけるSiC半導体素子のPiNダイオードの動作モードにおけるオン抵抗は、単独で作製したPiNダイオードのオン抵抗よりも若干大きくなった。これは、SBDが形成された第2領域21の分だけ、伝導度変調効果が発揮される領域が減少しため、オン抵抗が増加したためと考えられる。従って、PiNダイオードが形成される第1領域20の幅Pを、SBDが形成される第2領域の幅Sよりも大きくする(P>S)にすることによって、矢印Mの一点鎖線で示したグラフのように、PiNダイオードの動作モードにおけるオン抵抗を、単独で作製したPiNダイオードのオン抵抗により近づけることができる。

【0060】
図11は、試作したSiC半導体素子の順方向特性を、同じn耐圧維持層12の表面に、イオン注入によりp層を形成してプレーナ型PiNダイオードを作製したハイブリッド構造のSiC半導体素子(SBD構造は同じ)の順方向特性と比較したグラフである。ここで、矢印Mで示したグラフが、本実施形態におけるSiC半導体素子の順方向特性で、矢印Nで示したグラフが、イオン注入によりpn接合を形成したプレーナ型PiNダイオードを備えたSiC半導体素子の順方向特性である。

【0061】
図11に示すように、本実施形態におけるSiC半導体素子のPiNダイオードの動作モードにおけるオン抵抗は、プレーナ型PiNダイオードを備えたSiC半導体素子のオン抵抗よりも著しく小さかった。これは、プレーナ型PiNダイオードのpイオン注入層には、イオン注入により誘起欠陥が多く発生し、これにより、小数キャリアのライフタイムが短縮されて、PiNダイオードの動作モードにおけるオン抵抗が上昇したためと考えられる。これに対して、本実施形態におけるPiNダイオードのpエピタキシャル層は、イオン注入による誘起欠陥がないため、高い伝導度変調効果を維持することができ、その結果、低いオン抵抗を実現することができた。

【0062】
図12(a)~(e)は、本実施形態におけるSiC半導体素子の製造方法を示した断面図である。

【0063】
図12(a)に示すように、n型(第1導電型)のSiC基板11の一方の主面上に、n型(第1導電型)のSiCからなる耐圧維持層12をエピタキシャル成長で形成する。ここで、SiC基板11は、例えば、4H-SiC単結晶基板を用いることができる。また、n耐圧維持層12は、例えば、不純物濃度が1×1014~2×1015cm-3の範囲が好ましい。また、n耐圧維持層12の厚みは、30~300μmの範囲が好ましい。

【0064】
次に、図12(b)に示すように、n耐圧維持層12上に、p(第2導電型)のSiCからなるエピタキシャル層13をエピタキシャル成長で形成する。ここで、pエピタキシャル層13は、例えば、不純物濃度が1×1018~3×1020cm-3の範囲が好ましい。また、pエピタキシャル層13の厚みは、0.3~6μmの範囲が好ましい。

【0065】
次に、図12(c)に示すように、pエピタキシャル層13の一部(第2領域21)をエッチングにより選択的に除去して、n耐圧維持層12aを露出する。エッチングは、例えば、pエピタキシャル層13の一部(第1領域20)に酸化膜を形成し、この酸化膜をマスクに、CF、Oの混合ガスを用いた反応性イオンエッチングにより行うことができる。このエッチングにより、第1領域20に残存したpエピタキシャル層13aは、メサ型構造をなしている。また、エッチングは、異方性の強くないエッチングが好ましく、これにより、pエピタキシャル層13aは、側壁がやや傾斜したメサ構造が得られる。

【0066】
次に、図12(d)に示すように、残存したpエピタキシャル層13aと、露出したn耐圧維持層12aとの境界(第1領域20と第2領域21との境界)に沿って、n耐圧維持層12の表面に、イオン注入により、pエピタキシャル層よりも低濃度のp型(第2導電型)の電界緩和領域31を形成する。p電界緩和領域31は、例えば、アルミニウム(Al)をイオン注入により形成することができる。

【0067】
なお、図8に示した第2領域(SBD領域)21の外周部22に終端構造を設ける場合には、pイオン注入領域35を、p電界緩和領域31と同時にイオン注入で形成してもよい。

【0068】
なお、pエピタキシャル層13aを、側壁がほぼ垂直なメサ構造に形成した場合、n耐圧維持層12の表面に、斜めイオン注入により、第1領域20と第2領域21との境界に沿って、p電界緩和領域31を形成することができる。

【0069】
次に、図12(e)に示すように、pエピタキシャル層13a上にオーミック接合する第1電極14aを形成するとともに、露出したn耐圧維持層12a上にショットキー接合する2電極14bを形成する。また、SiC基板11の他方の主面上に、第3電極15を形成する。ここで、第1電極14a及び第2電極14bは、例えば、チタン(Ti)で一体的に形成することができる。この場合、pエピタキシャル層13aとのオーミック接合を図るために、pエピタキシャル層13a上に、例えば、チタンとアルミニウム(Al)の合金からなる接合層や、チタンとアルミニウムの積層構造(Ti/Al)(不図示)を予め形成しておくことが好ましい。これにより、第1電極14aは、接合層を介してpエピタキシャル層13とオーミック接合され、第2電極14bは、n耐圧維持層12とショットキー接合される。また、第3電極15は、例えば、ニッケル(Ni)で形成することができる。これにより、第3電極15は、nSiC基板11とオーミック接合される。

【0070】
以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、もちろん、種々の改変が可能である。

【0071】
例えば、上記実施形態では、図2(b)に示したように、SBDが形成される第2領域21を、PiNダイオードが形成される第1領域20を取り囲むように形成したが、これに限定されず、第1領域20と第2領域21とが、平面視で並列して形成されていれば、第1領域20及び第2領域21は、どのような形状であってもよい。

【0072】
図13は、本実施形態におけるSiC半導体素子の変形例を示した平面図である。

【0073】
図13に示すように、PiNダイオードが形成される第1領域20は、細長い形状からなり、これが複数個、互いに離間して並列されている。また、SBDが形成される第2領域21は、複数個の第1領域20を取り囲んで形成されている。第1領域20及び第2領域21を、このように構成することによって、PiNダイオードを構成する第1領域20に確実に順方向電圧が印加されてスナップバック現象を抑制でき、かつ多数素子の並列動作によって大電流を得ることができる。

【0074】
本変形例における第1領域20の幅Pは、図13に示すように、第1領域20における短辺の幅の1/2とする。また、第2領域21の幅Sは、隣接する第1領域20間の距離の1/2とする。

【0075】
図14は、本実施形態におけるSiC半導体素子の他の変形例を示した平面図である。

【0076】
図14に示すように、PiNダイオードが形成される第1領域20は、矩形からなり、これが、複数個、千鳥状に配列されている。また、SBDが形成される第2領域21は、複数個の第1領域20を取り囲んで形成されている。第1領域20及び第2領域21を、このように構成することによって、PiNダイオードを構成する第1領域20に確実に順方向電圧が印加されてスナップバック現象を抑制でき、かつ多数素子の並列動作によって大電流を得ることができる。

【0077】
本変形例における第1領域20の幅Pは、図14に示すように、第1領域20における短辺の幅の1/2とする。また、第2領域21の幅Sは、隣接する第1領域20間の最小距離の1/2とする。

【0078】
なお、本実施形態における第1領域20の形状は、矩形に限定されず、多角形、円形、楕円形であってもよい。この場合、第1領域20の幅Pは、第1領域20の外周縁において、向かい合う二つの辺(または点)間の最小距離の1/2とする。

【0079】
また、上記実施形態では、図8に示したように、試作したSiC半導体素子のSBDを接合障壁制御ショットキー構造にしたが、勿論、SBDの構造はこれに限定されず、他の構造のものであってもよい。また、第2領域(SBD領域)21の外周部22に終端構造を設けたが、その構成は特に限定されず、また、必ずしも終端構造を設ける必要はない。
【符号の説明】
【0080】
10 SiC半導体素子
11 SiC基板
12 耐圧維持層
13 エピタキシャル層
14a 第1電極(アノード電極)
14b 第2電極(アノード電極)
15 第3電極(カソード電極)
20 第1領域
21 第2領域
22 外周部
30 接合層
31 電界緩和領域
32 バリア領域
33 酸化膜
34 表面保護膜
35、36 イオン注入領域
図面
【図1】
0
【図2】
1
【図3】
2
【図4】
3
【図5】
4
【図6】
5
【図7】
6
【図8】
7
【図9】
8
【図10】
9
【図11】
10
【図12】
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【図13】
12
【図14】
13