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明細書 :SiC接合型電界効果トランジスタ及びSiC相補型接合型電界効果トランジスタ

発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2017-212397 (P2017-212397A)
公開日 平成29年11月30日(2017.11.30)
発明の名称または考案の名称 SiC接合型電界効果トランジスタ及びSiC相補型接合型電界効果トランジスタ
国際特許分類 H01L  21/337       (2006.01)
H01L  29/808       (2006.01)
H01L  21/8232      (2006.01)
H01L  27/06        (2006.01)
FI H01L 29/80 C
H01L 27/06 F
請求項の数または発明の数 7
出願形態 OL
全頁数 16
出願番号 特願2016-106386 (P2016-106386)
出願日 平成28年5月27日(2016.5.27)
新規性喪失の例外の表示 特許法第30条第2項適用申請有り 平成28年5月9日に16th International Workshop on Junction Technology(IWJT2016)にて発表
発明者または考案者 【氏名】木本 恒暢
【氏名】藤原 寛朗
出願人 【識別番号】504132272
【氏名又は名称】国立大学法人京都大学
個別代理人の代理人 【識別番号】110001427、【氏名又は名称】特許業務法人前田特許事務所
審査請求 未請求
テーマコード 5F102
Fターム 5F102GA03
5F102GB01
5F102GC01
5F102GD04
5F102GJ02
5F102GL04
要約 【課題】高温で安定に動作可能で、消費電力が極めて小さく、かつ作製が容易な、ノーマリオフ型のSiC接合型電界効果トランジスタを提供する。
【解決手段】SiC接合型電界効果トランジスタは、半絶縁性SiC基板10と、半絶縁性SiC基板の主面に形成された第1導電型のチャネル領域11と、チャネル領域の主面に形成された第2導電型のゲート領域14と、チャネル領域の主面であって、ゲート領域を挟んで形成された第1導電型のソース領域12及びドレイン領域13とを備え、チャネル領域の不純物濃度をN(cm-3)、ゲート領域下におけるチャネル領域の厚さをD(cm)としたとき、ND<3×10cm-1を満たす。
【選択図】図2
特許請求の範囲 【請求項1】
半絶縁性SiC基板と、
前記半絶縁性SiC基板の主面に形成された第1導電型のチャネル領域と、
前記チャネル領域の主面に形成された第2導電型のゲート領域と、
前記チャネル領域の主面であって、前記ゲート領域を挟んで形成された第1導電型のソース領域及びドレイン領域と
を備えたノーマリオフ型のSiC接合型電界効果トランジスタであって、
前記チャネル領域の不純物濃度をN(cm-3)、前記ゲート領域下における前記チャネル領域の厚さをD(cm)としたとき、ND<3×10cm-1を満たすことを特徴とするSiC接合型電界効果トランジスタ。
【請求項2】
前記チャネル領域、前記ゲート領域、前記ソース領域、及び前記ドレイン領域は、それぞれ、イオン注入層で構成されていることを特徴とする請求項1に記載のSiC接合型電界効果トランジスタ。
【請求項3】
半絶縁性SiC基板と、
前記半絶縁性SiC基板の主面側に形成された第1導電型の埋込チャネル領域と、
前記半絶縁性SiC基板の主面であって、前記埋込チャネル領域上に形成された第2導電型のゲート領域と、
前記半絶縁性SiC基板の主面であって、前記埋込チャネル領域上に、前記ゲート領域を挟んで形成された第1導電型のソース領域及びドレイン領域と
を備えたノーマリオフ型のSiC接合型電界効果トランジスタであって、
前記埋込チャネル領域の不純物濃度をN(cm-3)、前記埋込チャネル領域の厚さをL(cm)としたとき、NL<3×10cm-1を満たすことを特徴とするSiC接合型電界効果トランジスタ。
【請求項4】
前記埋込チャネル領域、前記ゲート領域、前記ソース領域、及び前記ドレイン領域は、それぞれ、イオン注入層で構成されていることを特徴とする請求項3に記載のSiC接合型電界効果トランジスタ。
【請求項5】
半絶縁性SiC基板に、nチャネル接合型電界効果トランジスタと、pチャネル接合型電界効果トランジスタとが形成されたSiC相補型接合型電界効果トランジスタであって、
前記nチャネル接合型電界効果トランジスタ及びpチャネル接合型電界効果トランジスタは、それぞれ、請求項1~4の何れかに記載のノーマリオフ型のSiC接合型電界効果トランジスタで構成されており、
前記nチャネル接合型電界効果トランジスタのチャネル領域または埋込チャネル領域と、前記pチャネル接合型電界効果トランジスタのチャネル領域または埋込チャネル領域とは、前記半絶縁性SiC基板内において、互いに離間して形成されていることを特徴とするSiC相補型接合型電界効果トランジスタ。
【請求項6】
SiC基板と、
前記SiC基板上に形成された第1導電型の低濃度エピタキシャル層と、
前記低濃度エピタキシャル層の主面に形成された第2導電型のウェル領域と、
前記ウェル領域内に形成された第1導電型のチャネル領域と、
前記チャネル領域の主面に形成された第2導電型のゲート領域と、
前記チャネル領域の主面であって、前記ゲート領域を挟んで形成された第1導電型のソース領域及びドレイン領域と
を備えたノーマリオフ型のSiC接合型電界効果トランジスタであって、
前記チャネル領域の不純物濃度をN(cm-3)、前記ゲート領域下における前記チャネル領域の厚さをL(cm)としたとき、NL<3×10cm-1を満たすことを特徴とするSiC接合型電界効果トランジスタ。
【請求項7】
前記ウェル領域、前記チャネル領域、前記ゲート領域、前記ソース領域、及び前記ドレイン領域は、それぞれ、イオン注入層で構成されていることを特徴とする請求項6に記載のSiC接合型電界効果トランジスタ。
発明の詳細な説明 【技術分野】
【0001】
本発明は、炭化珪素(SiC)基板を用いて形成されたノーマリオフ型のSiC接合型電界効果トランジスタ(以下、「SiC JFET」という)、及び、このJFETで構成されたnチャネルJFET及びpチャネルJFETを備えたSiC相補型接合型電界効果トランジスタ(以下、「SiC相補型JFET」という)に関する。
【背景技術】
【0002】
炭化珪素(SiC)は、絶縁破壊電界強度がシリコン(Si)に比べて約10倍高いため、Siの限界を超える高耐圧パワーデバイスが開発されている。
【0003】
一方、現在の半導体集積回路は、主にシリコン(Si)で作製されているが、産業分野においては、自動車や航空機のエンジン制御、自動車タイヤのモニター、宇宙用エレクトロニクスなど、Siでは実現不可能な200℃以上の高温において動作する集積回路が渇望されている。
【0004】
SiCは、バンドギャップがSiに比べて約3倍高いため、500℃以上の高温環境下で動作する集積回路が作製可能である。
【0005】
SiC基板を用いて作製した集積回路として、例えば、非特許文献1には、相補型MOSFETで構成された集積回路が、非特許文献2には、nチャネルJFETで構成された集積回路が開示されている。また、特許文献1には、nチャネルJFETとpチャネルJFETとを半絶縁性のSiC層で絶縁分離した相補型JFETが開示されている。
【先行技術文献】
【0006】

【特許文献1】特開2011-166025号公報
【0007】

【非特許文献1】S.H. Ryu et al., IEEE Trans. Electron Devices, vol.45 (1998), p.45.
【非特許文献2】P.G. Neudeck et al., Phys. Stat. Sol. (a), vol.206 (2009), p.2329
【発明の概要】
【発明が解決しようとする課題】
【0008】
しかしながら、非特許文献1に開示された相補型MOSFETは、SiCとゲート酸化膜との界面に高密度の欠陥や電荷が存在するため、しきい値電圧が温度により大きく変動し、安定した動作ができないという問題がある。また、ゲート酸化膜が高温で劣化するという問題もある。
【0009】
また、非特許文献2に開示された集積回路は、nチャンネルJFETのみを用いているため、相補型回路を組むことができず、消費電力が著しく大きいという問題がある。加えて、このnチャネルJFETは、ノーマリオン型の素子であるため、駆動回路が複雑になるという問題がある。
【0010】
また、特許文献1に開示された相補型JFETは、nチャネルJFETとpチャネルJFETとを、ホットウォールCVD法で形成されたイントリンシックSiC層で絶縁分離する構造になっており、微細なトレンチ形成、埋め込み成長、表面平坦化研磨を繰り返す必要があるため、作製プロセスが非常に複雑になるという問題がある。
【0011】
今まで、SiC基板を用いた集積回路に関する研究はいくつか報告されているが、高温動作が確認されたに留まり、いずれも、高温で安定に動作しない、消費電力が大きい、広範囲でノーマリオフの動作が得られない、作製が困難、等の課題を残し、未だ実用化できるレベルには至っていない。
【0012】
本発明は、上記課題に鑑みなされたもので、その主な目的は、高温で安定に動作可能で、消費電力が極めて小さく、かつ作製が容易な、ノーマリオフ型のSiC接合型電界効果トランジスタ及びSiC相補型接合型電界効果トランジスタを提供することにある。
【課題を解決するための手段】
【0013】
本発明に係るSiC接合型電界効果トランジスタは、半絶縁性SiC基板と、半絶縁性SiC基板の主面に形成された第1導電型のチャネル領域と、チャネル領域の主面に形成された第2導電型のゲート領域と、チャネル領域の主面であって、ゲート領域を挟んで形成された第1導電型のソース領域及びドレイン領域とを備え、チャネル領域の不純物濃度をN(cm-3)、ゲート領域下におけるチャネル領域の厚さをD(cm)としたとき、ND<3×10cm-1を満たすことを特徴とする。
【0014】
本発明に係る他のSiC接合型電界効果トランジスタは、半絶縁性SiC基板と、半絶縁性SiC基板の主面側に形成された第1導電型の埋込チャネル領域と、半絶縁性SiC基板の主面であって、埋込チャネル領域上に形成された第2導電型のゲート領域と、半絶縁性SiC基板の主面であって、埋込チャネル領域上に、ゲート領域を挟んで形成された第1導電型のソース領域及びドレイン領域とを備え、埋込チャネル領域の不純物濃度をN(cm-3)、埋込チャネル領域の厚さをL(cm)としたとき、NL<3×10cm-1を満たすことを特徴とする。
【0015】
本発明に係るSiC相補型接合型電界効果トランジスタは、半絶縁性SiC基板に、nチャネル接合型電界効果トランジスタと、pチャネル接合型電界効果トランジスタとが形成されたSiC相補型接合型電界効果トランジスタであって、nチャネル接合型電界効果トランジスタ及びpチャネル接合型電界効果トランジスタは、それぞれ、上記のノーマリオフ型のSiC接合型電界効果トランジスタで構成されており、nチャネル接合型電界効果トランジスタのチャネル領域または埋込チャネル領域と、pチャネル接合型電界効果トランジスタのチャネル領域または埋込チャネル領域とは、半絶縁性SiC基板内において、互いに離間して形成されていることを特徴とする。
【0016】
本発明に係る他のSiC接合型電界効果トランジスタは、SiC基板と、SiC基板上に形成された第1導電型の低濃度エピタキシャル層と、低濃度エピタキシャル層の主面に形成された第2導電型のウェル領域と、ウェル領域内に形成された第1導電型のチャネル領域と、チャネル領域の主面に形成された第2導電型のゲート領域と、チャネル領域の主面であって、ゲート領域を挟んで形成された第1導電型のソース領域及びドレイン領域とを備え、チャネル領域の不純物濃度をN(cm-3)、ゲート領域下におけるチャネル領域の厚さをL(cm)としたとき、NL<3×10cm-1を満たすことを特徴とする。
【発明の効果】
【0017】
本発明によれば、高温で安定に動作可能で、消費電力が極めて小さく、かつ作製が容易な、ノーマリオフ型のSiC接合型電界効果トランジスタ及びSiC相補型接合型電界効果トランジスタを提供することができる。
【図面の簡単な説明】
【0018】
【図1】nチャネル型のSiC JFETの構成を模式的に示した断面図である。
【図2】本発明の一実施形態におけるSiC JFETの構成を模式的に示した断面図である。
【図3】nチャネル型、及びpチャネル型のSiC JFETのしきい値電圧Vの計算値を、それぞれ、N、Nに対してプロットしたグラフである。
【図4】ゲート電極に正の電圧Vを印加したときに、ゲート領域とチャネル領域との間のpn接合の順方向に流れるゲート電流IのI-V特性を示したグラフである。
【図5】拡散電位Vの温度依存性を示したグラフである。
【図6】(a)~(c)は、本実施形態におけるSiC JFETを用いて構成したSiC相補型JFETでインバータ回路に構成した例を示した回路図である。
【図7】インバータ回路を構成する相補型SiC JFETの構造を模式的に示した断面図である。
【図8】半絶縁性のSiC基板に不純物をイオン注入した後、所定の温度でアニールを行って、不純物の電気活性率を測定した結果を示したグラフである。
【図9】半絶縁性のSiC基板に不純物を所定のドーズ量でイオン注入した後、1700℃の温度でアニールを行って、不純物の電気活性率を測定した結果を示したグラフである。
【図10】作製したnチャネルJFETのドレイン電流-ドレイン電圧特性を測定した結果を示した図である。
【図11】SiC相補型JFETで構成されたインバータ回路において、インバータ特性の温度依存性を、計算で求めた結果を示したグラフである。
【図12】SiC相補型JFETで構成されたインバータ回路において、論理しきい値Vinvの温度依存性を、計算で求めた結果を示したグラフである。
【図13】本発明の他の本実施形態におけるSiC相補型JFETの構成を模式的に示した断面図である。
【図14】(a)、(b)は、本発明の他の実施形態におけるSiC相補型JFETの構成を模式的に示した断面図である。
【発明を実施するための形態】
【0019】
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の実施形態に限定されるものではない。また、本発明の効果を奏する範囲を逸脱しない範囲で、適宜変更は可能である。

【0020】
図1は、nチャネル型のSiC JFETの構成を模式的に示した面図である。半絶縁性のSiC基板10の上に、n型のチャネル領域11が形成され、チャネル領域11の表面に、p型のゲート領域14が形成されている。また、チャネル領域11の表面に、ゲート領域14を挟んで、n型のソース領域12及びn型のドレイン領域13が形成されている。また、ソース領域12、ドレイン領域13、及びゲート領域14の表面には、それぞれ、ソース電極15、ドレイン電極16、及びゲート電極17が形成されている。

【0021】
なお、pチャネル型のSiC JFETは、チャネル領域11をp型に、ゲート領域14をn型に、ソース領域12及びドレイン領域13をp型に、それぞれ変えることによって、形成することができる。

【0022】
通常、SiC JFETは、ゲート電極17に電圧(ゲート電圧)を印加させることで、ゲート領域14直下のチャネル領域11を空乏化して、ソース領域12とドレイン領域13との間の電流(ドレイン電流)を遮断する。そのため、通常のSiC JFETでは、ゲート電圧が0V時に、ドレイン電流が流れるノーマリオン特性となる。

【0023】
しかしながら、図2に示すように、ゲート電圧が0V時に、ゲート領域14直下のチャネル領域11に形成される空乏層20の厚みを、ゲート領域14直下のチャネル領域11の厚みより厚くできれば、ノーマリオフ特性を有するJFETを実現することができる。

【0024】
nチャネル型のSiC JFETのしきい値電圧VTnは、半導体pn接合の空乏層解析モデルを使って、以下の式(1)で表すことができる。

【0025】
【数1】
JP2017212397A_000003t.gif

【0026】
ここで、qは電子の電荷、εはSiCの誘電率、Nはチャネル領域11の不純物(ドナー)濃度、Dは、ゲート領域14直下のチャネル領域11の厚さである。また、Vjnは、ゲート領域14とチャネル領域11間のpn接合の拡散電位で、以下の式(2)で表される。

【0027】
【数2】
JP2017212397A_000004t.gif

【0028】
ここで、kはボルツマン定数、nはチャネル領域11の電子密度、pはゲート領域14の正孔密度、nは真性キャリア濃度である。

【0029】
同様に、pチャネル型のSiC JFETのしきい値電圧VTpは、以下の式(3)で表すことができる。

【0030】
【数3】
JP2017212397A_000005t.gif

【0031】
ここで、Nはチャネル領域の不純物(アクセプタ)濃度、Dは、ゲート領域直下のチャネル領域の厚さである。また、Vjpは、ゲート領域とチャネル領域間のpn接合の拡散電位で、以下の式(4)で表される。

【0032】
【数4】
JP2017212397A_000006t.gif

【0033】
ここで、nはゲート領域の電子密度、pはチャネル領域の正孔密度である。

【0034】
図3は、上記式(1)~(4)に基づいて、nチャネル型、及びpチャネル型のSiC JFETのしきい値電圧Vの計算値を、それぞれ、N、Nに対してプロットしたグラフである。ここで、矢印Aで示したグラフは、nチャネル型のしきい値電圧V、矢印Bで示したグラフは、pチャネル型のしきい値電圧Vを示す。なお、pチャネルJFETではVが負のときノーマリオフとなるので、同図ではnチャネルJFETと比較しやすいように、-Vをプロットしている。

【0035】
図3に示すように、nチャネル型の場合、Nが3.4×10cm-1(矢印P)より小さいとき、Vが正になり、また、pチャネル型の場合、Nが3.1×10cm-1(矢印Q)より小さいとき、Vが正になる。すなわち、チャネル領域11の不純物濃度をN(cm-3)、ゲート領域14下におけるチャネル領域11の厚さをD(cm)としたとき、ND<3×10cm-1を満たせば、ノーマリオフ特性を有するJFETを実現することができる。

【0036】
例えば、チャネル領域11の厚さDを0.15μmに設定したとき、チャネル領域11の不純物濃度Nを、N<1.3×1017cm-3に設定すれば、ノーマリオフ特性を有するJFETを実現することができる。

【0037】
なお、ノーマリオフ型のJFETでは、ゲート電極17に、0Vより大きいゲート電圧を印加することによって、空乏層20の厚みが薄くなり、ソース領域12とドレイン領域13との間にドレイン電流が流れる。

【0038】
図4は、ゲート電極17に正の電圧Vを印加したときに、ゲート領域14とチャネル領域11との間のpn接合の順方向に流れる電流(ゲート電流)IのI-V特性を示したグラフである。ここで、矢印Aで示したグラフは、SiのJFETの特性を示し、矢印Bで示したグラフは、SiCのJFETの特性を示す、
図4に示すように、Si JFETの場合には、0V<V<0.4Vで、ゲート電流Iがほぼゼロであるのに対し、SiC JFETの場合には、0V<V<2.6Vで、ゲート電流Iがほぼゼロとなる。これは、SiCのバンドギャップがSiに比べて約3倍高いためである。従って、Si JFETの場合には、Vは、0.2V程度が限界であるのに対し、SiC JFETの場合には、1.0VのVを設定することが可能となる。

【0039】
上記式(1)~(4)に示すように、しきい値電圧Vの温度依存性は、拡散電位Vの温度依存性による。

【0040】
図5は、拡散電位Vの温度依存性を示したグラフである。ここで、矢印Aで示したグラフがnチャネル型JFETの温度特性を示し、矢印Bで示したグラフがpチャネル型JFETの温度特性を示す。なお、式(2)、(4)において、チャネル領域11のキャリア密度を、5×1017cm-3、ゲート領域14のキャリア密度を、1×1019cm-3としている。

【0041】
図5に示すように、室温(T)における拡散電位Vと、600Kにおける拡散電位Vとの差ΔVは、約0.3Vと非常に小さい。従って、SiC JFETのしきい値電圧Vの温度依存性は非常に小さく、広い温度範囲において、安定した動作を示す集積回路を実現することが可能となる。

【0042】
本発明の一実施形態におけるSiC JFETは、図2に示したように、半絶縁性SiC基板10と、半絶縁性SiC基板10の主面に形成された第1導電型のチャネル領域11と、チャネル領域11の主面に形成された第2導電型のゲート領域14と、チャネル領域11の主面であって、ゲート領域14を挟んで形成された第1導電型のソース領域12及びドレイン領域13とを備えている。

【0043】
そして、チャネル領域11の不純物濃度をN(cm-3)、ゲート領域14下におけるチャネル領域11の厚さをD(cm)としたとき、ND<3×10cm-1を満たしており、これにより、ノーマリオフ型のSiCFETを実現することができる。

【0044】
本実施形態におけるSiC JFETは、チャネル領域11の不純物濃度と、ゲート領域14下におけるチャネル領域11の厚さを調整するだけで、ノーマリオフ動作するSiC JFETを実現することができる。また、広いゲート電圧領域で、ゲート電流の抑制ができるとともに、しきい値電圧の温度依存性が非常に小さいため、広い温度範囲において、安定した動作を示す集積回路を実現することができる。また、ゲート電圧の広い範囲でノーマリオフの特性が得られるため、安定した動作のSiC相補型JFETを実現できるとともに、消費電力が極めて小さい集積回路を実現することができる。

【0045】
図6(a)~(c)は、本実施形態におけるSiC JFETを用いて構成したSiC相補型JFETでインバータ回路に構成した例を示した回路図である。ここで、Tr1はノーマリオフ型のnチャネルJFET、Tr2はノーマリオフ型のpチャネルJFETである。また、図7は、このインバータ回路を構成する相補型SiC JFETの構造を模式的に示した断面図である。

【0046】
図7に示すように、半絶縁性SiC基板10のnチャネルJFET形成領域に、n型のチャネル領域11が形成され、pチャネルJFET形成領域に、p型のチャネル領域21が、それぞれ形成されている。また、n型のチャネル領域11の表面には、p型のゲート領域14と、n型のソース領域12及びドレイン領域13とが形成されている。また、p型のチャネル領域21の表面には、n型のゲート領域24と、p型のソース領域22及びドレイン領域23とが形成されている。また、ソース領域12、22、ドレイン領域13、23、及びゲート領域14、24の表面には、それぞれ、nチャネルJFET及びpチャネルJFETのソース電極15、25、ドレイン電極16、26、及びゲート電極17、27が形成されている。

【0047】
図6(a)~(c)及び図7に示すように、nチャネルJFET及びpチャネルJFETのゲート電極17、27は、インバータ回路の入力端子Vinに接続されている。また、nチャネルJFET及びpチャネルJFETのドレイン電極16、26は、インバータ回路の出力端子Voutに接続されている。また、nチャネルJFETのソース電極15は、グランドに接続され、pチャネルJFETのソース電極25は、電源(VDD)に接続されている。

【0048】
ここで、nチャネルJFETのチャネル領域11と、pチャネルJFETのチャネル領域21とは、半絶縁性SiC基板10内において、互いに離間して形成されている。これにより、nチャネルJFETとpチャネルJFETとは、半絶縁性SiC基板10によって絶縁分離される。

【0049】
また、nチャネルJFETのチャネル領域11、及びpチャネルJFETのチャネル領域21は、イオン注入で形成された層(イオン注入層)で構成されている。また、各ゲート領域17、27、ソース電極15、25、及びドレイン領域13、23も、イオン注入層で構成されている。

【0050】
イオン注入層は、通常のフォトリソグラフィ法を用いて、半絶縁性SiC基板10の所定領域に、不純物(ドナー、アクセプタ)を選択的にイオン注入して形成することができる。また、イオン注入の加速エネルギーとドーズ量を調整することによって、イオン注入層の厚さ及び不純物濃度を設定することができる。

【0051】
n型の不純物(ドナー)としては、リン(P)、窒素(N)等を用いることができる。また、p型の不純物(アクセプター)としては、アルミニウム(Al)等を用いることができる。

【0052】
図8は、半絶縁性のSiC基板に、n型不純物(P)及びp型不純物(Al)を、それぞれ室温でイオン注入した後、所定の温度でアニールを行って、各不純物の電気活性率を測定した結果を示したグラフである。ここで、イオン注入のドーズ量は、それぞれ、1×1014cm-2(約1018cm-3)、加速エネルギーは、それぞれ、160keVとした。また、アニーリング時間は、20分とした。なお、図中の矢印Aで示すグラフは、Pの電気活性化率、矢印Bで示すグラフは、Alの電気活性化率を、それぞれ示す。

【0053】
図8に示すように、n型不純物(P)及びp型不純物(Al)は、共に、イオン注入後に、1600℃以上の温度でアニールすることによって、電気活性化率を90%以上にすることができる。

【0054】
また、1600℃以上の温度でアニールしても、SiC基板中にイオン注入された不純物の濃度プロファイルは、注入時の濃度プロファイルと、ほとんど変化がないことが、二次イオン質量分析法(SIMS)により確認されている。

【0055】
図9は、半絶縁性のSiC基板に、n型不純物(P)及びp型不純物(Al)を、それぞれ、所定のドーズ量で、室温でイオン注入した後、1700℃の温度でアニールを行って、各不純物の電気活性率を測定した結果を示したグラフである。ここで、イオン注入の加速エネルギーは、それぞれ、160keVとした。また、アニーリング時間は、20分とした。

【0056】
図9に示すように、n型不純物(P)及びp型不純物(Al)は、共に、ドーズ量が1017~1019cm-3の範囲において、イオン注入後に、所定の温度でアニールすることによって、電気活性化率を90%以上にすることができる。

【0057】
このように、半絶縁性のSiC基板10の所定領域に、不純物(ドナー、アクセプタ)を選択的にイオン注入した後に、1600C以上の温度でアニールすることによって、十分に活性化され、かつ、不純物プロファイルの変動が僅かなイオン注入層を形成することができる。これにより、JFETのチャネル領域11、21、ゲート領域17、27、ソース電極15、25、及びドレイン領域13、23を、全てイオン注入層のみで構成しても、優れた特性のJFETを実現することができる。

【0058】
図10は、本実施形態における構成のnチャネルJFETを作製して、ドレイン電流-ドレイン電圧特性(I-V特性)を測定した結果を示した図である。ここで、測定は、600Kの温度下で行った。また、各イオン注入層の形成は、以下の条件で行い、イオン注入後のアニールは、1700℃で行った。

【0059】
チャネル領域:ドーパント(P)、総ドーズ量(6.2×1012cm-2)、加速エネルギー(80~180keV)
ゲート領域:ドーパント(Al)、総ドーズ量(2.3×1014cm-2)、加速エネルギー(10~45keV)
ソース・ドレイン領域:ドーパント(P)、総ドーズ量(2.2×1014cm-2)、加速エネルギー(10~60keV)
上記の条件で作製したnチャネルJFETは、チャネル領域11の不純物濃度が4×1017cm-3で、ゲート領域14下におけるチャネル領域11の厚さが70nmであった。また、チャネル領域11の長さは10μm、幅は200μmであった。

【0060】
図10に示すように、作製したnチャネルJFETは、ノーマリオフの動作を示し、600Kの高温でも、優れたI-V特性を示した。

【0061】
本実施形態において、チャネル領域11、21、ゲート領域14、24、ソース領域12、22、及びドレイン領域13、23を、全てイオン注入で形成しているため、相補型JFETを容易に作製することができる。また、半絶縁性SiC基板10に、互いに離間したチャネル領域11、21を形成しているため、nチャネルJFETとpチャネルJFETとの絶縁分離を容易に行うことができる。加えて、イオン注入の加速エネルギーとドーズ量を調整することによって、チャネル領域11、21の不純物濃度と、ゲート領域14、24下におけるチャネル領域11、21の厚さを設定することができるため、JFETのノーマリオフ化を容易に行うことができる。

【0062】
本実施形態において、半絶縁性SiC基板10は、nチャネルJFETとpチャネルJFETとを絶縁分離できる程度に高抵抗なものであればよい。例えば、抵抗率ρが10Ωcm以上の半絶縁性SiC基板10を用いることができる。

【0063】
次に、図6(a)~(c)を参照しながら、相補型SiC JFETで構成されたインバータ回路の動作を説明する。

【0064】
図6(a)に示すように、インバータ回路の入力端子Vinが0V(low)のとき、nチャネルJFETはオフ(OFF)になり、pチャネルJFETはオン(ON)になる。このため、インバータ回路の出力端子Voutは、VDDとほぼ等しくなる。

【0065】
次に、図6(b)に示すように、入力端子Vinが1/2VDDまで上がると、nチャネルJFET及びpチャネルJFETは、共にオン(ON)になる。このため、出力端子Voutは、VDDから0V(low)に遷移する。

【0066】
次に、図6(c)に示すように、入力端子VinがVDD(High)のとき、nチャネルJFETはオン(ON)になり、pチャネルJFETはオフ(OFF)になる。このため、出力端子Voutは、0Vとほぼ等しくなる。このように、インバータ回路の出力端子Voutは、入力端子Vinと反対の電位が生じる。

【0067】
図11は、本実施形態におけるSiC相補型JFETで構成されたインバータ回路において、インバータ特性(Vout-Vin特性)の温度依存性を、計算で求めた結果を示したグラフである。ここで、nチャネルJFETのチャネル幅を8μm、チャネル長を10μm、しきい値電圧(室温)を0.84Vとした。また、pチャネルJFETのチャネル幅を120μm、チャネル長を10μm、しきい値電圧(室温)を-0.82Vとした。また、電源電圧(VDD)を2Vとした。この2Vは、高温でもゲート電流がほぼゼロとなるゲート電圧の最大値に相当する、
図11に示したグラフは、温度を300K、400K、500K、600Kと変えたときのインバータ特性を、それぞれ重ねてプロットしたものである。図11において、太い実線が300K、細い実線が400K、点線が500K、破線が600Kでの特性をそれぞれ示す。このように、本実施形態におけるSiC相補型JFETで構成されたインバータ回路は、室温から600Kの温度範囲において、変動の小さいインバータ特性を実現することができる。

【0068】
図12は、本実施形態におけるSiC相補型JFETで構成されたインバータ回路において、論理しきい値Vinvの温度依存性を、計算で求めた結果を示したグラフである。ここで、論理しきい値Vinvは、図11に示したように、インバータ回路の出力電圧Voutが、VDDから0Vに切り替わる入力電圧をいう。

【0069】
図12に示すように、本実施形態におけるインバータ回路は、室温から1000Kの温度範囲において、論理しきい値Vinvの変化ΔVが極めて小さい(0.06V程度)。これは、nチャネルJFETとpチャネルJFETのしきい値電圧の温度依存性がほぼ同じであるためである。

【0070】
図13は、本発明の他の本実施形態におけるSiC相補型JFETの構成を模式的に示した断面図である。本実施形態におけるSiC相補型JFETは、図7に示したSiC相補型JFETに対して、チャネル領域11、21を、埋込型に変更したものである。

【0071】
図13に示すように、半絶縁性SiC基板10のnチャネルJFET形成領域に、n型の埋込チャネル領域11が形成され、pチャネルJFET形成領域に、p型の埋込チャネル領域21が、それぞれ形成されている。また、n型の埋込チャネル領域11の上方には、p型のゲート領域14と、n型のソース領域12及びドレイン領域13とが形成されている。また、p型の埋込チャネル領域21の上方には、n型のゲート領域24と、p型のソース領域22及びドレイン領域23とが形成されている。また、ソース領域12、22、ドレイン領域13、23、及びゲート領域14、24の表面には、それぞれ、nチャネルJFET及びpチャネルJFETのソース電極15、25、ドレイン電極16、26、及びゲート電極17、27が形成されている。

【0072】
本実施形態における埋込チャネル領域11、21は、ゲート領域14、24よりも深い領域に、高い加速エネルギーで不純物をイオン注入することにより形成される。そのため、埋込チャネル領域11、21の上方は、ソース領域12、22、ドレイン領域13、23、及びゲート領域14、24を除いて、半絶縁性SiC基板10になっている。すなわち、ソース領域12、22とゲート領域14、24との間、及びドレイン領域13、23とゲート領域14、24との間には、pn接合が形成されていない。これにより、JFETの端子間の容量を大幅に低減することができる。その結果、SiC JFETの高速動作が可能となる。

【0073】
なお、図13に示したSiC相補型JFETの構造は、単体のSiC JFETにも勿論適用することができる。

【0074】
すなわち、本発明の他の実施形態におけるSiC JFETは、半絶縁性SiC基板10と、半絶縁性SiC基板10の主面側に形成された第1導電型の埋込チャネル領域11と、半絶縁性SiC基板10の主面であって、埋込チャネル領域11上に形成された第2導電型のゲート領域14と、半絶縁性SiC基板10の主面であって、埋込チャネル領域11上に、ゲート領域14を挟んで形成された第1導電型のソース領域12及びドレイン領域13とを備えている。

【0075】
そして、埋込チャネル領域11の不純物濃度をN(cm-3)、埋込チャネル領域11の厚さをL(cm)としたとき、NL<3×10cm-1を満たしており、これにより、ノーマリオフ型のSiCFETを実現することができる。

【0076】
図14(a)、(b)は、本発明の他の実施形態におけるSiC相補型JFETの構成を模式的に示した断面図である。本実施形態におけるSiC相補型JFETは、図7に示したSiC相補型JFETに対して、半絶縁性SiC基板10を、表面に低濃度エピタキシャル層が形成されたSiC基板に変更したものである。

【0077】
以下、図14(a)を参照しながら、本実施形態におけるSiC相補型JFETの構成を説明する。

【0078】
図14(a)に示すように、高濃度n型SiC基板10上に、n型の低濃度エピタキシャル層41が形成され、nチャネルJFET形成領域に、p型のウェル領域50が形成されている。そして、p型のウェル領域50内に、n型のチャネル領域11が形成され、n型のチャネル領域11の表面には、p型のゲート領域14と、n型のソース領域12及びドレイン領域13とが形成されている。

【0079】
一方、n型の低濃度エピタキシャル層41表面のpチャネルJFET形成領域には、p型のチャネル領域21が形成され、p型のチャネル領域21の表面には、n型のゲート領域24と、p型のソース領域22及びドレイン領域23とが形成されている。

【0080】
本実施形態におけるSiC相補型JFETにおいて、nチャネルJFETとpチャネルJFETとは、n型の低濃度エピタキシャル層41と、p型のウェル領域50との間のpn接合に逆バイアスを印加することによって、絶縁分離される。

【0081】
多くのSiCパワーデバイスは、表面に低濃度エピタキシャル層が形成された高濃度SiC基板を用いて形成される。そのため、本実施形態におけるSiC相補型JFETは、SiCパワーデバイスと、同一基板上に形成することができる。これにより、SiCパワーデバイスと集積回路とを同一チップ上に作製することが可能となる。

【0082】
図14(b)は、nチャネルJFET形成領域の代わりに、pチャネルJFET形成領域に、n型のウェル領域51を形成したものである。この場合、高濃度p型SiC基板10上には、p型の低濃度エピタキシャル層41が形成される。

【0083】
なお、図14(a)、(b)に示したSiC相補型JFETの構造は、単体のSiC JFETにも勿論適用することができる。

【0084】
すなわち、本発明の他の実施形態におけるSiC JFETは、SiC基板10と、SiC基板10上に形成された第1導電型の低濃度エピタキシャル層41と、低濃度エピタキシャル層41の主面に形成された第2導電型のウェル領域50と、ウェル領域50内に形成された第1導電型のチャネル領域11と、チャネル領域11の主面に形成された第2導電型のゲート領域14と、ゲート領域14を挟んで形成された第1導電型のソース領域12及びドレイン領域13とを備えている。

【0085】
そして、チャネル領域11の不純物濃度をN(cm-3)、ゲート領域14下におけるチャネル領域11の厚さをL(cm)としたとき、NL<3×10cm-1を満たしており、これにより、ノーマリオフ型のSiCFETを実現することができる。

【0086】
以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、もちろん、種々の改変が可能である。

【0087】
例えば、上記実施形態では、SiC相補型JFETをインバータ回路に適用した例を説明したが、他の集積回路に適用しても勿論構わない。
【符号の説明】
【0088】
10 SiC基板
11、21 (埋込)チャネル領域
12、22 ソース領域
13、23 ドレイン領域
14、24 ゲート領域
15、25 ソース電極
16、26 ドレイン電極
17、27 ゲート電極
20 空乏層
41 低濃度エピタキシャル層
50、51 ウェル領域
図面
【図1】
0
【図2】
1
【図3】
2
【図4】
3
【図5】
4
【図6】
5
【図7】
6
【図8】
7
【図9】
8
【図10】
9
【図11】
10
【図12】
11
【図13】
12
【図14】
13