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明細書 :半導体装置及び半導体装置の製造方法

発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2017-130556 (P2017-130556A)
公開日 平成29年7月27日(2017.7.27)
発明の名称または考案の名称 半導体装置及び半導体装置の製造方法
国際特許分類 H01L  21/82        (2006.01)
H01L  21/822       (2006.01)
H01L  27/04        (2006.01)
H03K  19/096       (2006.01)
FI H01L 21/82 B
H01L 27/04 F
H01L 27/04 A
H01L 21/82 C
H03K 19/096 B
請求項の数または発明の数 7
出願形態 OL
全頁数 18
出願番号 特願2016-009104 (P2016-009104)
出願日 平成28年1月20日(2016.1.20)
発明者または考案者 【氏名】石原 亨
【氏名】塩見 準
出願人 【識別番号】504132272
【氏名又は名称】国立大学法人京都大学
個別代理人の代理人 【識別番号】100114557、【弁理士】、【氏名又は名称】河野 英仁
【識別番号】100078868、【弁理士】、【氏名又は名称】河野 登夫
審査請求 未請求
テーマコード 5F038
5F064
5J056
Fターム 5F038CA02
5F038CA17
5F038CD02
5F038CD06
5F038DF01
5F038DF05
5F038DF08
5F038EZ09
5F038EZ20
5F064AA04
5F064BB03
5F064BB04
5F064BB05
5F064BB06
5F064BB07
5F064BB12
5F064BB19
5F064BB28
5F064CC10
5F064CC12
5F064DD02
5F064DD03
5F064DD05
5F064DD09
5F064DD10
5F064DD19
5F064DD25
5F064DD31
5F064EE14
5F064EE23
5F064EE26
5F064EE52
5F064EE54
5F064HH06
5F064HH12
5J056AA04
5J056BB52
5J056BB57
要約 【課題】回路面積を小さくすることができる半導体装置及び該半導体装置の製造方法を提供する。
【解決手段】スタンダードセルは、インバータと、クロック信号を反転させる反転回路と、クロック信号及び反転回路で反転した反転クロック信号により制御されるトランスミッションゲートと、クロック信号及び反転クロック信号により制御されるクロックドインバータとを備え、トランスミッションゲートの入力にデータ入力端子を接続し、トランスミッションゲートの出力にデータ出力端子、インバータの入力及びクロックドインバータの出力を接続し、インバータの出力をクロックドインバータの入力に接続したラッチ回路である。
【選択図】図1
特許請求の範囲 【請求項1】
クロック信号により制御される複数のスタンダードセルを有する半導体装置において、
前記スタンダードセルは、
インバータと、
前記クロック信号を反転させる反転回路と、
前記クロック信号及び前記反転回路で反転した反転クロック信号により制御されるトランスミッションゲートと、
前記クロック信号及び反転クロック信号により制御されるクロックドインバータと
を備え、
前記トランスミッションゲートの入力にデータ入力端子を接続し、
前記トランスミッションゲートの出力にデータ出力端子、前記インバータの入力及び前記クロックドインバータの出力を接続し、
前記インバータの出力を前記クロックドインバータの入力に接続してあることを特徴とする半導体装置。
【請求項2】
前記スタンダードセルは、
前記インバータ、前記トランスミッションゲート及び前記クロックドインバータそれぞれを所定数備え、
各トランスミッションゲートの入力それぞれに個別のデータ入力端子を接続し、
各トランスミッションゲートの出力それぞれに個別のデータ出力端子、各インバータの入力及び各クロックドインバータの出力を接続し、
各インバータの出力を各クロックドインバータの入力に接続したことを特徴とする請求項1に記載の半導体装置。
【請求項3】
複数の前記スタンダードセルで構成されるメモリアレイ回路を備えることを特徴とする請求項1又は請求項2に記載の半導体装置。
【請求項4】
複数のアンド・オア・インバータ複合ゲートを有するメモリ読出回路を備え、
前記データ出力端子に前記アンド・オア・インバータ複合ゲートの一の入力を接続したことを特徴とする請求項1から請求項3までのいずれか1項に記載の半導体装置。
【請求項5】
前記スタンダードセルは、
複数の配線層を有し、
前記データ入力端子及びデータ出力端子、又は前記クロック信号が供給されるクロック信号端子のいずれか一方に、前記スタンダードセル内の配線に用いられる第1配線より上層の第2配線を接続したことを特徴とする請求項1から請求項4までのいずれか1項に記載の半導体装置。
【請求項6】
前記データ入力端子及びデータ出力端子、又は前記クロック信号端子の他方に、前記第2配線より上層の第3配線を接続したことを特徴とする請求項5に記載の半導体装置。
【請求項7】
クロック信号により制御される複数のスタンダードセルを有する半導体装置の製造方法において、
前記スタンダードセルに、
インバータと、
前記クロック信号を反転させる反転回路と、
前記クロック信号及び前記反転回路で反転した反転クロック信号により制御されるトランスミッションゲートと、
前記クロック信号及び反転クロック信号により制御されるクロックドインバータと
を配置し、
前記トランスミッションゲートの入力にデータ入力端子を接続し、
前記トランスミッションゲートの出力にデータ出力端子、前記インバータの入力及び前記クロックドインバータの出力を接続し、
前記インバータの出力を前記クロックドインバータの入力に接続することを特徴とする半導体装置の製造方法。
発明の詳細な説明 【技術分野】
【0001】
本発明は、複数のスタンダードセルを有する半導体装置及び該半導体装置の製造方法に関する。
【背景技術】
【0002】
近年、半導体装置の設計には、スタンダードセルによる設計方法が広く使用されている。スタンダードセルは矩形状をなし、高さ(縦方向の寸法)は制約として予め定められているが、幅(横方向の寸法)は自由度があり、様々な論理回路を構成可能としている。スタンダードセルにおいては、基本ゲート回路又は使用頻度が高い論理回路などを構成することができ、多種のスタンダードセルをライブラリとして準備することができる。準備された複数のスタンダードセルを要求仕様等に応じて配置することにより、半導体チップ上で論理演算装置を半自動で設計することができ、半導体チップの設計効率が格段に向上するという利点がある。
【0003】
また、従来、半導体メモリ装置は、アナログ回路を多用して構成されてきたが、駆動電圧を下げるとノイズ又は半導体素子の特性のばらつきにより誤動作する可能性が高くなる。このような問題を解決するため、最近では、半導体メモリ装置にスタンダードセルが使用されつつある(非特許文献1参照)。
【0004】
このような、従来の半導体メモリ装置に使用されるスタンダードセルには、例えば、1ビットのデータを記憶するラッチ回路(ラッチセル)、ラッチ回路を2個接続したフリップフロップ回路(フリップフロップセル)、多数のラッチ回路で構成されたメモリアレイ部からデータを読み出す読出回路に使用されるマルチプレクサ回路(マルチプレクサセル)など種々のものがある。
【先行技術文献】
【0005】

【非特許文献1】P. Meinerzhagen, Y. Sherazi, A. Burg, J. N. Rodrigues, “Benchmarking of Standard-Cell Based Memories on the Sub-VT Domain in 65-nm CMOS Technology”, IEEE Journal on Emerging and Selected Topics in Circuits and Systems, Vol.1, Issue 2, June 2011, pp.1-12
【発明の概要】
【発明が解決しようとする課題】
【0006】
従来のスタンダードセルは、メモリ回路だけでなく様々な論理演算回路に用いられるため、セル内の回路構成は複雑かつ多種に亘る。このため、所要の配線ルール(例えば、配線幅、配線間隔など)を適用した場合に、セルの高さは、例えば、配線間隔の9倍程度となり、物理的な回路面積(セルの面積)が大きくなり、また、回路面積が増大すると消費エネルギーも高くなるという問題がある。
【0007】
本発明は斯かる事情に鑑みてなされたものであり、回路面積を小さくすることができる半導体装置及び該半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0008】
本発明の実施の形態に係る半導体装置は、クロック信号により制御される複数のスタンダードセルを有する半導体装置において、前記スタンダードセルは、インバータと、前記クロック信号を反転させる反転回路と、前記クロック信号及び前記反転回路で反転した反転クロック信号により制御されるトランスミッションゲートと、前記クロック信号及び反転クロック信号により制御されるクロックドインバータとを備え、前記トランスミッションゲートの入力にデータ入力端子を接続し、前記トランスミッションゲートの出力にデータ出力端子、前記インバータの入力及び前記クロックドインバータの出力を接続し、前記インバータの出力を前記クロックドインバータの入力に接続してあることを特徴とする。
【0009】
本発明の実施の形態に係る半導体装置の製造方法は、クロック信号により制御される複数のスタンダードセルを有する半導体装置の製造方法において、前記スタンダードセルに、インバータと、前記クロック信号を反転させる反転回路と、前記クロック信号及び前記反転回路で反転した反転クロック信号により制御されるトランスミッションゲートと、前記クロック信号及び反転クロック信号により制御されるクロックドインバータとを配置し、前記トランスミッションゲートの入力にデータ入力端子を接続し、前記トランスミッションゲートの出力にデータ出力端子、前記インバータの入力及び前記クロックドインバータの出力を接続し、前記インバータの出力を前記クロックドインバータの入力に接続することを特徴とする。
【0010】
本実施の形態に係る半導体装置及び半導体装置の製造方法にあっては、スタンダードセルは、インバータと、クロック信号を反転させる反転回路と、クロック信号及び反転回路で反転した反転クロック信号により制御されるトランスミッションゲートと、クロック信号及び反転クロック信号により制御されるクロックドインバータとを備える。
【0011】
そして、スタンダードセルは、トランスミッションゲートの入力にデータ入力端子を接続し、トランスミッションゲートの出力にデータ出力端子、インバータの入力及びクロックドインバータの出力を接続し、インバータの出力をクロックドインバータの入力に接続してある。これにより、スタンダードセルは、ラッチ回路を構成することができる。
【0012】
ラッチ回路の論理表は、従来のラッチ回路と同様であり、クロック信号が1(High)のとき、入力Dの値が出力Qとして表れ、クロック信号が1から0(Low)になると、出力Qがそのまま維持される。
【0013】
インバータ及びトランスミッションゲートは、1個のpMOS(Metal Oxide Semiconductor)トランジスタ及び1個のnMOSトランジスタで構成される。反転回路は、例えば、インバータを用いることができる。クロックドインバータは、2個のpMOS(Metal Oxide Semiconductor)トランジスタ及び2個のnMOSトランジスタで構成される。すなわち、ラッチ回路をなすスタンダードセルは、10個のトランジスタで構成することができる。従来のラッチ回路をなすスタンダードセルは、14個のトランジスタで構成されるので、トランジスタの数を4個低減することができる。ラッチ回路は、1ビットのデータを記憶することができる(1ビットラッチ)ので、半導体メモリ1ビット当たり、トランジスタを4個少なくすることができる。これにより、スタンダードセルの回路面積を従来よりも小さくすることができる。また、回路面積を小さくできるので、消費エネルギーを低減することができる。
【0014】
本発明の実施の形態に係る半導体装置は、前記スタンダードセルは、前記インバータ、前記トランスミッションゲート及び前記クロックドインバータそれぞれを所定数備え、各トランスミッションゲートの入力それぞれに個別のデータ入力端子を接続し、各トランスミッションゲートの出力それぞれに個別のデータ出力端子、各インバータの入力及び各クロックドインバータの出力を接続し、各インバータの出力を各クロックドインバータの入力に接続したことを特徴とする。
【0015】
本実施の形態に係る半導体装置にあっては、スタンダードセルは、インバータ、トランスミッションゲート及びクロックドインバータそれぞれを所定数備える。所定数は、例えば、4とすることができる。そして、各トランスミッションゲートの入力それぞれに個別のデータ入力端子(例えば、D1、D2、D3、D4)を接続し、各トランスミッションゲートの出力それぞれに個別のデータ出力端子(例えば、Q1、Q2、Q3、Q4)、各インバータの入力及び各クロックドインバータの出力を接続し、各インバータの出力を各クロックドインバータの入力に接続する。
【0016】
すなわち、スタンダードセルは、クロック信号を反転する反転回路、及び1ビットのラッチ回路を4個備えた4ビットのラッチセルである。反転回路を、4個の1ビットラッチ回路で共有化することにより、トランジスタの数を34個にすることができる。従来の4ビットラッチ回路は56個(=4×14個)のトランジスタで構成されるので、1ビット当たりのトランジスタの数をさらに低減(10個から8.5個になる)することができ、回路面積の低減効率をさらに高めることができる。
【0017】
本発明の実施の形態に係る半導体装置は、複数の前記スタンダードセルで構成されるメモリアレイ回路を備えることを特徴とする。
【0018】
本実施の形態に係る半導体装置にあっては、複数のスタンダードセルで構成されるメモリアレイ回路を備える。例えば、1ビットラッチセルを32個使用し、あるいは4ビットラッチセルを8個使用して、1ワードを構成することができる。これにより、回路面積が小さく、消費エネルギーが小さい半導体メモリを実現することができる。
【0019】
本発明の実施の形態に係る半導体装置は、複数のアンド・オア・インバータ複合ゲートを有するメモリ読出回路を備え、前記データ出力端子に前記アンド・オア・インバータ複合ゲートの一の入力を接続したことを特徴とする。
【0020】
本実施の形態に係る半導体装置にあっては、複数のアンド・オア・インバータ複合ゲートを有するメモリ読出回路を備える。アンド・オア・インバータ複合ゲートは、AOI22(and-or-inverter complex gate)とも称する。データ出力端子にアンド・オア・インバータ複合ゲートの一の入力を接続してある。ラッチ回路(ラッチセル)の1個のデータ出力端子には、AOI22の1個の入力だけを接続する構成とする。
【0021】
従来のラッチ回路では、出力端に様々な回路が接続される可能性があるため、様々な回路が接続された場合でも、十分な電流を駆動できるように出力端の前段には、一般的にインバータを付加している。しかし、本実施の形態では、ラッチ回路のデータ出力端子には、AOI22の1個の入力だけを接続する構成としているので、電流を駆動するためのインバータを設ける必要がなく、トランジスタの数を低減することができる。
【0022】
本発明の実施の形態に係る半導体装置は、前記スタンダードセルは、複数の配線層を有し、前記データ入力端子及びデータ出力端子、又は前記クロック信号が供給されるクロック信号端子のいずれか一方に、前記スタンダードセル内の配線に用いられる第1配線より上層の第2配線を接続したことを特徴とする。
【0023】
本実施の形態に係る半導体装置にあっては、スタンダードセルは、複数の配線層を有する。データ入力端子及びデータ出力端子、又はクロック信号が供給されるクロック信号端子のいずれか一方に、スタンダードセル内の配線に用いられる第1配線より上層の第2配線を接続してある。すなわち、データ入力端子及びデータ出力端子に第2配線を接続するか、あるいは、クロック信号端子に第2配線を接続する。なお、第2配線は、第1配線より上層であればよく、第1配線と第2配線との間に他の層の配線を設ける構成を排除しない。
【0024】
例えば、データ入力端子及びデータ出力端子に第2配線を接続する場合、データ入力端子とトランスミッションゲートの入力との間の配線、データ出力端子とインバータの入力との間の配線、データ出力端子とクロックドインバータの出力との間の配線それぞれに第2配線を用いることができる。これにより、データ入力端子及びデータ出力端子に第1配線を接続する場合に比べて、スタンダードセル内の第1配線に伴う面積増加を抑制することができる。また、データ入力端子及びデータ出力端子に第1配線ではなく上層の第2配線を接続することにより、スタンダードセル同士を接続する配線を第2配線に統一することができ、スタンダードセル内の第1配線と交差又は重なるように第2配線を配線することができるという配線自由度が増すので他のスタンダードセルとの接続性を向上させることができる。
【0025】
また、例えば、クロック信号端子に第2配線を接続する場合も同様に、クロック信号端子と、インバータの入力、トランスミッションゲート及びクロックドインバータそれぞれのクロック入力との間の配線それぞれに第2配線を用いることができる。これにより、クロック信号端子に第1配線を接続する場合に比べて、スタンダードセル内の第1配線に伴う面積増加を抑制することができる。
【0026】
本発明の実施の形態に係る半導体装置は、前記データ入力端子及びデータ出力端子、又は前記クロック信号端子の他方に、前記第2配線より上層の第3配線を接続したことを特徴とする。
【0027】
データ入力端子及びデータ出力端子、又はクロック信号端子の他方に、第2配線より上層の第3配線を接続してある。なお、第3配線は、第2配線より上層であればよく、第2配線と第3配線との間に他の層の配線を設ける構成を排除しない。
【0028】
例えば、データ入力端子及びデータ出力端子に第2配線を接続する場合、クロック信号端子に第3配線を接続する。また、クロック信号端子に第2配線を接続する場合、データ入力端子及びデータ出力端子に第3配線を接続する。これにより、データ入力端子及びデータ出力端子に接続する配線と、クロック端子に接続する配線とを、スタンダードセル内で交差又は重なって配線することができ、スタンダードセルの面積増加をさらに抑制することができる。
【発明の効果】
【0029】
本発明によれば、回路面積を小さくすることができる。
【図面の簡単な説明】
【0030】
【図1】第1実施形態の半導体装置が有するスタンダートセルの構成の一例を示すブロック図である。
【図2】第1実施形態のスタンダードセルの動作の一例を示す論理図である。
【図3】第1実施形態のスタンダートセルの構成の一例を示す回路図である。
【図4】従来のスタンダードセルのラッチ回路の構成を示す回路図である。
【図5】第1実施形態のスタンダードセルの第1実施例の半導体層のレイアウトを示す模式図である。
【図6】第1実施形態のスタンダードセルの第1実施例の配線のレイアウトを示す模式図である。
【図7】第1実施形態のスタンダードセルの第2実施例の半導体層のレイアウトを示す模式図である。
【図8】第1実施形態のスタンダードセルの第2実施例の配線のレイアウトを示す模式図である。
【図9】第2実施形態のスタンダードセルの構成の一例を示すブロック図である。
【図10】第2実施形態のスタンダードセルの半導体層のレイアウトを示す模式図である。
【図11】第2実施形態のスタンダードセルの配線のレイアウトを示す模式図である。
【図12】本実施の形態の半導体装置のメモリアレイ回路の構成の一例を示す模式図である。
【図13】本実施の形態の半導体メモリ装置の要部構成の一例を示すブロック図である。
【図14】本実施の形態のデータ読み出し回路の構成の一例を示すブロック図である。
【図15】AOI22の構成を示す回路図である。
【図16】AOI22の動作を示す論理図である。
【発明を実施するための形態】
【0031】
(第1実施形態)
以下、本発明をその実施の形態を示す図面に基づいて説明する。図1は第1実施形態の半導体装置が有するスタンダートセル50の構成の一例を示すブロック図である。本実施の形態のスタンダードセル50は、インバータ30、クロック信号(ck)を反転させる反転回路10、クロック信号(ck)及び反転回路で反転した反転クロック信号により制御されるトランスミッションゲート20、クロック信号(ck)及び反転クロック信号により制御されるクロックドインバータ40を備える。なお、反転回路10は、インバータで構成することができる。

【0032】
スタンダードセル50は、トランスミッションゲート20の入力にデータ入力端子Dを接続し、トランスミッションゲート20の出力にデータ出力端子Q、インバータ30の入力及びクロックドインバータ40の出力を接続し、インバータ30の出力をクロックドインバータ40の入力に接続してあり、ラッチ回路を構成してある。なお、各ブロック内の数字は、それぞれのブロックを構成するためのトランジスタの数を示す。すなわち、本実施の形態のスタンダードセル50は、10個のトランジスタで構成することができる。なお、本実施の形態のスタンダードセル50は、ラッチ回路に限定されるものではなく、例えば、インバータ、NAND2、NOR2、AOI22(and-or-inverter complex gate:アンド・オア・インバータ複合ゲート)などを実現することできる。

【0033】
図2は第1実施形態のスタンダードセル50の動作の一例を示す論理図である。図2に示すように、スタンダードセル50は、従来のラッチ回路を同様の動作をさせることができる。すなわち、クロック信号が1(High)のとき、入力Dの値が出力Qとして表れ、クロック信号が1から0(Low)になると、出力Qがそのまま維持される。例えば、図2の左側の図に示すように、入力Dが1(High)の場合に、クロック信号が1(High)となると、出力Qは、入力と同じ1(High)となる。この状態でクロック信号が1(High)から0(Low)になると、出力Qは1(High)を維持する。同様に、図2の右側の図に示すように、入力Dが0(Low)の場合に、クロック信号が1(High)となると、出力Qは、入力と同じ0(Low)となる。この状態でクロック信号が1(High)から0(Low)になると、出力Qは0(Low)を維持する。

【0034】
図3は第1実施形態のスタンダートセル50の構成の一例を示す回路図である。図3において、符号pはpMOS(Metal Oxide Semiconductor)トランジスタを示し、符号nはnMOSトランジスタを示す。なお、pMOSトランジスタは、ゲート入力が0(low)の場合、オンとなり、ゲート入力が1(High)の場合、オフとなる。また、nMOSトランジスタは、ゲート入力が1(High)の場合、オンとなり、ゲート入力が0(Low)の場合、オフとなる。

【0035】
図3に示すように、反転回路(インバータ)10は、pMOSトランジスタ11及びnMOSトランジスタ12の直列回路で構成される。インバータ30は、pMOSトランジスタ31及びnMOSトランジスタ32の直列回路で構成される。また、クロックドインバータ40は、2個のpMOSトランジスタ41、42及び2個のnMOSトランジスタ43、44を直列に接続した回路で構成される。また、トランスミッションゲート20は、pMOSトランジスタ21及びnMOSトランジスタ22を並列に接続した回路で構成される。すなわち、ラッチ回路をなすスタンダードセル50は、10個のトランジスタで構成することができる。

【0036】
トランスミッションゲート20は、クロック信号ckが1(High)の場合(反転クロック信号が0(Low)の場合)、入力D(例えば、1又は0)が出力され、クロック信号ckが0(Low)の場合(反転クロック信号が1(High)の場合)、出力はハイインピーダンスとなり、入力と出力とが切り離されたような状態となる。

【0037】
図4は従来のスタンダードセルのラッチ回路の構成を示す回路図である。図4に示すように、従来のラッチ回路は、3個のインバータ及び2個のクロックドインバータを有し、14個のトランジスタで構成される。ラッチ回路を構成する従来のスタンダードセルでは、入力側及び出力側に種々の回路構成のスタンダードセルが接続される。このため、図4に示すように、データ入力端子は、クロックドインバータ201に接続してあり、データ入力端子に印加される信号に基づいて、十分な電流を供給することができるようにしてある。また、データ出力端子には、インバータ202を接続してあり、データ出力端子に接続される種々の回路(複数の回路)に十分な電流を駆動できるようにしてある。

【0038】
本実施の形態のスタンダードセル50にあっては、ラッチ回路を構成するとともに、半導体メモリ回路に使用することを前提としているため、ラッチ回路のデータ入力端子には、必ずインバータ、NAND2又はNOR2の出力が接続され、データ出力端子には、AOI22(and-or-inverter complex gate:アンド・オア・インバータ複合ゲート)の一つの入力のみが接続されるように構成することができる。これにより、図4に示す、インバータ202が不要になるとともに、図4に示す、クロックドインバータ201をトランスミッションゲート20に置き換えることができ、1個のスタンダードセル(ラッチ回路)当たり4個のトランジスタを削減することができる。

【0039】
ラッチ回路は、1ビットのデータを記憶することができる(1ビットラッチ)ので、半導体メモリ1ビット当たり、トランジスタを4個少なくすることができる。これにより、スタンダードセルの回路面積を従来よりも小さくすることができる。また、回路面積を小さくできるので、消費エネルギーを低減することができる。

【0040】
次に、本実施の形態のスタンダードセル50のレイアウトについて説明する。図5は第1実施形態のスタンダードセル50の第1実施例の半導体層のレイアウトを示す模式図であり、図6は第1実施形態のスタンダードセル50の第1実施例の配線のレイアウトを示す模式図である。図5及び図6に示すスタンダードセル50は、図3に示すラッチ回路を構成する。以下の説明において、半導体層は、pMOS拡散層(p拡散層ともいう)、nMOS拡散層(n拡散層ともいう)及びポリシリコン層などを含む。また、配線は、電源の配線、信号線の配線を含む。図5及び図6において、縦方向の寸法はセル(スタンダードセル)の高さを表し、横方向の寸法はセル(スタンダードセル)の幅を表す。

【0041】
図5において、符号1はpMOS拡散層を示し、符号2はnMOS拡散層を示し、符号3はポリシリコン層を示す。ポリシリコン層3及び当該ポリシリコン層3を間にして配置されたpMOS拡散層1によりpMOSトランジスタ11、21、42、41、31が形成されている。また、ポリシリコン層3及び当該ポリシリコン層3を間にして配置されたnMOS拡散層2によりnMOSトランジスタ12、22、43、44、32が形成されている。図5に示す各トランジスタの符号は、図3に示すトランジスタの符号と対応している。なお、図5において、pMOS拡散層1、nMOS拡散層2及びポリシリコン層3のレイアウトは、一例であって、図5のレイアウトに限定されるものではない。

【0042】
図6において、符号4は第1配線を示す。図6に示すように、第1配線4は、電源配線VDD、VSS、及びスタンダードセル50内の信号線の配線に用いられる。第1配線4は、配線間接続ビア(図6において、符号Xで示す)を介してpMOS拡散層1、nMOS拡散層2及びポリシリコン層3の所要の位置に接続されている。なお、第1配線4のレイアウトは一例であって、図6に示すレイアウトに限定されるものではない。

【0043】
上述のように、本実施の形態のスタンダードセル50は、ラッチ回路を構成するトランジスタの数を低減することができ、セルの高さを従来のスタンダードセルの高さより小さくすることができる(例えば、配線間隔の5倍~6倍程度にすることができる)。また、従来のラッチ回路よりもトランジスタの数が少ないので、スタンダードセル50の面積(高さ×幅)も小さくすることができ、電力消費を低減することができる。

【0044】
また、本実施の形態のスタンダードセル50は、従来のスタンダードセルよりも高さが小さいが、本実施の形態のスタンダードセル50を、半導体メモリに使用することを前提にすれば、メモリ回路で使用する他の論理回路(例えば、インバータ、NAND2、NOR2、AOI22など)も同じ高さのスタンダードセル50で実現することができる。これにより、従来よりも高さが小さく、かつ回路面積が小さいスタンダードセル50を用いてメモリ回路を設計し、消費電力が少ない半導体メモリ装置を実現することが可能となる。

【0045】
図7は第1実施形態のスタンダードセル50の第2実施例の半導体層のレイアウトを示す模式図であり、図8は第1実施形態のスタンダードセル50の第2実施例の配線のレイアウトを示す模式図である。図7及び図8に示すスタンダードセル50は、図3に示すラッチ回路を構成する。第1実施例では、第1配線4を用いたが、第2実施例では、第1配線4より上層の第2配線5、及び第2配線5より上層の第3配線6を用いる。

【0046】
図7において、符号1はpMOS拡散層を示し、符号2はnMOS拡散層を示し、符号3はポリシリコン層を示す。ポリシリコン層3及び当該ポリシリコン層3を間にして配置されたpMOS拡散層1によりpMOSトランジスタ11、21、42、41、31が形成されている。また、ポリシリコン層3及び当該ポリシリコン層3を間にして配置されたnMOS拡散層2によりnMOSトランジスタ12、22、43、44、32が形成されている。図7に示す各トランジスタの符号は、図3に示すトランジスタの符号と対応している。

【0047】
図7に示すように、第2実施例では、後述のように、信号線に第1配線4だけでなく第2配線5及び第3配線6を用いるので、第1実施例では、第1配線4及びポリシリコン層3で占有された領域を小さくすることができ、結果として、pMOS拡散層1、nMOS拡散層2及びポリシリコン層3をコンパクトに配置することができ、スタンダードセル50の幅をさらに小さくすることができる。なお、図7において、pMOS拡散層1、nMOS拡散層2及びポリシリコン層3のレイアウトは、一例であって、図7のレイアウトに限定されるものではない。

【0048】
図8において、上段の図は第1配線4のレイアウトを示し、中段の図は第2配線5のレイアウトを示し、下段の図は第3配線6のレイアウトを示す。図8に示すように、第1配線4は、電源配線VDD、VSS、及びスタンダードセル50内の一部の信号線の配線に用いられる。第1配線4は、配線間接続ビア(図8において、符号Xで示す)を介してpMOS拡散層1、nMOS拡散層2及びポリシリコン層3の所要の位置に接続されている。

【0049】
また、図8に示すように、第2配線5は、データ入力端子D及びデータ出力端子Qに接続してある。第2配線5は、スタンダードセル50内の第1配線4より上層の配線である。第2配線5は、第1配線4より上層であればよく、第1配線4と第2配線5との間に他の層の配線を設ける構成を排除しない。

【0050】
また、図8に示すように、第3配線6は、クロック信号端子ckに接続してある。第3配線6は、第2配線5より上層であればよく、第2配線5と第3配線6との間に他の層の配線を設ける構成を排除しない。なお、第1配線4、第2配線5及び第3配線6のレイアウトは一例であって、図8の構成に限定されるものではない。

【0051】
図8に示すように、データ入力端子D及びデータ出力端子Qに第2配線5を接続する場合、データ入力端子Dとトランスミッションゲート20(21、22)の入力との間の配線、データ出力端子Qとインバータ30(31、32)の入力との間の配線、データ出力端子Qとクロックドインバータ40(42、43)の出力との間の配線それぞれに第2配線5を用いることができる。

【0052】
これにより、データ入力端子D及びデータ出力端子Qに第1配線4を接続する第1実施例に比べて、スタンダードセル50内の第1配線4に伴う面積増加を抑制することができる。また、データ入力端子D及びデータ出力端子Qに第1配線4ではなく上層の第2配線5を接続することにより、スタンダードセル50同士を接続する配線を第2配線5に統一することができ、スタンダードセル50内の第1配線4と交差又は重なるように第2配線5を配線することができるという配線自由度が増すので他のスタンダードセルとの接続性を向上させることができる。

【0053】
また、図8に示すように、クロック信号端子ckに第3配線を接続する。これにより、データ入力端子D及びデータ出力端子Qに接続する配線と、クロック端子ckに接続する配線とを、スタンダードセル50内で交差又は重なって配線することができ、スタンダードセル50の面積増加をさらに抑制することができる。

【0054】
上述のように、スタンダードセル50をメモリ回路に特化したセルとすることにより、スタンダードセル50上を通過するセル間配線が少なくなるので、セル間配線の妨げとならないようにして、第2配線5、第3配線6の配線を行うことができる。

【0055】
図8の例では、データ入力端子D及びデータ出力端子Qに第2配線5を接続し、クロック信号端子ckに第3配線6を接続する構成であったが、これに限定されるものではない。例えば、クロック信号端子ckに第2配線5を接続し、データ入力端子D及びデータ出力端子Qに第3配線6を接続するようにしてもよい。この場合、クロック信号端子ckと、インバータ10(11、12)の入力、トランスミッションゲート20(22)及びクロックドインバータ40(42)それぞれのクロック入力との間の配線それぞれに第2配線5を用いることができる。これにより、クロック信号端子ckに第1配線4を接続する場合に比べて、スタンダードセル50内の第1配線4に伴う面積増加を抑制することができる。

【0056】
(第2実施形態)
上述の第1実施形態では、スタンダードセル50は1個のラッチ回路を有する構成であったが、複数のラッチ回路を有するように構成することもできる。以下、第2実施形態について説明する。

【0057】
図9は第2実施形態のスタンダードセル60の構成の一例を示すブロック図である。図9に示すように、第2実施形態のスタンダードセル60は、インバータ30、トランスミッションゲート20及びクロックドインバータ40それぞれを所定数備える。図9の例では、所定数は4であるが、4に限定されるものではない。

【0058】
各トランスミッションゲート20の入力それぞれに個別のデータ入力端子(図9の例では、D1、D2、D3、D4)を接続し、各トランスミッションゲート20の出力それぞれに個別のデータ出力端子(図9の例では、Q1、Q2、Q3、Q4)、各インバータ30の入力及び各クロックドインバータ40の出力を接続し、各インバータ20の出力を各クロックドインバータ40の入力に接続する。

【0059】
すなわち、スタンダードセル60は、クロック信号ckを反転する反転回路(インバータ)10、及び1ビットのラッチ回路を4個(図9の例では、ラッチ回路51、52、53、54)備えた4ビットのラッチセルである。反転回路10を、4個の1ビットラッチ回路51~54で共有化することにより、トランジスタの数を34個にすることができる。従来の4ビットラッチ回路は56個(=4×14個)のトランジスタで構成されるので、1ビット当たりのトランジスタの数をさらに低減(10個から8.5個になる)することができ、回路面積の低減効率をさらに高めることができる。

【0060】
次に、第2実施形態のスタンダードセル60のレイアウトについて説明する。図10は第2実施形態のスタンダードセル60の半導体層のレイアウトを示す模式図であり、図11は第2実施形態のスタンダードセル60の配線のレイアウトを示す模式図である。図10及び図11に示すスタンダードセル60は、図9に示すラッチ回路を構成する。

【0061】
図10において、符号1はpMOS拡散層を示し、符号2はnMOS拡散層を示し、符号3はポリシリコン層を示す。ポリシリコン層3及び当該ポリシリコン層3を間にして配置されたpMOS拡散層1によりpMOSトランジスタが形成されている。また、ポリシリコン層3及び当該ポリシリコン層3を間にして配置されたnMOS拡散層2によりnMOSトランジスタが形成されている。図10に示す符号10、51、52、53、54は、図9に示すラッチ回路の符号と対応している。なお、図10において、pMOS拡散層1、nMOS拡散層2及びポリシリコン層3のレイアウトは、一例であって、図10のレイアウトに限定されるものではない。

【0062】
図11において、上段の図は第1配線4のレイアウトを示し、中段の図は第2配線5のレイアウトを示し、下段の図は第3配線6のレイアウトを示す。図11に示すように、第1配線4は、電源配線VDD、VSS、及びスタンダードセル50内の一部の信号線の配線に用いられる。第1配線4は、配線間接続ビア(図8において、符号Xで示す)を介してpMOS拡散層1、nMOS拡散層2及びポリシリコン層3の所要の位置に接続されている。

【0063】
また、図11に示すように、第2配線5は、データ入力端子D1、D2、D3、D4及びデータ出力端子Q1、Q2、Q3、Q4に接続してある。第2配線5は、スタンダードセル50内の第1配線4より上層の配線である。第2配線5は、第1配線4より上層であればよく、第1配線4と第2配線5との間に他の層の配線を設ける構成を排除しない。

【0064】
また、図11に示すように、第3配線6は、クロック信号端子ckに接続してある。第3配線6は、第2配線5より上層であればよく、第2配線5と第3配線6との間に他の層の配線を設ける構成を排除しない。なお、第1配線4、第2配線5及び第3配線6のレイアウトは一例であって、図11の構成に限定されるものではない。

【0065】
これにより、スタンダードセル60内の第1配線4に伴う面積増加を抑制することができる。また、スタンダードセル60同士を接続する配線を第2配線5に統一することができ、スタンダードセル60内の第1配線4と交差又は重なるように第2配線5を配線することができるという配線自由度が増すので他のスタンダードセルとの接続性を向上させることができる。

【0066】
また、データ入力端子D1~D4及びデータ出力端子Q1~Q4に接続する配線と、クロック端子ckに接続する配線とを、スタンダードセル60内で交差又は重なって配線することができ、スタンダードセル60の面積増加をさらに抑制することができる。

【0067】
図12は本実施の形態の半導体装置のメモリアレイ回路70の構成の一例を示す模式図である。本実施の形態の半導体装置は、メモリアレイ回路70を備える。図12に示すように、メモリアレイ回路70は、図9に例示した4ビットラッチセル(スタンダードセル60)を8個使用して、1ワードを構成することができる。これにより、回路面積が小さく、消費エネルギーが小さい半導体メモリを実現することができる。

【0068】
なお、図9に例示した4ビットラッチセルに代えて、図1に例示した1ビットラッチセル(スタンダードセル50)を32個使用して、1ワードを構成することもできる。この場合も、回路面積が小さく、消費エネルギーが小さい半導体メモリを実現することができる。

【0069】
図13は本実施の形態の半導体メモリ装置100の要部構成の一例を示すブロック図である。図13に示すように、半導体メモリ装置100は、スタンダードセル50又は60で構成されるメモリアレイ回路70、データ書き込み回路80、データ読み出し回路90などを備える。また、データ書き込み回路80は、選択回路81、1ワード書き込みラッチ82、選択的クロック生成回路83、書き込み選択回路84などを備える。データ書き込み回路80は、1ワード単位のデータを書き込む場合、アドレスをデコードして、メモリアレイ回路70のどのラッチにデータを書き込むかを選択する。

【0070】
書き込み選択回路84の出力段には、インバータ、NAND2又はNOR2が接続されており、メモリアレイ回路70内の各ラッチのデータ入力端子に当該素子(インバータ、NAND2又はNOR2)の出力を接続してある。

【0071】
図14は本実施の形態のデータ読み出し回路90の構成の一例を示すブロック図である。図14に示すように、データ読み出し回路90は、読み出しデコーダ91、読み出し出力回路92などを備える。また、読み出し出力回路92は、複数のAOI22(93)及び複数のNAND2(94)などを備える。

【0072】
図15はAOI22(93)の構成を示す回路図であり、図16はAOI22(93)の動作を示す論理図である。AOI22(93)は、4個の入力A0、A1、B0、B1及び1個の出力Yを有する。図14に示すように、AOI22(93)の1組の入力(例えば、A0及びA1)のうちの一つの入力には、メモリアレイ回路70内の1個のラッチのデータ出力端子が接続され、他の入力には、読み出しデコーダ91の出力が接続される。すなわち、前述のスタンダードセル50、60のラッチ回路のデータ出力端子にはAOI22(93)の一つの入力のみが接続された構成となっている。

【0073】
すなわち、本実施形態の半導体メモリ装置100は、複数のAOI22(93)を有するデータ読み出し回路(メモリ読出回路)90を備える。スタンダードセル50、60のデータ出力端子にAOI22(93)の一の入力を接続してある。すなわち、ラッチ回路(ラッチセル)の1個のデータ出力端子には、AOI22の1個の入力だけを接続する構成とする。

【0074】
従来のラッチ回路では、出力端に様々な回路が接続される可能性があるため、様々な回路が接続された場合でも、十分な電流を駆動できるように出力端の前段には、一般的にインバータを付加している。しかし、本実施の形態では、ラッチ回路のデータ出力端子には、AOI22の1個の入力だけを接続する構成としているので、電流を駆動するためのインバータを設ける必要がなく、トランジスタの数を低減することができる。

【0075】
データ読み出し回路90は、1ワード単位のデータを読み出す場合、アドレスをデコードして、メモリアレイ回路70のどのラッチからデータを読み出すかを選択する。
【符号の説明】
【0076】
1 pMOS拡散層
2 nMOS拡散層
3 ポリシリコン層
4 第1配線
5 第2配線
6 第3配線
10 反転回路
20 トランスミッションゲート
30 インバータ
40 クロックドインバータ
11、21、31、41、42 pMOSトランジスタ
12、22、32、43、44 nMOSトランジスタ
50、60 スタンダードセル
51、52、53、54 ラッチ回路
70 メモリアレイ回路
80 書き込み回路
81 選択回路
82 1ワード書き込みラッチ
83 選択的クロック生成回路
84 書き込み選択回路
90 読み出し回路
91 読み出しデコーダ
92 読み出し出力回路
93 AOI22
94 NAND2
図面
【図1】
0
【図2】
1
【図3】
2
【図4】
3
【図5】
4
【図6】
5
【図7】
6
【図8】
7
【図9】
8
【図10】
9
【図11】
10
【図12】
11
【図13】
12
【図14】
13
【図15】
14
【図16】
15