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明細書 :半導体積層膜の製造方法、および半導体積層膜

発行国 日本国特許庁(JP)
公報種別 再公表特許(A1)
発行日 令和元年5月23日(2019.5.23)
発明の名称または考案の名称 半導体積層膜の製造方法、および半導体積層膜
国際特許分類 H01L  21/203       (2006.01)
H01L  21/338       (2006.01)
H01L  29/778       (2006.01)
H01L  29/812       (2006.01)
H01L  29/861       (2006.01)
H01L  29/868       (2006.01)
H01L  21/329       (2006.01)
H01L  29/88        (2006.01)
H01L  29/66        (2006.01)
H01L  29/06        (2006.01)
H01L  21/331       (2006.01)
H01L  29/737       (2006.01)
C23C  14/06        (2006.01)
C23C  14/34        (2006.01)
FI H01L 21/203
H01L 29/80 H
H01L 29/91 F
H01L 29/88
H01L 29/66 T
H01L 29/06 601W
H01L 29/72 H
C23C 14/06 E
C23C 14/34 R
国際予備審査の請求
全頁数 29
出願番号 特願2018-527637 (P2018-527637)
国際出願番号 PCT/JP2017/025436
国際公開番号 WO2018/012546
国際出願日 平成29年7月12日(2017.7.12)
国際公開日 平成30年1月18日(2018.1.18)
優先権出願番号 2016140117
優先日 平成28年7月15日(2016.7.15)
優先権主張国 日本国(JP)
指定国 AP(BW , GH , GM , KE , LR , LS , MW , MZ , NA , RW , SD , SL , ST , SZ , TZ , UG , ZM , ZW) , EA(AM , AZ , BY , KG , KZ , RU , TJ , TM) , EP(AL , AT , BE , BG , CH , CY , CZ , DE , DK , EE , ES , FI , FR , GB , GR , HR , HU , IE , IS , IT , LT , LU , LV , MC , MK , MT , NL , NO , PL , PT , RO , RS , SE , SI , SK , SM , TR) , OA(BF , BJ , CF , CG , CI , CM , GA , GN , GQ , GW , KM , ML , MR , NE , SN , TD , TG) , AE , AG , AL , AM , AO , AT , AU , AZ , BA , BB , BG , BH , BN , BR , BW , BY , BZ , CA , CH , CL , CN , CO , CR , CU , CZ , DE , DJ , DK , DM , DO , DZ , EC , EE , EG , ES , FI , GB , GD , GE , GH , GM , GT , HN , HR , HU , ID , IL , IN , IR , IS , JO , JP , KE , KG , KH , KN , KP , KR , KW , KZ , LA , LC , LK , LR , LS , LU , LY , MA , MD , ME , MG , MK , MN , MW , MX , MY , MZ , NA , NG , NI , NO , NZ , OM , PA , PE , PG , PH , PL , PT , QA , RO , RS , RU , RW , SA , SC , SD , SE , SG , SK , SL , SM , ST , SV , SY , TH , TJ , TM , TN , TR , TT
発明者または考案者 【氏名】須田 良幸
【氏名】塚本 貴広
【氏名】本橋 叡
【氏名】出蔵 恭平
【氏名】大久保 克己
【氏名】八木 拓馬
【氏名】笠松 章史
【氏名】広瀬 信光
【氏名】松井 敏明
出願人 【識別番号】504132881
【氏名又は名称】国立大学法人東京農工大学
【識別番号】301022471
【氏名又は名称】国立研究開発法人情報通信研究機構
個別代理人の代理人 【識別番号】100090398、【弁理士】、【氏名又は名称】大渕 美千栄
【識別番号】100090387、【弁理士】、【氏名又は名称】布施 行夫
審査請求 未請求
テーマコード 4K029
5F003
5F102
5F103
Fターム 4K029AA06
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4K029BA52
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4K029CA05
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5F103RR07
要約 本発明に係る半導体積層膜の製造方法は、シリコン基板上に、スパッタ法によって、シリコンおよびゲルマニウムを含む半導体層を形成する工程を含み、スパッタ法において、半導体層の成膜温度は、500℃未満であり、かつ、半導体層の成膜圧力は、1mTorr以上11mTorr以下であり、または、半導体層の成膜温度は、600℃未満であり、かつ、半導体層の成膜圧力は、2mTorr以上5mTorr未満であり、スパッタガスにおける水素ガスの体積比は、0.1%未満であり、半導体層の厚さをt(nm)とし、半導体層におけるシリコンの原子数とゲルマニウムの原子数との和に対するゲルマニウムの原子数の比をxとすると、t≦0.881×x-4.79の関係を満たす。
特許請求の範囲 【請求項1】
シリコン基板上に、スパッタ法によって、シリコンおよびゲルマニウムを含む半導体層を形成する工程を含み、
前記スパッタ法において、
前記半導体層の成膜温度は、500℃未満であり、かつ、前記半導体層の成膜圧力は、1mTorr以上11mTorr以下であり、
または、
前記半導体層の成膜温度は、600℃未満であり、かつ、前記半導体層の成膜圧力は、2mTorr以上5mTorr未満であり、
スパッタガスにおける水素ガスの体積比は、0.1%未満であり、
前記半導体層の厚さをt(nm)とし、前記半導体層におけるシリコンの原子数とゲルマニウムの原子数との和に対するゲルマニウムの原子数の比をxとすると、
t≦0.881×x-4.79
の関係を満たす、半導体積層膜の製造方法。
【請求項2】
請求項1において、
前記スパッタガスにおける前記水素ガスの体積比は、0.0001%以下である、半導体積層膜の製造方法。
【請求項3】
請求項1または2において、
前記半導体層の成膜温度は、350℃以上550℃以下である、半導体積層膜の製造方法。
【請求項4】
請求項3項において、
前記半導体層は、導電性を付与する不純物を含む半導体層である。半導体積層膜の製造方法。
【請求項5】
請求項1ないし4のいずれか1項において、
前記半導体層の成膜圧力は、2mTorr以上4mTorr以下である、半導体積層膜の製造方法。
【請求項6】
請求項1ないし5のいずれか1項において、
前記半導体層は、前記シリコン基板に格子整合する、半導体積層膜の製造方法。
【請求項7】
請求項1ないし6のいずれか1項において、
前記半導体層の表面粗さRmsは、1nm以下である、半導体積層膜の製造方法。
【請求項8】
請求項1ないし7のいずれか1項において、
前記半導体層は、シリコンおよびゲルマニウムからなる、半導体積層膜の製造方法。
【請求項9】
シリコン基板と、
前記シリコン基板上に設けられ、シリコンおよびゲルマニウムを含む半導体層と、
を含み、
前記半導体層の表面粗さRmsは、1nm以下であり、
前記半導体層の厚さをt(nm)とし、前記半導体層におけるシリコンの原子数とゲルマニウムの原子数との和に対するゲルマニウムの原子数の比をxとすると、
t≦0.881×x-4.79
の関係を満たす、半導体積層膜。
【請求項10】
請求項9において、
前記半導体層は、前記シリコン基板に格子整合し、
前記半導体層の厚さをt(nm)とし、前記半導体層におけるシリコンの原子数とゲルマニウムの原子数との和に対するゲルマニウムの原子数の比をxとすると、
t<0.881×x-4.79
の関係を満たす、半導体積層膜。
【請求項11】
請求項9または10において、
前記半導体層の表面粗さRmsは、0.5nm以下である、半導体積層膜。
【請求項12】
請求項9ないし11のいずれか1項において、
前記半導体層は、シリコンおよびゲルマニウムからなる、半導体積層膜。
発明の詳細な説明 【技術分野】
【0001】
本発明は、半導体積層膜の製造方法、および半導体積層膜に関する。
【背景技術】
【0002】
次世代のSi系超高速デバイスとして、通信用の高電子移動度トランジスタ(High Electron Mobility Transistor:HEMT)、ドープチャネル電界効果トランジスタ(Doped-Channel Field-Effect Transistor:DCFET)、共鳴トンネルダイオード(Resonant Tunnel Diode:RTD)、ヘテロバイポーラトランジスタ(Hetero-Bipolar Transistor:HBT)、歪チャネル金属-酸化物-半導体電界効果トランジスタ(Metal-Oxide-Semiconductor Field-Effect Transistor:MOSFET)などがある.これらのデバイスにおいて、特に、正孔キャリア型のHEMT(p-HEMTまたはHHMT)、正孔キャリア型のDCFET(p-DCFET)、正孔トンネル型のRTD(p-RTD)およびヘテロバイポーラトランジスタ(HBT)、正孔キャリア型の歪SiGeチャネルを有するMOSFET(歪SiGeチャネルp-MOSFET)およびチャネル埋め込み型のMOSFET(埋め込みチャネルp-MOSFET)は、シリコン(Si)基板と、Siにほぼ整合した圧縮歪を有するシリコンゲルマニウム(SiGe)層と、のヘテロ構造を用いている。
【0003】
圧縮歪を有するSiGeは、圧縮歪SiGeを歪の無いSiで挟む(Si/圧縮歪SiGe/Si)ことで、バンド幅が変化して価電子帯に正孔に対するポテンシャルの井戸を形成して高速化のための構造を実現したり、圧縮歪SiGe層をチャネルとして用いることにより通過する正孔の移動度(速度)を向上させたりすることができるため、デバイスの高速化を実現することができる。特に、SiGe層中のGe組成(原子数)比を高くしてSiGe層の圧縮歪を大きくすることで、ポテンシャルの井戸が深くなり、また、移動度が大きくなって、より高速なデバイスを実現することが可能となる。
【0004】
例えば非特許文献1(Journal of Applied Physics,Vol.95,No.12,15 June 2004,p.7681-7689)には、CVD(Chemical Vapor Deposition)法により、Si基板上にSiGe層を形成することが記載されている。また、例えば特許文献1(特開2008-21674号公報)には、スパッタガスとして水素を含有する混合ガスを用いて、スパッタ法により、Si基板上にSiGe層を形成することが記載されている。
【発明の概要】
【発明が解決しようとする課題】
【0005】
しかしながら、非特許文献1に記載の技術および特許文献1に記載の技術では、半導体デバイスの特性を大きく向上させる(例えば高いキャリア移動度を実現し、半導体デバイスを高速化させる)ことが期待できる高いGe組成(原子数)比でかつ高い圧縮歪を有するSiGe層を形成する過程において、半導体積層膜の形成制御技術の面で、困難な課題に直面していた。
【0006】
発明者らは、半導体デバイスの特性を十分に向上させることができる高圧縮歪SiGe層を形成するために、スパッタ法に着目し、多くの成膜条件を鋭意検討し、特に、SiGe層成膜時の基板温度(成膜温度)、SiGe層成膜時のスパッタガス中の水素濃度、およびSiGe層成膜時のスパッタガスの圧力(成膜圧力)が重要であることを見出した。
【0007】
本発明のいくつかの態様に係る目的の1つは、シリコンおよびゲルマニウムを含む半導体層であって、ゲルマニウム組成比が高くても半導体層をシリコン基板により格子整合した形で成長させることができ、特性の良好な半導体デバイスを形成することができる半導体積層膜の製造方法を提供することにある。また、本発明のいくつかの態様に係る目的の1つは、シリコンおよびゲルマニウムを含む半導体層であって、ゲルマニウム組成比が高くても、シリコン基板により格子整合した半導体層を含み、特性の良好な半導体デバイスを形成することができる半導体積層膜を提供することにある。
【課題を解決するための手段】
【0008】
本発明に係る半導体積層膜の製造方法は、
シリコン基板上に、スパッタ法によって、シリコンおよびゲルマニウムを含む半導体層を形成する工程を含み、
前記スパッタ法において、
前記半導体層の成膜温度は、500℃未満であり、かつ、前記半導体層の成膜圧力は、1mTorr以上11mTorr以下であり、
または、
前記半導体層の成膜温度は、600℃未満であり、かつ、前記半導体層の成膜圧力は、2mTorr以上5mTorr未満であり、
スパッタガスにおける水素ガスの体積比は、0.1%未満であり、
前記半導体層の厚さをt(nm)とし、前記半導体層におけるシリコンの原子数とゲルマニウムの原子数との和に対するゲルマニウムの原子数の比をxとすると、
t≦0.881×x-4.79
の関係を満たす。
【0009】
このような半導体積層膜の製造方法では、例えばスパッタガスにおける水素ガスの体積比が0.1%以上の成膜条件で形成された半導体層に比べて、より高い圧縮歪を(すなわち、より小さな格子不整合率fを)有する半導体層を形成することができる(詳細は後述)。したがって、このような半導体積層膜の製造方法では、ゲルマニウム組成比が高くても半導体層をシリコン基板により格子整合した形で成長させることができ、従来技術では不可能であった高性能な半導体デバイスの製造や、デバイス特性の大幅な高性能化につながる半導体積層膜を製造することができる。
【0010】
本発明に係る半導体積層膜の製造方法において、
前記スパッタガスにおける前記水素ガスの体積比は、0.0001%以下であってもよい。
【0011】
本発明に係る半導体積層膜の製造方法において、
前記半導体層の厚さをt(nm)とし、前記半導体層におけるシリコンの原子数とゲルマニウムの原子数との和に対するゲルマニウムの原子数の比をxとすると、
t≦0.881×x-4.79
の関係を満たしてもよい。
【0012】
本発明に係る半導体積層膜の製造方法において、
前記半導体層の成膜温度は、350℃以上550℃以下であってもよい。
【0013】
本発明に係る半導体積層膜の製造方法において、
前記半導体層は、導電性を付与する不純物を含む半導体層であってもよい。
【0014】
本発明に係る半導体積層膜の製造方法において、
前記半導体層の成膜圧力は、2mTorr以上4mTorr以下であってもよい。
【0015】
本発明に係る半導体積層膜の製造方法において、
前記半導体層は、前記シリコン基板に格子整合してもよい。
【0016】
本発明に係る半導体積層膜の製造方法において、
前記半導体層の表面粗さRmsは、1nm以下であってもよい。
【0017】
本発明に係る半導体積層膜の製造方法において、
前記半導体層は、シリコンおよびゲルマニウムからなってもよい。
【0018】
本発明に係る半導体積層膜は、
シリコン基板と、
前記シリコン基板上に設けられ、シリコンおよびゲルマニウムを含む半導体層と、
を含み、
前記半導体層の表面粗さRmsは、1nm以下であり、
前記半導体層の厚さをt(nm)とし、前記半導体層におけるシリコンの原子数とゲルマニウムの原子数との和に対するゲルマニウムの原子数の比をxとすると、
t≦0.881×x-4.79
の関係を満たす。
【0019】
このような半導体積層膜では、ゲルマニウム組成比xが高くても、半導体層20は、より高い圧縮歪を(すなわち、より小さな格子不整合率fを)有することができる(詳細は後述参照)。したがって、このような半導体積層膜では、ゲルマニウム組成比が高くても、半導体層は、シリコン基板により格子整合し、優れた特性の半導体デバイスを形成することができる。
【0020】
本発明に係る半導体積層膜において、
前記半導体層は、前記シリコン基板に格子整合し、
前記半導体層の厚さをt(nm)とし、前記半導体層におけるシリコンの原子数とゲルマニウムの原子数との和に対するゲルマニウムの原子数の比をxとすると、
t<0.881×x-4.79
の関係を満たしていてもよい。
【0021】
本発明に係る半導体積層膜において、
前記半導体層の表面粗さRmsは、0.5nm以下であってもよい。
【0022】
本発明に係る半導体積層膜において、
前記半導体層は、シリコンおよびゲルマニウムからなってもよい。
【図面の簡単な説明】
【0023】
【図1】図1は、本実施形態に係る半導体積層膜を模式的に示す断面図である。
【図2】図2は、SiGe層がシリコン基板に対して格子整合している場合の状態を説明するための図である。
【図3】図3は、SiGe層がシリコン基板に対して格子整合している場合の状態を説明するための図である。
【図4】図4は、SiGe層がシリコン基板に対して格子整合していない場合の状態を説明するための図である。
【図5】図5は、本実施形態に係る半導体積層膜の製造方法を説明するためのフローチャートである。
【図6】図6は、スパッタガス中の水素の割合と、成膜温度と、格子不整合率と、の関係を示す表である。
【図7】図7は、スパッタガス中の水素の割合と、成膜温度と、格子不整合率と、の関係を示すグラフである。
【図8】図8は、成膜圧力と、成膜温度と、格子不整合率と、の関係を示す表である。
【図9】図9は、成膜圧力と、成膜温度と、格子不整合率と、の関係を示すグラフである。
【図10】図10は、Ge組成比と、厚さと、格子不整合率と、の関係を示す表である。
【図11】図11は、スパッタ法で作製した場合の、Ge組成比と、厚さと、格子不整合率と、の関係を示すグラフである。
【図12】図12は、CVD法で作製した場合の、Ge組成比と、厚さと、格子不整合率と、の関係を示すグラフである。
【図13】図13は、Ge組成比と、格子整合が得られる最大厚さと、の関係を示すグラフである。
【図14】図14は、Ge組成比と、厚さと、表面粗さと、の関係を示す表である。
【図15】図15は、スパッタ法で作製した場合の、Ge組成比と、厚さと、表面粗さと、の関係を示すグラフである。
【図16】図16は、CVD法で作製した場合の、Ge組成比と、厚さと、表面粗さと、の関係を示すグラフである。
【図17】図17は、本実施形態に係る第1半導体デバイスを模式的に示す断面図である。
【図18】図18は、本実施形態に係る第2半導体デバイスを模式的に示す断面図である。
【図19】図19は、本実施形態に係る第3半導体デバイスを模式的に示す断面図である。
【図20】図20は、本実施形態に係る第4半導体デバイスを模式的に示す断面図である。
【発明を実施するための形態】
【0024】
以下、本発明の好適な実施形態について、図面を用いて詳細に説明する。なお、以下に説明する実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また、以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。

【0025】
1. 半導体積層膜
まず、本実施形態に係る半導体積層膜について、図面を参照しながら説明する。図1は、本実施形態に係る半導体積層膜100を模式的に示す断面図である。

【0026】
半導体積層膜100は、図1に示すように、シリコン(Si)基板10と、半導体層20と、を含む。

【0027】
シリコン基板10の材質は、シリコンである。シリコン基板10は、単結晶基板であってもよい。シリコン基板10は、絶縁体にシリコン単結晶薄膜が形成されたSOI(Silicon on Insulator)基板やSOQ(Silicon on Quartz)基板であってもよい。シリコン基板10は、例えば、(100)基板であってもよい。シリコン基板10は、シリコン単結晶基板と、該シリコン単結晶基板上に設けられたシリコン層と、から構成されていてもよい。

【0028】
半導体層20は、シリコン基板10上に設けられている。半導体層20は、シリコン(Si)およびゲルマニウム(Ge)を含む。半導体層20は、導電性を付与する不純物を含む半導体層であってもよい。半導体層20は、シリコン基板10にほぼ格子整合し、高い圧縮歪を有している。好ましくは、半導体層20は、シリコン基板10に格子整合(完全に格子整合)している。半導体層20は、シリコンおよびゲルマニウムからなるSi1-xGe層(ただし0<x<1)であってもよい。ここで、図2および図3は、SiGe層がSi基板に対して格子整合している場合の状態を説明するための図である。なお、図2および図3において、白丸はSi原子を示し、黒丸Ge原子を示している。

【0029】
Si1-xGe層の格子定数は、一般的に、Si基板の格子定数よりも大きい。Siの格子定数は0.543nmであり、Geの格子定数は0.565nmであるため、Si1-xGe層の格子定数は、0.543nmより大きく0.565nmより小さい。半導体積層膜100では、図3に示すように、半導体層20(図示の例ではSiGe層)は、平面方向(積層方向と直交する方向)に圧縮し、かつ積層方向に引っ張られて、シリコン基板10(図示の例ではSi基板)に格子整合する。そのため、半導体層20は、平面方向において圧縮歪を有している。このように、半導体層20が圧縮歪を有し、シリコン基板10の格子に整合することを、「半導体層20はシリコン基板10に格子整合している」という。

【0030】
例えば図4に示すように、SiGe層がSi基板と格子整合しない場合は、SiGe層は緩和した界面領域2を有している。これにより、半導体積層膜の表面において、不整合欠陥により発生した貫通転位が表出する場合がある。これに対し、半導体積層膜100では、半導体層20は、シリコン基板10にほぼ格子整合しているため、貫通転位の発生を十分に低減することができる。したがって、半導体積層膜100を半導体デバイスに用いた場合に、欠陥に起因した動作不良の発生が十分に抑制されて、半導体デバイスの信頼性を向上させることができる。

【0031】
半導体層20のシリコン基板10に対して完全に格子整合していない場合の格子不整合率fは、例えば、0.3%以下であり、好ましくは0.1%以下である。上述のように、半導体層20は、シリコン基板10に格子整合(完全に格子整合)していることが好ましく、この場合、格子不整合率fは、0%である。格子不整合率fが0%の場合、半導体層20の平面方向における格子間隔は、シリコン基板10の平面方向における格子間隔と完全に同じとなり、半導体層20は、シリコン基板10に格子整合している。格子不整合率f(%)は、Siの格子定数をaSiとし、SiGeの格子定数をaSiGeとすると、下記式(1)により求めることができる。なお、aSiおよびaSiGeは、例えば、結晶方位(404)におけるX線回折により逆格子マップを測定し求めることができる。SiGe層のGeの原子数比を高くしても、SiGe層がシリコン基板にほぼ格子整合し、格子不整合率fが0%に近くなれば、高い圧縮歪SiGe層が得られ、正孔に対するポテンシャルの井戸や移動度が大きくなり、デバイスの特性が大きく向上することになる。

【0032】
f=(aSiGe-aSi)/aSi×100 ・・・ (1)
半導体層20の厚さをt(nm)とし、半導体層20におけるSiの原子数とGeの原子数との和に対するGeの原子数の比をx(以下、「Ge組成比x」ともいう)とすると、半導体積層膜100は、下記式(2)の関係を満たす。好ましくは、半導体積層膜100は、下記式(3)の関係を満たす。

【0033】
t≦0.881×x-4.79 ・・・ (2)
t<0.881×x-4.79 ・・・ (3)
半導体層20の厚さtは、例えば、断面TEM(Transmission Electron Microscope)像の観察により測定することができる。Ge組成比xは、例えば、二次イオン質量分析法(SIMS; Secondary Ion Mass Spectrometry)やXRD(X-ray diffraction)スペクトルの分析により測定することができる。半導体層20は、式(2)を満たすことにより、格子不整合率fをほぼ0%にすることができ、式(3)を満たすことにより、格子不整合率fを0%にすることができる(詳細は後述)。格子不整合率fが0%となる場合は、格子整合しており、完全圧縮とも呼ばれる。

【0034】
具体的には、半導体層20の厚さtが280nm以下の場合、Ge組成比xは0.30以下である。厚さtが125nm以下の場合、Ge組成比xは0.355以下である。厚さtが50nm以下の場合、Ge組成比xは0.43以下である。半導体層20の厚さtは、例えば、1nm以上1μm以下であり、好ましくは、5nm以上500nm以下である。なお、半導体層20の厚さtとは、半導体層20の積層方向の大きさのうちの最大値のことである。

【0035】
半導体層20の表面粗さRms(Root Mean Square)値は、1nm以下であり、好ましくは0.5nm以下である。SiGeの格子定数は、0.543nm以上であるため、Rmsが0.5nmであれば、半導体層20は、SiGeの格子定数よりも小さい表面粗さを有することができる。表面粗さRmsは、二乗平均粗さであり、AFM(Atomic Force Microscope)により測定することができる。

【0036】
半導体層20は、添加物として炭素(C)および錫(Sn)の少なくとも一方を含んでいてもよい。添加物として添加されるCおよびSnの濃度は、半導体層20において全原子数の20%以下である。CやSnを半導体層20に添加することにより、半導体層20の格子定数を調製することができる。Cの格子定数は0.356nmとSiGeの格子定数よりも小さいため、Cを添加することにより半導体層20の格子定数を小さくすることができる。この場合、半導体層20は、SiとGeとCとからなるSi1-x-yGe(0<y<x)層であってもよい。一方、Snの格子定数は0.646nmとSiGeの格子定数よりも大きいため、Snを添加することにより半導体層20の格子定数を大きくすることができる。この場合、半導体層20は、SiとGeとSnとからなるSi1-x-yGeSn(0<y<x)層であってもよい。

【0037】
半導体積層膜100は、例えば、以下の特徴を有する。

【0038】
半導体積層膜100では、上記式(2)を満たす。半導体積層膜100では、例えばCVD法により成膜された半導体層に比べて、膜厚に対してGe組成比xが高くても、半導体層20は、より高い圧縮歪を(すなわち、より小さな格子不整合率fを)有することができる(詳細は後述参照)。したがって、半導体積層膜100では、Ge組成比が高くても、半導体層20は、シリコン基板10により格子整合し、特性の良好な半導体デバイスを形成することができる。具体的には、半導体積層膜100を半導体デバイスに用いた場合に、価電子帯に正孔に対する深いポテンシャルの井戸を形成したり、SiGe層をチャネルとして用いることにより通過する正孔の移動度(速度)を向上させたりすることができるため、デバイスの高速化を実現することができる。

【0039】
さらに、半導体積層膜100では、半導体層20の表面粗さRmsは、1nm以下である。このように、半導体積層膜100では、半導体層20の表面粗さRmsを小さくすることができ、半導体積層膜100を半導体デバイスに用いた場合に、高密度な素子を形成することができる。

【0040】
以上のように、半導体積層膜100は、特性の良好な半導体デバイスを形成することができる半導体層20を含むことができる。

【0041】
半導体積層膜100では、半導体層20の表面粗さRmsは、0.5nm以下であってもよい。そのため、半導体積層膜100では、半導体層20の表面粗さRmsを、SiGeの格子定数よりも小さくすることができ、さらに高密度に素子を形成することができる。

【0042】
半導体積層膜100では、上記式(3)を満たしてもよい。この場合、格子不整合率fは0%となることができ、半導体層20は、シリコン基板10に格子整合する。

【0043】
2. 半導体積層膜の製造方法
次に、本実施形態に係る半導体積層膜100の製造方法について、図面を参照しながら説明する。図5は、本実施形態に係る半導体積層膜100の製造方法を説明するためのフローチャートである。

【0044】
まず、図1に示すように、シリコン基板10を準備する(ステップS1)。

【0045】
次に、シリコン基板10上に、スパッタ法によって、半導体層20を形成する(ステップS2)。スパッタ法は、スパッタ装置のチャンバー内にスパッタガスを導入し、ターゲットに電圧を印加してグロー放電を発生させ、スパッタガス原子をイオン化し、高速でターゲットの表面にガスイオンを衝突させて、ターゲットを構成する成膜材料の粒子をたたきだし、基板の表面に堆積させて薄膜を形成することができる。スパッタ装置としては、例えば、真空反応容器(チャンバー)と試料導入容器(チャンバー)とが真空遮閉器を介して連結されている装置を用いる。

【0046】
半導体層20を形成するためのスパッタ法において、半導体層20の成膜温度は、600℃未満であり、好ましくは350℃以上550℃以下であり、より好ましくは350℃以上450℃以下である。成膜温度が350℃より低くなると、半導体層20にリンや砒素やアンチモンやボロンやガリウムなどのドーパント(不純物)を注入する場合、ドーパントの活性化率が顕著に低くなる場合がある。また、成膜温度を350℃以上とすることにより、成膜後の加熱なしで、不純物を活性化させることができ、導電性を付与する不純物を含む半導体層20を形成することができる。成膜温度が600℃以上になると、格子不整合率fが大きくなる場合がある。半導体層20の成膜温度とは、例えば、シリコン基板10上に半導体層20を成膜する際の、シリコン基板10の基板温度である。

【0047】
半導体層20を形成するためのスパッタ法において、例えば、不純物が混在したスパッタターゲットを用いることにより、不純物を含む半導体層20を形成してもよい。または、スパッタ法によって成膜した後にイオン注入を行うことにより、不純物を含む半導体層20を形成してもよい。または、スパッタ法によって成膜した後に、不純物を含むガスを用いた熱拡散を行うことにより、不純物を含む半導体層20を形成してもよい。

【0048】
なお、半導体層20は、複数回、スパッタ法を行うことによって形成されてもよい。すなわち、半導体層20は、複数の層からなる積層構造を有していてもよい。この場合、上記不純物は、積層構造をなすいずれか1層に含まれていてもよいし、積層構造をなす全層に含まれていてもよい。また、式(2)および式(3)のt(nm)は積層膜の総厚で、xは平均値(xを厚み方向に全層厚の範囲で積分し、tで割った値でx=(∫xdt)/tで与えられる)に対して成立する。

【0049】
なお、半導体層20をシリコン基板10上に成膜する前に、シリコン基板10を例えば1000℃以上1100℃以下に加熱して、清浄化してもよい。これにより、シリコン基板10に含まれている不純物を除去することができる。

【0050】
半導体層20を形成するためのスパッタにおいて、半導体層20の成膜圧力は、1mTorr以上11mTorr以下であり、好ましくは2mTorr以上10mTorr以下であり、より好ましくは2mTorr以上5mTorr以下であり、さらにより好ましくは2mTorr以上4mTorr以下である。半導体層20の成膜圧力が1mTorrより小さくなると、放電が開始しないなど不安定になる場合がある。半導体層20の成膜圧力が11mTorrより大きくなると、格子不整合率fが大きくなる場合がある。半導体層20の成膜圧力とは、例えば、シリコン基板10上に半導体層20を成膜する際のシリコン基板10が載置されたチャンバー(スパッタ装置内のチャンバー)内の圧力である。

【0051】
半導体層20を形成するためのスパッタは、下記第1条件および第2条件のいずれか一方の条件で行われる。

【0052】
第1条件:成膜温度は500℃未満であり、かつ、成膜圧力は1mTorr以上11mTorr以下である。

【0053】
第2条件:成膜温度は600℃未満であり、かつ、成膜圧力は2mTorr以上5mTorr未満である。

【0054】
半導体層20を形成するためのスパッタにおいて、スパッタガスにおける水素ガスの体積比は、0.1%以下であり、好ましくは0.0001%以下であり、より好ましくは0%である。スパッタガスにおける水素ガスの体積比は、0.1%より大きいと、格子不整合率fが大きくなる場合や、そもそも結晶化しない場合がある。具体的には、スパッタガスとしては、アルゴン(Ar)などの不活性ガスと水素ガスとの混合ガスを用いてもよいし、アルゴンガスを用いてもよい。ただし、通常購入可能なアルゴンガスの純度は、99.9999%程度であり、0.0001%以下の水素が混入している。他の不活性ガスの純度も同様である。

【0055】
半導体層20を形成するためのスパッタにおいて、スパッタガスの流量は、例えば、供給するスパッタガスの温度が0℃で大気圧の場合、0.1cc/分以上10000cc/分以下である。スパッタガスの流量を上記範囲にすることにより、より確実に、圧縮歪を有する半導体層20を形成することができる。

【0056】
半導体層20を形成するためのスパッタにおいて、スパッタ装置の高周波電力は、ターゲットの単位面積当たり、例えば、0.1W/cm以上20W/cm以下である。直流電力を印加する場合は、例えば、0.1W/cm以上10W/cm以下である。高周波電力ならびに直流電力を上記範囲にすることにより、半導体層20の成膜速度ならびに組成比xを調整することができ、より確実に、圧縮歪を有する半導体層20を形成することができる。

【0057】
以上の工程により、半導体積層膜100を製造することができる。

【0058】
半導体積層膜100の製造方法では、スパッタガスにおける水素ガスの体積比は、0.1%未満であり、半導体層20を形成するためのスパッタは、上記第1条件および第2条件のいずれか一方の条件で行われる。さらに、半導体積層膜100の製造方法では、上記式(2)を満たす。そのため、半導体積層膜100の製造方法では、例えばスパッタガスにおける水素ガスの体積比が0.1%以上の成膜条件で形成された半導体層に比べて、より高い圧縮歪を(すなわち、より小さな格子不整合率fを)有することができる半導体層20を形成することができる(詳細は後述)。したがって、半導体積層膜100の製造方法では、Ge組成比が高くても半導体層20をシリコン基板10により格子整合した形で成長させることができ、特性の良好な半導体デバイスを形成することができる半導体積層膜100を製造することができる。

【0059】
半導体積層膜100の製造方法では、スパッタガスにおける水素ガスの体積比は、0.0001%以下であってもよい。そのため、半導体積層膜100の製造方法では、格子不整合率fが0%となる半導体層20を形成することができる(詳細は後述)。

【0060】
3. 実験例
以下に実験例を示し、本発明をより具体的に説明する。なお、本発明は、以下の実験例によって何ら限定されるものではない。

【0061】
3.1. 試料の作製
真空反応容器(チャンバー)と試料導入容器(チャンバー)とが真空遮閉器を介して連結されている装置を用いてスパッタを行い、Si基板上にSiGe層を形成した。真空反応容器は、Si用マグネトロンスパッタガンと、Ge用マグネトロンスパッタガンと、を具備している。

【0062】
具体的には、まず、真空反応容器を真空排気した。より具体的には、真空遮閉器を閉じて真空反応容器を1×10-9Torr以下まで排気した。そして、真空遮閉器を閉じたまま試料導入容器にSi基板を載置した。次に、試料導入容器を試料導入容器に連結されているターボ分子ポンプおよびロータリーポンプで排気して、1×10-7Torr以下の真空にした。

【0063】
次に、試料導入容器の真空度を保ったまま、真空遮閉器を開いて真空反応容器の所定の位置にSi基板を載置した。次に、真空遮閉器を閉じ、真空反応容器を1×10-9Torr以下の超高真空領域の圧力になるように排気した。1×10-9Torr以下の圧力となっている真空反応容器内で、所定の位置に設置したSi基板を、ヒーターで800℃以上に加熱し、清浄化した。

【0064】
次に、スパッタガスを真空反応容器に導入し、スパッタガスの流量を調整し、真空反応容器内のスパッタガス圧力を所定の値に設定した。

【0065】
次に、ヒーターによってSi基板の温度を所定の値に調整した。次に、スパッタターゲットをシャッターで覆い、Siスパッタガンに高周波電源からの高周波電力を、Geターゲットには直流電力を印加して、スパッタを開始した。この段階では、スパッタターゲットから飛散したSiおよびGeは、シャッターの裏面に付着し、Si基板の表面には到達しない。

【0066】
次に、スパッタを行っている状態でシャッターを開いて、Si基板の表面からスパッタターゲットが見えるようにした。スパッタされたSiおよびGe原子は、Si基板に到達して成膜が開始する。SiおよびGeのスパッタレートならびにSiとGeとの原子数(組成比)xは、予め高周波電力と直流電力とで調整した。このようにしてSi基板上にSiGe層を成膜した。

【0067】
SiGe層を成膜した後、スパッタガンへの電力供給を停止し、スパッタガスの導入を停止し、ヒーターによる加熱を停止した。SiGe層が形成されたSi基板を、真空反応容器への導入のときの逆手順で、試料導入容器側に取り出した。すなわち、真空反応容器の圧力を1×10-7Torr以下に保持し、Si基板を試料導入容器へ移送し、真空遮閉器を閉じた。真空遮閉器を閉じた後、真空反応容器をこれに接続された真空ポンプを用いて1×10-9Torr以下まで排気し、この真空度を維持した。

【0068】
以上により、Si基板上にSiGe層が形成された半導体積層膜を作製した。

【0069】
3.2. スパッタガス中の水素の割合と、成膜温度と、格子不整合率と、の関係
上記「3.1.」に示した方法により、Si基板上にSiGe(Si0.7Ge0.3)層を形成した。SiGe層の厚さを30nmとした。SiGe層の成膜圧力を3mTorrとした。スパッタガスとしては、純度99.9999%のArガス(水素ガスなどが0.0001%以下含まれる)、Arガス99.9%と水素ガス0.1%との混合ガス、およびArガス95%と水素ガス5%との混合ガス(%は何れも体積比)の3種類のガスを用い、成膜温度を、370℃、400℃、450℃、500℃、560℃としてSiGe層を成膜した。

【0070】
上記のようにして作製したSiGe層の格子不整合率(SiGe層のSi基板に対する格子不整合率)fを求めた。格子不整合率fは、結晶方位(404)もしくは(224)におけるX線回折による逆格子マップによりSiおよびSiGeの格子定数を求め、上記式(1)より求めた。図6は、スパッタガス中の水素の割合(体積比)と、成膜温度と、格子不整合率と、の関係を示す表である。図7は、図6に示す表の値をプロットしたグラフである。

【0071】
なお、図6では、SiGe層の状態も示しており、「結晶」とはX線回折によってピークが確認されたもの、「非晶質」とはX線回折によってピークが確認されなかったものである。図7では、「結晶」と「非晶質」との境界を破線で示しており、破線よりも高温側が「結晶」であり、破線よりも低温側が「非晶質」である。

【0072】
図6および図7に示すように、水素ガスの混合割合が小さいほど、格子不整合率fは小さくなった。水素ガスの割合を5%にすると格子不整合率fは、0.3%を超えるが、水素ガスの割合を0.1%とすると、格子不整合率fは、0.3%未満となった。水素ガスの割合を0.1%とした場合では、温度が500℃を越え600℃に近づくにつれて格子不整合率fは急速に低下し、格子整合条件に近づく結果が得られた。これは、温度が高いと、水素がSiGe層から脱離し、格子整合しやすくなったためであると考えられる。さらに、水素ガスの割合を0.0001%以下とすると、格子不整合率fは、0%となった。

【0073】
3.3. 成膜圧力と、成膜温度と、格子不整合率と、の関係
上記「3.1.」に示した方法により、Si基板上にSiGe(Si0.77Ge0.23)層を形成した。SiGe層の厚さを273nmとした。スパッタガスとしては、純度99.9999%のArガス(Arガス99.9999%と水素ガスなどが0.0001%以下含まれる)を用いた。成膜圧力を1.2mTorr、2mTorr、3.5mTorr、5mTorr、7mTorr、10mTorrとした。成膜温度を400℃、450℃、500℃、600℃とした。この実験では、350℃未満の成膜温度では、不純物の活性化率が低くなる問題があり、600℃を超える成膜温度領域では、積層膜の平坦化特性面での劣化が見られることで、一般応用を考えた場合の成膜温度として、この成膜温度範囲において条件設定を行った。

【0074】
上記のようにして作製したSiGe層の格子不整合率fを求めた。図8は、成膜圧力と、成膜温度と、格子不整合率fと、の関係を示す表である。図9は、図8に示す表の値をプロットしたグラフである。

【0075】
図8および図9に示すように、成膜温度を500℃未満とし、成膜圧力を1mTorr以上11mTorr以下とすると、格子不整合率fは、ほぼ0%となった(上述の第1条件)。また、成膜温度を600℃未満とし、成膜圧力を2mTorr以上5mTorr以下とすると、格子不整合率fは、ほぼ0%となった(上述の第2条件)。さらに、成膜温度を400℃以上500℃以下とし、成膜圧力を2mTorr以上4mTorr以下とすることにより、格子不整合率fは、0%となった。

【0076】
以上、図6~図9により、成膜温度を500℃未満とし、成膜圧力を1mTorr以上11mTorr以下とし、スパッタガスの水素ガスの体積比を0.1%未満とすることにより、例えばスパッタガスの水素ガスの体積比が0.1%以上の場合に比べて、より大きな圧縮歪を有するSiGe層を形成できることがわかった。また、成膜温度を600℃未満とし、成膜圧力を2mTorr以上5mTorr未満とし、スパッタガスの水素ガスの体積比を0.1%未満とすることにより、例えばスパッタガスの水素ガスの体積比が0.1%より大きい場合に比べて、より大きな圧縮歪を有するSiGe層を形成できることがわかった。

【0077】
3.4. Ge組成比と、厚さと、格子不整合率と、の関係
上記「3.1.」に示した方法により、Si基板上にSi1-xGe層を形成した。スパッタガスとしては、純度99.9999%のArガス(Arガス99.9999%と水素ガスなどが0.0001%以下含まれる)を用いた。成膜温度を400℃、成膜圧力を3.5mTorrとし、Si1-xGe層の厚さtが、50nm、125nm、280nmのときに、それぞれ格子整合成長するSi1-xGe層のGe組成比xを求めた。

【0078】
上記のようにして作製したSi1-xGe層の格子不整合率fを求めた。図10は、Ge組成比と、厚さと、格子不整合率fと、の関係を示す表である。図11は、図10に示す表の値をプロットしたグラフである。

【0079】
なお、図10では、比較例として、CVD法で、Si基板上に成膜したSi1-xGe層(74nm)の結果も示している。また、図12は、図10に示す表のCVD法の場合の値をプロットしたグラフである。

【0080】
図10および図11に示すように、Ge組成比xが小さいほど、格子不整合率fは小さくなった。さらに、厚さt(nm)が小さいほど、Ge組成比xを大きくしても格子不整合率fを小さくすることができた。図10および図11から十分に格子不整合率fをほぼ0とすることができるGe組成比xの境界は、t=50nm、125nm、280nmのそれぞれに対して、Ge組成比x=0.43、0.355、0.3であると考えられる。この3点(50、0.43)、(125、0.355)、(280、0.3)を図13のようにプロットすると、該3点を通る直線の式を下記式(4)のように得ることができた。図13の縦軸は、格子整合が得られる最大の厚さt(nm)である。

【0081】
t=0.881×x-4.79 ・・・ (4)
したがって、t<0.881×x-4.79を満たせば、格子不整合率fを0%にすることができることがわかった。式(4)の相関係数Rはほぼ1であった。

【0082】
また、図11および図12に示すように、上記「3.1.」に示した方法でSi1-xGe層を成膜すると、CVD法でSi1-xGe層を成膜した場合に比べて、Ge組成比xを大きくしても格子不整合率fを小さくできることがわかった。

【0083】
3.5. Ge組成比と、厚さと、表面粗さと、の関係
上記「3.4.」に示した方法で作製したSi1-xGe層の表面粗さRms(Root Mean Square)をAFMにより測定した。図14は、Ge組成比と、厚さと、表面粗さと、の関係を示す表である。図15は、図14に示す表のスパッタ法の場合の値をプロットしたグラフである。図16は、図14に示す表のCVD法の場合の値をプロットしたグラフである。

【0084】
図14および図15に示すように、Ge組成比xが大きいほど、表面粗さRmsは大きくなった。さらに、厚さtが大きいほど、表面粗さRmsは大きくなった。

【0085】
また、図15および図16に示すように、上記「3.1.」に示した方法でSi1-xGe層を成膜すると、CVD法でSi1-xGe層を成膜した場合に比べて、Ge組成比xを大きくしても表面粗さRmsを小さくできることがわかった。

【0086】
4. 半導体積層膜を含む半導体デバイス
次に、本発明に係る半導体積層膜を含む半導体デバイスについて説明する。以下では、本発明に係る半導体積層膜として、上述した半導体積層膜100を含む半導体デバイスについて説明する。

【0087】
4.1. 第1半導体デバイス
図17は、本実施形態に係る第1半導体デバイス210を模式的に示す断面図である。第1半導体デバイス210は、正孔キャリア型のHEMT(p-HEMTまたはHHMT(High Hole Mobility Transistor))である。第1半導体デバイス210は、図17に示すように、シリコン基板10と、半導体層20と、Siスペーサー層211と、Si供給層212と、Siスペーサー層213と、Siキャップ層214と、ゲート電極215と、ソース電極216と、ドレイン電極217と、を含む。

【0088】
シリコン基板10は、n型の(100)Si基板10aと、Si基板10a上に設けられたi型のSi層10bと、を有している。Si基板10aは、単結晶基板であってもよい。シリコン基板10は、絶縁体にシリコン単結晶薄膜が形成されたSOI(Silicon on Insulator)基板やSOQ(Silicon on Quartz)基板であってもよい。Si層10bの厚さは、例えば、40nm程度である。

【0089】
半導体層20は、シリコン基板10上に設けられている。半導体層20は、i型である。半導体層20の厚さは、例えば、10nm程度である。半導体層20は、正孔をキャリアとするチャネル層である。

【0090】
Siスペーサー層211は、半導体層20上に設けられている。Siスペーサー層211は、i型である。Siスペーサー層211の厚さは、例えば、1nm以上10nm以下である。

【0091】
Si供給層212は、Siスペーサー層211上に設けられている。Si供給層212は、p型である。Si供給層212の厚さは、例えば、1nm以上10nm以下である。Si供給層212は、半導体層20にキャリア(正孔)を供給する。

【0092】
Siスペーサー層213は、Si供給層212上に設けられている。Siスペーサー層213は、i型である。Siスペーサー層213の厚さは、例えば、1nm以上10nm以下である。Siスペーサー層213上には、ゲート電極215が設けられている。

【0093】
Siキャップ層214は、Siスペーサー層213上に設けられている。Siキャップ層214は、p型である。Siキャップ層214の厚さは、例えば、5nm以上50nm以下である。Siキャップ層214上には、ソース電極216およびドレイン電極217が設けられている。さらに、Siキャップ層214上には、保護層218として、SiO層、SiN層、または絶縁レジスト層などが設けられている。なお、保護層218は、設けられていなくてもよい。

【0094】
第1半導体デバイス210は、半導体層20を含む。半導体層20は、上述のように、膜厚に対して十分にGe組成比xを大きくしても、格子不整合率fを小さくして高い圧縮歪を有することができる。ここで、正孔キャリア型のHEMTでは、Ge組成比xが大きいほど、圧縮歪を大きく(高く)でき、キャリア移動度を向上させることができる。したがって、第1半導体デバイス210は、キャリア移動度を向上させることができ、Ge組成比xを上げかつ圧縮歪を大きくすることで高速化を図ることができる。また、半導体層20にドーパント原子を含まず、正孔キャリアは不純物散乱を受けず、キャリア移動度が低下しない。半導体層20に電気伝導度を与える正孔キャリアは,Si供給層212から供給される。

【0095】
4.2. 第2半導体デバイス
図18は、本実施形態に係る第2半導体デバイス220を模式的に示す断面図である。第2半導体デバイス220は、正孔キャリア型のDCFET(p-DCFET(Doped Channel Field Effect Transistor))である。第2半導体デバイス220は、図18に示すように、シリコン基板10と、半導体層20と、Siキャップ層221と、ゲート電極222と、ソース電極223と、ドレイン電極224と、を含む。

【0096】
シリコン基板10は、n型の(100)Si基板10aと、Si基板10a上に設けられたi型のSi層10bと、を有している。Si基板10aは、単結晶基板であってもよい。シリコン基板10は、絶縁体にシリコン単結晶薄膜が形成されたSOI(Silicon on Insulator)基板やSOQ(Silicon on Quartz)基板であってもよい。Si層10bの厚さは、例えば、10nm以上100nm以下である。

【0097】
半導体層20は、シリコン基板10上に設けられている。半導体層20は、p型である。半導体層20の厚さは、例えば、10nm以上100nm以下である。半導体層20は、正孔をキャリアとするチャネル層である。半導体層20上には、ソース電極223およびドレイン電極224が設けられている。

【0098】
Siキャップ層221は、半導体層20上に設けられている。Siキャップ層221は、i型である。Siキャップ層221の厚さは、例えば、10nm以上100nm以下である。Siキャップ層214上には、ゲート電極222が設けられている。

【0099】
第2半導体デバイス220は、半導体層20を含む。半導体層20は、上述のように、膜厚に対して十分にGe組成比xを大きくしても、格子不整合率fを小さくして高い圧縮歪を有することができる。ここで、正孔キャリア型のDCFETでは、Ge組成比xが大きいほど、圧縮歪が大きくなり正孔の移動度が向上する。したがって、第2半導体デバイス220は、Ge組成比xを上げかつ圧縮歪を大きくすることで、より高速化を図ることができる。

【0100】
4.3. 第3半導体デバイス
図19は、本実施形態に係る第3半導体デバイス230を模式的に示す断面図である。第3半導体デバイス230は、正孔トンネル型のRTD(p-RTD(Resonant Tunneling Diode))である。第3半導体デバイス230は、シリコン基板10と、半導体層20と、Si層231と、Si層232と、例えばAlからなる電極層233と、例えばAlからなる電極層234と、を含む。第3半導体デバイス230は、4つのSiGe半導体層20a,20b,20c,20dを有している。

【0101】
シリコン基板10は、p型の(100)Si基板10aと、Si基板10a上に設けられたp型のSi層10bと、を有している。Si基板10aは、単結晶基板であってもよい。シリコン基板10は、絶縁体にシリコン単結晶薄膜が形成されたSOI(Silicon on Insulator)基板やSOQ(Silicon on Quartz)基板であってもよい。Si層10bの厚さは、例えば、10nm以上100nm以下である。Si基板10a上には、電極層233が設けられている。電極層233は、第3半導体デバイス230の一方の電極である。

【0102】
半導体層20aは、シリコン基板10上に設けられている。SiGe半導体層20a,20b,20c,20dは、この順で積層され、半導体層20a,20b,20c,20dの間にSi層231が設けられている。半導体層20a,20b,20c,20dは、i型SiGeである。半導体層20a,20dの厚さは、例えば、10nm以上100nm以下である。半導体層20b,20cの厚さは、例えば、1nm以上6nm以下である。Si層231は、i型である。Si層231の厚さは、例えば、1nm以上3nm以下である。半導体層20b,20cは、量子井戸層であり、Si層231は、障壁層である。

【0103】
Si層232は、半導体層20d上に設けられている。Si層232は、p型である。Si層232は、例えば、10nm以上100nm以下である。Si層232上には、例えばAlからなる電極層234が設けられている。電極層234は、第3半導体デバイス230の他方の電極である。

【0104】
第3半導体デバイス230は、半導体層20を含む。半導体層20は、上述のように、膜厚に対して十分にGe組成比xを大きくしても、高い圧縮歪を有することができる。ここで、正孔トンネル型のRTDでは、Ge組成比xが大きく圧縮歪が高いほど、深い井戸型ポテンシャルを形成しやすく大きな共鳴電流が得られ、動作速度が向上する。したがって、第3半導体デバイス230は、Ge組成比xを上げかつ圧縮歪を大きくすることで、より高速化を図ることができる。

【0105】
4.4. 第4半導体デバイス
図20は、本実施形態に係る第4半導体デバイス240を模式的に示す断面図である。第4半導体デバイス240は、npn型のヘテロバイポーラトランジスタ(HBT)である。第4半導体デバイス240は、図20に示すように、シリコン基板10と、半導体層20と、Si層241と、コレクタ電極242と、ベース電極243と、エミッタ電極244と、を含む。

【0106】
シリコン基板10は、n型の(100)Si基板である。シリコン基板10は、コレクタ領域である。シリコン基板10の上にn型Si層を設けてもよい。シリコン基板10上には、コレクタ電極242が設けられている。シリコン基板10は、単結晶基板であってもよい。シリコン基板10は、絶縁体にn型のシリコン単結晶薄膜が形成されたSOI(Silicon on Insulator)基板やSOQ(Silicon on Quartz)基板であってもよい。あるいは、SOI基板やSOQ基板上にn型Si層を設けてもよい。

【0107】
半導体層20は、シリコン基板10上に設けられている。半導体層20は、ベース領域である。半導体層20のGe組成比xは、基板面と垂直な方向に変化していてもよい。半導体層20は、p型である。半導体層20の厚さは、例えば、30nm以上200nm以下である。半導体層20上には、ベース電極243が設けられている。

【0108】
Si層241は、半導体層20上に設けられている。Si層241は、n型である。Si層241は、エミッタ領域である。Si層241の厚さは、例えば、20nm以上100nm以下である。Si層241上には、エミッタ電極244が設けられている。

【0109】
第4半導体デバイス240は、半導体層20を含む。半導体層20は、上述のように、Ge組成比xを大きくしても、シリコン基板10もしくはシリコン基板上に設けられたn型シリコン層に対して格子整合またはほぼ格子整合できる。npn型のHBTでは、Ge組成比xが大きいほど、エミッタ領域とベース領域との界面の価電子帯に正孔に対してより大きなポテンシャル障壁が形成され、電流増幅率を向上させることができる。したがって、第4半導体デバイス240は、Ge組成比xを大きくしかつ圧縮歪を大きくすることで電流増幅率を向上させることができ、より高速化を図ることができる。

【0110】
なお、半導体積層膜100は、上記の半導体デバイスに限定されず、例えば、正孔キャリア型の歪SiGeチャネルを有するMOSFET(歪SiGeチャネルp-MOSFET)およびSiGeチャネル埋め込み型のMOSFET(埋め込みチャネルp-MOSFET)等に用いることができる。例えば、埋め込みチャネルp-MOSFETの場合、第2半導体デバイス220におけるSiキャップ層221をi型Siスペーサー層とSiO等の絶縁層を積層した2層に置き換えることで実現できる。この場合、i型Siスペーサー層を2層の内の下層側に配置する。

【0111】
上記のような本発明に係る半導体層の形成技術によれば、格子不整合率が小さくほぼ格子整合した、または格子整合したGe組成比の高いSiGe層を含む半導体積層膜を製造することが可能である。この本発明による半導体積層膜技術を用いた半導体デバイスは、ミリ波帯電子デバイス部品の高性能化と低コスト化への利用が期待されている。ミリ波無線通信やレーダ、さらには物体画像検出や非侵襲・非破壊検査など、今後高周波エレクトロニクス、計測センシング技術の基盤となる電子デバイス技術として、センサネットワーク、AI(Artificial Intelligence)、IoT(Internet of Things)等の関連産業技術領域での展開に大きく寄与すると期待される。本発明に係る半導体積層膜は、n型のチャネルに比べ、動作速度の性能が劣るp型のチャネルのトランジスタの性能向上に特に有効であり、コンプリメンタリ構成の高周波増幅器実現による顕著な低消費電力化も可能となる。

【0112】
本発明は、実施の形態で説明した構成と実質的に同一の構成(例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成)を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【符号の説明】
【0113】
2…界面領域、10…シリコン基板、10a…Si基板、10b…Si層、20,20a,20b,20c,20d…半導体層、100…半導体積層膜、210…第1半導体デバイス、211…Siスペーサー層、212…Siキャリア供給層、213…Siスペーサー層、214…Siキャップ層、215…ゲート電極、216…ソース電極、217…ドレイン電極、218…保護層、220…第2半導体デバイス、221…Siキャップ層、222…ゲート電極、223…ソース電極、224…ドレイン電極、230…第3半導体デバイス、231,232…Si層、233,234…電極層、240…第4半導体デバイス、241…Si層、242…コレクタ電極、243…ベース電極、244…エミッタ電極
図面
【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【図7】
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【図8】
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【図9】
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【図10】
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【図11】
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【図12】
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【図13】
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【図14】
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【図15】
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【図16】
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【図17】
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【図18】
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【図19】
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【図20】
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