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明細書 :ニューロン回路、システムおよびスイッチ回路

発行国 日本国特許庁(JP)
公報種別 特許公報(B2)
特許番号 特許第6765686号 (P6765686)
登録日 令和2年9月18日(2020.9.18)
発行日 令和2年10月7日(2020.10.7)
発明の名称または考案の名称 ニューロン回路、システムおよびスイッチ回路
国際特許分類 G11C  11/54        (2006.01)
G06N   3/063       (2006.01)
FI G11C 11/54
G06N 3/063
請求項の数または発明の数 14
全頁数 30
出願番号 特願2018-553650 (P2018-553650)
出願日 平成29年7月18日(2017.7.18)
新規性喪失の例外の表示 特許法第30条第2項適用 研究集会名 第64回応用物理学会春季学術講演会 主催者名 公益社団法人応用物理学会 開催日 平成29年3月15日
特許法第30条第2項適用 発行者名 公益社団法人 応用物理学会 刊行物名 2017年 第64回応用物理学会春季学術講演会 講演予稿集 発行年月日 平成29年3月1日
国際出願番号 PCT/JP2017/025932
国際公開番号 WO2018/100790
国際公開日 平成30年6月7日(2018.6.7)
優先権出願番号 2016233444
優先日 平成28年11月30日(2016.11.30)
優先権主張国 日本国(JP)
審査請求日 令和元年6月20日(2019.6.20)
特許権者または実用新案権者 【識別番号】503360115
【氏名又は名称】国立研究開発法人科学技術振興機構
発明者または考案者 【氏名】矢嶋 赳彬
【氏名】鳥海 明
個別代理人の代理人 【識別番号】100087480、【弁理士】、【氏名又は名称】片山 修平
審査官 【審査官】後藤 彰
参考文献・文献 特表2002-541613(JP,A)
特開平6-20074(JP,A)
特開平5-89268(JP,A)
調査した分野 G11C 11/54
G06N 3/063
特許請求の範囲 【請求項1】
時系列にスパイク信号が入力する入力端子と、
一端が前記入力端子に接続され、他端が中間ノードに接続され、単一のスパイク信号が入力しても高抵抗状態を維持し、第1期間内に複数のスパイク信号が入力すると抵抗値が前記高抵抗状態より低い低抵抗状態となる第1スイッチ素子と、
前記中間ノードに接続され、前記第1スイッチ素子が低抵抗状態となると前記入力端子を所定レベルとするフィードバック回路と、
前記入力端子と前記中間ノードとの間に前記第1スイッチ素子と直列に接続され、前記入力端子に1または複数のスパイク信号が入力しても低抵抗状態を維持し、前記入力端子が所定レベルとなると高抵抗状態となる第2スイッチ素子と、
を具備するニューロン回路。
【請求項2】
前記中間ノードと基準電位端子との間に接続された負荷を具備する請求項1記載のニューロン回路。
【請求項3】
前記所定レベルはハイレベルである請求項2記載のニューロン回路。
【請求項4】
前記第1スイッチ素子は、前記一端と前記他端との間に接続され、第2期間内に前記他端に対し前記一端に印加される電圧を平均化した内部状態量が第1閾値より低いときに高抵抗状態となり、前記内部状態量が第2閾値より高いときに低抵抗状態となる抵抗体を備える請求項1から3のいずれか一項記載のニューロン回路。
【請求項5】
前記抵抗体は、所定温度以上で金属相となり、前記所定温度以下で絶縁相となり、前記内部状態量は、前記第2期間内に前記他端に対し前記一端に印加される電圧のRMSである請求項4記載のニューロン回路。
【請求項6】
前記第1スイッチ素子は、前記一端と前記他端との間に接続され、内部状態量が第1閾値より低いときに高抵抗状態となり、前記内部状態量が第2閾値より高いときに低抵抗状態となる抵抗体を備え、
時刻Tにおける前記内部状態量S(T)は、前記一端と前記他端との間の電圧をV10、V10が前記内部状態量に与える影響をf(V10)、および前記内部状態量の緩和時間をτdecとしたとき
JP0006765686B2_000007t.gifである請求項1から3のいずれか一項記載のニューロン回路。
【請求項7】
前記抵抗体は、所定温度以上で金属相となり、前記所定温度以下で絶縁相となり、Aを定数としたときf(V10)=A×V10である請求項6記載のニューロン回路。
【請求項8】
前記抵抗体は酸化バナジウムである請求項4から7のいずれか一項記載のニューロン回路。
【請求項9】
前記入力端子と前記中間ノードとの間に前記第1スイッチ素子および前記第2スイッチ素子と直列に接続され、単一のスパイク信号が入力しても高抵抗状態を維持し、第3期間内に複数の前記スパイク信号が入力すると低抵抗状態となる第3スイッチ素子を具備する請求項1から7のいずれか一項記載のニューロン回路。
【請求項10】
前記第3スイッチ素子の高抵抗状態の抵抗値は前記第1スイッチ素子の高抵抗状態の抵抗値より高く、
前記第3スイッチ素子の低抵抗状態の抵抗値は前記第1スイッチ素子の高抵抗状態の抵抗値より低い請求項9記載のニューロン回路。
【請求項11】
請求項1から10のいずれか一項記載のニューロン回路と、
前記ニューロン回路を接続するシナプス回路と、
を具備するシステム。
【請求項12】
入力信号が入力する入力端子と、
出力端子と、
前記入力端子に接続された一端と、前記出力端子に接続された他端と、前記一端と前記他端との間に接続され、内部状態量が第1閾値より低いときに高抵抗状態となり、前記内部状態量が第2閾値より高いときに前記高抵抗状態より抵抗値の低い低抵抗状態となる抵抗体と、を備えるスイッチ素子と、
を具備し、
時刻Tにおける前記内部状態量S(T)は、前記一端と前記他端との間の電圧をV10、V10前記内部状態量に与える影響をf(V10)、および前記内部状態量の緩和時間をτdecとしたとき
JP0006765686B2_000008t.gifであり、
前記入力信号の変動周期は前記緩和時間より短いスイッチ回路。
【請求項13】
前記入力信号は複数のスパイク信号であり、前記複数のスパイク信号の間隔は前記緩和時間より短い請求項12記載のスイッチ回路。
【請求項14】
前記抵抗体は、所定温度以上で金属相となり、前記所定温度以下で絶縁相となり、Aを定数としたときf(V10)=A×V10である請求項12または13記載スイッチ回路。
発明の詳細な説明 【技術分野】
【0001】
本発明は、ニューロン回路、システムおよびスイッチ回路に関する。
【背景技術】
【0002】
電圧を印加しない状態では高抵抗状態であり、電圧を印加すると低抵抗状態となり、電圧を遮断すると自発的に高抵抗状態に戻るスイッチ素子が知られている(例えば、非特許文献1-6)。負性抵抗を有するスイッチ素子が知られている(例えば、非特許文献7-11)
【先行技術文献】
【0003】

【非特許文献1】IEEE ELECTRON DEVICE LETTERS , VOL. 33, No.2, pp236-238 (2012)
【非特許文献2】IEEE ELECTRON DEVICE LETTERS , VOL. 33, No.5, pp718-720 (2012)
【非特許文献3】Semicond. Sci. Technol. 29 pp104005-1 - 104005-11 (2014)
【非特許文献4】IEDM pp27.1.1-27.1.4 (2009)
【非特許文献5】IEDM pp2.8.1-2.8.4 (2012)
【非特許文献6】IEEE TRANSACTIONS ON ELECTRON DEVICES, Vol. 62, No. 11 pp3477-3481 (2015)
【非特許文献7】JOURNAL OF APPLIED PHYSICS Vol. 33, No. 9, pp2669-2682 (1962)
【非特許文献8】APPLIED PHYSICS LETTERS Vol. 89, pp.083514-1 - 083514-3 (2006)
【非特許文献9】Japanese Journal of Applied Physics Vol. 49, pp104002-1 - 104002-5 (2010)
【非特許文献10】Nature Materials Vol. 6, pp. 824-832 (2007)
【非特許文献11】Advanced Materials Vol. 21, pp2632-2663 (2009)
【発明の概要】
【発明が解決しようとする課題】
【0004】
これらのスイッチ素子は、主にクロスバーアレイメモリのアクセス素子に用いられている。しかしながら、他の電子回路に用いることはほとんど検討されていない。
【0005】
本発明は、上記課題に鑑みなされたものであり、スイッチ素子を用いた電子回路を提供することを目的とする。
【課題を解決するための手段】
【0006】
本発明は、時系列にスパイク信号が入力する入力端子と、一端が前記入力端子に接続され、他端が中間ノードに接続され、単一のスパイク信号が入力しても高抵抗状態を維持し、第1期間内に複数のスパイク信号が入力すると抵抗値が前記高抵抗状態より低い低抵抗状態となる第1スイッチ素子と、前記中間ノードに接続され、前記第1スイッチ素子が低抵抗状態となると前記入力端子を所定レベルとするフィードバック回路と、前記入力端子と前記中間ノードとの間に前記第1スイッチ素子と直列に接続され、前記入力端子に1または複数のスパイク信号が入力しても低抵抗状態を維持し、前記入力端子が所定レベルとなると高抵抗状態となる第2スイッチ素子と、を具備するニューロン回路である。
【0007】
上記構成において、前記中間ノードと基準電位端子との間に接続された負荷を具備する構成とすることができる。
【0008】
上記構成において、前記所定レベルはハイレベルである構成とすることができる。
【0009】
上記構成において、前記第1スイッチ素子は、前記一端と前記他端との間に接続され、第2期間内に前記他端に対し前記一端に印加される電圧を平均化した内部状態量が第1閾値より低いときに高抵抗状態となり、前記内部状態量が第2閾値より高いときに低抵抗状態となる抵抗体を備える構成とすることができる。
【0010】
上記構成において、前記抵抗体は、所定温度以上で金属相となり、前記所定温度以下で絶縁相となり、前記内部状態量は、前記第2期間内に前記他端に対し前記一端に印加される電圧のRMSである構成とすることができる。
【0011】
上記構成において、前記第1スイッチ素子は、前記一端と前記他端との間に接続され、内部状態量が第1閾値より低いときに高抵抗状態となり、前記内部状態量が第2閾値より高いときに低抵抗状態となる抵抗体を備え、
時刻Tにおける前記内部状態量S(T)は、前記一端と前記他端との間の電圧をV10、V10が前記内部状態量に与える影響をf(V10)、および前記内部状態量の緩和時間をτdecとしたとき
JP0006765686B2_000002t.gifである構成とすることができる。
【0012】
上記構成において、前記抵抗体は、所定温度以上で金属相となり、前記所定温度以下で絶縁相となり、Aを定数としたときf(V10)=A×V10である構成とすることができる。
【0013】
上記構成において、前記抵抗体は酸化バナジウムである構成とすることができる。
【0014】
上記構成において、前記入力端子と前記中間ノードとの間に前記第1スイッチ素子および前記第2スイッチ素子と直列に接続され、単一のスパイク信号が入力しても高抵抗状態を維持し、第3期間内に複数の前記スパイク信号が入力すると低抵抗状態となる第3スイッチ素子を具備する構成とすることができる。
【0015】
上記構成において、前記第3スイッチ素子の高抵抗状態の抵抗値は前記第1スイッチ素子の高抵抗状態の抵抗値より高く、前記第3スイッチ素子の低抵抗状態の抵抗値は前記第1スイッチ素子の高抵抗状態の抵抗値より低い構成とすることができる。
【0016】
本発明は、上記ニューロン回路と、前記ニューロン回路を接続するシナプス回路と、を具備するシステムである。
【0017】
本発明は、入力信号が入力する入力端子と、出力端子と、前記入力端子に接続された一端と、前記出力端子に接続された他端と、前記一端と前記他端との間に接続され、内部状態量が第1閾値より低いときに高抵抗状態となり、前記内部状態量が第2閾値より高いときに前記高抵抗状態より抵抗値の低い低抵抗状態となる抵抗体と、を備えるスイッチ素子と、を具備し、時刻Tにおける前記内部状態量S(T)は、前記一端と前記他端との間の電圧をV10、V10前記内部状態量に与える影響をf(V10)、および前記内部状態量の緩和時間をτdecとしたとき
JP0006765686B2_000003t.gifであり、前記入力信号の変動周期は前記緩和時間より短いスイッチ回路である。
【0018】
上記構成において、前記入力信号は複数のスパイク信号であり、前記複数のスパイク信号の間隔は前記緩和時間より短い構成とすることができる。
【0019】
上記構成において、前記抵抗体は、所定温度以上で金属相となり、前記所定温度以下で絶縁相となり、Aを定数としたときf(V10)=A×V10である構成とすることができる。
【発明の効果】
【0030】
本発明によれば、スイッチ素子を用いた電子回路を提供することができる。
【図面の簡単な説明】
【0031】
【図1】図1(a)は、実施例1に係るスイッチ素子の平面図、図1(b)は、図1(a)のA-A断面図である。
【図2】図2は、実施例1における直流信号の電圧電流特性を示す模式図である。
【図3】図3(a)は、実施例1における測定回路、図3(b)および図3(c)は、実施例1における交流信号の電圧電流特性を示す図である。
【図4】図4(a)および図4(b)は、実施例1における時間に対する入力電圧を示す図である。
【図5】図5(a)は、実施例1に係るスイッチ素子の別の電圧電流特性を示す図、図5(b)および図5(c)は、実施例1に係るスイッチ素子の別の構造を示す断面図である。
【図6】図6は、実施例2に係る交流リミッタ回路の回路図である。
【図7】図7は、実施例2に係る交流リミッタ回路の測定結果を示す図である。
【図8】図8は、ニューロンネットワークを示す模式図である。
【図9】図9は、ニューロンの動作を示すタイミングチャートである。
【図10】図10は、実施例3に係るニューロン回路の回路図である。
【図11】図11は、実施例3におけるニューロン回路のタイミングチャートである。
【図12】図12は、実施例4に係るスイッチ回路の回路図である。
【図13】図13は、実施例4におけるスイッチ素子10のタイミングチャートである。
【図14】図14は、実施例4におけるスイッチ回路のタイミングチャートである。
【図15】図15は、実施例5に係るニューロン回路の回路図である。
【図16】図16は、実施例5におけるニューロン回路のタイミングチャートである。
【図17】図17は、実施例6に係るニューロン回路の回路図である。
【図18】図18は、実施例6におけるニューロン回路のタイミングチャートである。
【図19】図19(a)および図19(b)は、それぞれ実施例5および6のニューロン回路の入力周波数に対する出力周波数を示す図である。
【図20】図20は、実験1で作製したニューロン回路の回路図である。
【図21】図21は、実験1におけるチャネルch1からch4の時間に対する電圧を示す図である
【図22】図22は、実験1において入力信号の周波数を変えたときの時間に対する電圧を示す図である。
【図23】図23は、実施例8に係るシステムの概観図である。
【図24】図24は、実施例8に係るシステムの動作を示すブロック図である。
【図25】図25(a)から図25(c)は、実施例8におけるシナプス回路を説明する図である。
【図26】図26は、実施例8におけるネットワークの接続構造を示す図である。
【図27】図27は、実施例8におけるクロスバーアレイ回路を示す図である。
【図28】図28は、実施例8における2次元のネットワークアークテクチャを示す図である。
【図29】図29は、実施例8における3次元のネットワークアークテクチャを示す図である。
【発明を実施するための形態】
【0032】
以下、図面を参照し実施例について説明する。
【実施例1】
【0033】
実施例1は、スイッチ素子の例である。図1(a)は、実施例1に係るスイッチ素子の平面図、図1(b)は、図1(a)のA-A断面図である。図1(a)および図1(b)に示すように、スイッチ素子10は、基板12、抵抗体14および電極16を有する。基板12上に抵抗体14からなる薄膜15が形成されている。抵抗体14の両端上に電極16が形成されている。抵抗体14は、活性部14aおよび引き出し部14bを有している。活性部14aの電流が流れる方向の長さをL、幅をWとする。引き出し部14bは活性部14aと電極16とを電気的に接続する。引き出し部14bは、活性部14aから電極16にいくに従い幅が徐々に広くなる。電極16間の電圧は主に活性部14aも集中する。このため、スイッチ素子10の抵抗の変化は主に活性部14aの抵抗の変化である。
【実施例1】
【0034】
基板12は、例えば酸化チタン(TiO)基板または酸化アルミニウム(Al)基板等の絶縁体基板である。基板12は、所望の特性を有する抵抗体14が形成できればよい。抵抗体14は、例えば酸化バナジウム(VO)薄膜である。電極16は、例えば金(Au)層、銅(Cu)層またはアルミニウム(Al)層等の金属である。
【実施例1】
【0035】
抵抗体14は、電極16間に高い電圧を印加する(例えば抵抗体14が高温となる)と低抵抗となり、低い電圧を印加する(抵抗体14が低温となる)と高抵抗となる材料であればよい。例えばVOは、低温では単斜晶系結晶構造の絶縁相となり、高温では正方晶系結晶構造の金属相となる。VOの相転移温度は、10℃から80℃である。酸素組成比、不純物の種類および濃度、成長条件および/または基板12の種類(例えば(001)面を主面とするTiO基板、(101)面を主面とするTiO基板、およびAl基板)によって異なる。
【実施例1】
【0036】
以下の例では、基板12として、TiO基板、抵抗体14としてVOをパルスレーザデポジション(Pulsed Laser Depositon)法を用い形成した。抵抗体14の膜厚を90nm、活性部14aの長さLおよび幅Wをそれぞれ10μmおよび40μmとした。電極16としてAuを用いた。
【実施例1】
【0037】
まず、スイッチ素子10に直流(DC:Direct Current)電圧を印加したときの電圧電流特性について説明する。図2は、実施例1における直流信号の電圧電流特性を示す模式図である。電極16間の電圧Vに対する電極16間を流れる電流Iを示す。図2に示すように、電圧Vが低いとき、スイッチ素子10の抵抗は高い。このとき、スイッチ素子10はオフ状態である。電圧Vを大きくすると、電圧V2において、ジュール熱により活性部14aの温度が上昇し、活性部14aのVOが絶縁相から金属相に相転移する。これにより、スイッチ素子10の抵抗が低くなる。このとき、スイッチ素子10はオン状態である。電圧Vを下げていくと、電圧V1において活性部14aの温度が下がり、活性部14aのVOが金属相から絶縁相に相転移する。これにより、スイッチ素子10はオフ状態となる。スイッチ素子10のオフ状態とは、電極16間(スイッチ素子10の一端と他端との間)が高抵抗状態であることであり、スイッチ素子10のオン状態とは、電極16間(スイッチ素子10の一端と他端との間)が低抵抗状態であることである。
【実施例1】
【0038】
次に、スイッチ素子10に交流電圧を印加したときの電圧電流特性について説明する。図3(a)は、実施例1における測定回路、図3(b)および図3(c)は、実施例1における交流信号の電圧電流特性を示す図である。図3(a)に示すように、端子T01とT02との間にスイッチ素子10と抵抗Rを直列に接続する。端子T01とT02とに交流電源18を接続する。交流電源18は、端子T01とT02との間にほぼ三角関数波の交流である入力電圧Vinを印加する。スイッチ素子10を流れる電流Iを測定する。
【実施例1】
【0039】
図3(b)に示すように、入力電圧Vinの周波数が1kHzのとき、図2と同様に、入力電圧Vinの絶対値がV2以上でスイッチ素子10はオン状態となり、入力電圧Vinの絶対値がV1以下でスイッチ素子10はオフ状態となる。図3(c)に示すように、交流電圧の周波数が100kHzのとき、入力電圧Vinによらずスイッチ素子10はオン状態である。
【実施例1】
【0040】
活性部14aの温度は、活性部14aで発生するジュール熱と基板12等からの放熱により決まる。放熱にかかる時間は、熱容量と熱抵抗等で定める時定数を有する。図3(b)のように低い周波数では、放熱の時定数より遅い時間で入力電圧Vinが変化する。このため、活性部14aの温度は、入力電圧Vinの変化に追従する。よって、スイッチ素子10の状態は入力電圧Vinに依存する。図3(c)のように高い周波数では、放熱の時定数より速い時間で入力電圧Vinが変化する。このため、活性部14aの温度は入力電圧Vinの変化に追従できない。よって、スイッチ素子10の状態は入力電圧VinのRMS(Root Mean Square)によって定まる。
【実施例1】
【0041】
入力電圧Vinとして三角関数波以外の波形の場合を考える。図4(a)および図4(b)は、実施例1における時間に対する入力電圧を示す図である。図4(a)に示すように、実線で示す入力電圧Vinは正の範囲で時間に対し任意に変動している。点線は、放熱の時定数に相当する所定期間内の入力電圧VinのRMSである。スイッチ素子10は、RMSが閾値Vth以上のときオン状態となり、RMSが閾値Vth以下のときオフ状態となる。このように、スイッチ素子10は、所定期間内の入力電圧VinのRMSによりオン状態とオフ状態を切り換える。
【実施例1】
【0042】
図4(b)に示すように、実線で示す入力電圧Vinは交流電圧であり、時間に対し振幅が変動している。交流信号の周期は放熱の時定数より小さい。振幅が小さいとき、入力電圧VinのRMSは閾値以下である。このため、活性部14aの発熱量は小さく活性部14aの温度は相転移温度より低いためスイッチ素子10はオフ状態となる。振幅が大きいとき、入力電圧VinのRMSは閾値以上である。このため、活性部14aの発熱量は大きく活性部14aの温度は相転移温度より高いためスイッチ素子10はオン状態となる。このように、スイッチ素子10は、入力電圧Vinの振幅によりオン状態とオフ状態を切り換える。
【実施例1】
【0043】
図5(a)は、実施例1に係るスイッチ素子の別の電圧電流特性を示す図、図5(b)および図5(c)は、実施例1に係るスイッチ素子の別の構造を示す断面図である。図5(a)に示すように、電圧Vが0Vのときスイッチ素子はオフ状態である。電圧Vが正の場合、電圧Vが電圧V3以上のときスイッチ素子はオン状態となり、電圧Vが電圧V3以下のときスイッチ素子はオフ状態となる。電圧Vが負の場合、電圧Vが電圧-V3以下のときスイッチ素子はオン状態となり、電圧Vが電圧-V3以上のときスイッチ素子はオフ状態となる。このように、電圧電流特性はヒステリシスのほとんどない特性でもよい。
【実施例1】
【0044】
図5(b)に示すように、スイッチ素子10は、電極16の間に抵抗体14が設けられている構造でもよい。図5(c)に示すように、抵抗体14の活性部14aの膜厚Taは引き出し部14bの膜厚Tbより小さくてもよい。その他の構成は図1(b)と同じである。
【実施例1】
【0045】
スイッチ素子10の抵抗体14は、例えば酸化亜鉛(ZnO)またはチタン酸ストロンチウム(SrTiO)でもよい。抵抗体14は、非特許文献1のように酸化バナジウム(VOx)または非特許文献2のように酸化ニオブ(NbOx)等の金属絶縁体材料でもよい。抵抗体14は、非特許文献3から6に用いられている銅化合物、カルコゲナイド、酸化タングステンまたはアモルファス酸化物でもよい。
【実施例1】
【0046】
実施例1によれば、図1(a)、図1(b)および図5(b)のように、抵抗体14が一端と他端に対応する一対の電極16の間に接続されている。図4(a)および図4(b)のように、抵抗体14は、所定期間(第1期間)内に入力電圧Vin(他端に対し一端に印加される電圧)のRMSが閾値Vth(第1閾値)より低いときに電極16間をオフ状態とし、RMSがVth(第2閾値)より高いときに電極16間をオン状態とする。これにより、実施例2および3で説明するように新しい機能を有する電子回路を提供できる。
【実施例1】
【0047】
第1閾値と第2閾値は同じでもよいし、第2閾値は第1閾値より大きくてもよい。また、図2のようにスイッチ素子10はヒステリシスを有してもよい。スイッチ素子10がヒステリシスを有することで、ノイズによるオフ状態とオン状態との切り換わりを抑制できる。
【実施例1】
【0048】
入力電圧Vinの変動周期は所定期間(第1期間)より短い。これにより、図4(a)および図4(b)のように、入力電圧VinのRMSによりオフ状態とオン状態とを切り換えることができる。入力電圧Vinの周期は所定期間の1/2以下が好ましく、1/10以下がより好ましい。
【実施例1】
【0049】
抵抗体14は、所定温度(例えば相転移温度)以上で金属相となり、所定温度以下で絶縁相となる。これにより、入力電圧VinのRMSが閾値Vthより低いときにオフ状態とし、RMSがVthより高いときにオン状態とすることができる。オフ状態とオン状態とが温度により切り替わる場合、抵抗体14は入力電圧VinのRMSが閾値Vthより低いか高いかによりオフ状態とオン状態を切り換える。イオン伝導体のようにオフ状態とオン状態とが温度以外の物理現象により切り替わる場合、抵抗体14は入力電圧Vinの平均値が閾値Vthより低いか高いかによりオフ状態とオン状態を切り換える。平均値としては例えばRMS、単純平均値または重み付けした平均値等がある。いずれの平均値を用いるかは、オフ状態とオン状態とが切り替わる物理現象により定まる。
【実施例1】
【0050】
図1(a)および図1(b)のように、基板12上に抵抗体14からなる薄膜15が形成されている。一対の電極16は、薄膜15に接続する。抵抗体14の薄膜15は、活性部14aと引き出し部14bとを有する。活性部14aの幅Wは引き出し部14bの幅より小さい、および/または、図5(c)のように、活性部14aの膜厚Taは引き出し部14bの膜厚Tbより小さい。これにより、活性部14aが効率的に発熱する。また、基板12により活性部14aから効率的に放熱できる。よって、放熱の時定数に対応する第1期間を抵抗体14の平面形状および基板12の種類または厚さにより任意に設定できる。図5(b)のような構造では、電極16と抵抗体14との界面に高電界が加わりダメージを受ける可能性がある。図1(a)、図1(b)および図5(c)のような構造では、活性部14aに主に電圧が印加されるため、電極16と抵抗体14との界面付近におけるダメージを抑制できる。
【実施例2】
【0051】
実施例2は、実施例1に係るスイッチ素子を交流リミッタ回路に用いる例である。図6は、実施例2に係る交流リミッタ回路の回路図である。図6に示すように、入力端子Tinと出力端子Toutとの間に線路22が設けられている。線路22内にインピーダンス素子24が直列に接続されている。線路22にスイッチ素子10がシャント接続されている。すなわち、スイッチ素子10の一端は線路22に接続され、他端は接地されている。入力端子Tinには入力電圧Vin(すなわち入力信号)が入力する。スイッチ素子10がオフ状態のとき、入力信号は矢印26aのように線路22を伝搬し出力端子Toutから出力される。スイッチ素子10がオン状態のとき、入力信号は矢印26bのようにスイッチ素子10を介しグランドされる。よって、入力信号は出力端子Toutから出力されない。
【実施例2】
【0052】
入力電圧Vinを三角関数波とし、入力電圧Vinの振幅を変え、出力電圧Voutを測定した。インピーダンス素子24を抵抗値が107Ωの抵抗とし、入力電圧Vinの周波数を1MHzとした。
【実施例2】
【0053】
図7は、実施例2に係る交流リミッタ回路の測定結果である。横軸を入力電圧VinのRMSとし、縦軸を出力電圧VoutのRMSとした。図7に示すように、入力電圧VinのRMSが0Vのとき、スイッチ素子10はオフ状態である。スイッチ素子10がオフ状態の間は、入力電圧VinのRMSが0から大きくなると、出力電圧VoutのRMSは入力電圧VinのRMSに比例して大きくなる。このとき、入力信号は線路22を通過し出力端子Toutから出力される。入力電圧VinのRMSが閾値Vth2以上となると、スイッチ素子10がオン状態となる。これにより、入力信号がスイッチ素子10を介しグランドに流れる。よって、入力信号は出力端子Toutから出力されず、出力電圧VoutのRMSは小さくなる。入力電圧VinのRMSを小さくすると、入力電圧VinのRMSが閾値Vth1以下で、スイッチ素子10がオフ状態となる。よって、出力電圧VoutのRMSは入力電圧Vinに比例して小さくなる。このとき、入力信号は線路22を通過し出力端子Toutから出力される。
【実施例2】
【0054】
このように、実施例2に係る交流リミッタ回路は、入力電圧VinのRMSが閾値Vth1より小さい(すなわち入力信号の振幅が小さい)と入力信号を出力端子Toutに出力する。入力電圧VinのRMSが閾値Vth2より大きいと(すなわち入力信号の振幅が大きい)と入力信号を出力端子Toutに出力しない。例えば出力端子Toutを内部回路に接続すると、大電力の信号が内部回路に入力されることを抑制できる。
【実施例2】
【0055】
交流リミッタ回路は、バリスタまたはツェナーダイオードを用いることで実現することができる。しかし、バリスタおよびツェナーダイオードは、オン状態およびオフ状態を瞬時の電圧により切り換える。このため、入力電圧Vinの波形が歪んで出力電圧Voutとなる。よって、高調波が発生する。このように、線形性が劣化する。
【実施例2】
【0056】
一方、実施例2では、実施例1のスイッチ素子10を用いることにより、入力電圧VinのRMSによりオン状態およびオフ状態を切り換える。このため、入力電圧Vinの波形は歪まない。よって、出力電圧Voutの線形性を向上できる。また、酸化バナジウムを用いたスイッチ素子10の遮断周波数は26.5THzである。よって、高周波数信号のリミッタ回路として用いることができる。また、酸化バナジウムを用いたスイッチ素子10の閾値Vthは、活性部14aを小さくすることで低くできる。例えばスイッチ素子10の閾値Vthを0.3Vと、バリスタおよびツェナーダイオードに比べ1桁小さくできる。
【実施例2】
【0057】
実施例2によれば、図6のように、リミット回路は、交流信号を伝送する線路22と、線路22にシャント接続された実施例1のスイッチ素子10を有する。これにより、出力電圧の線形性を向上できる。また、閾値Vth2がVth1より大きい。これにより、オン状態とオフ状態とがノイズにより切り替わることを抑制できる。
【実施例2】
【0058】
入力電圧Vinの周期(すなわち交流信号の周期)は、スイッチ素子10の放熱の時定数に相当する所定期間より短い。これにより、交流リミット回路は、交流信号の振幅が大きいとき交流信号をリミットできる。交流信号の周期は所定期間の1/2以下が好ましく、1/10以下がより好ましい。
【実施例3】
【0059】
実施例3は、実施例1に係るスイッチ素子をニューロン回路に用いる例である。まず、ニューロン回路が用いられるニューロンネットワークについて説明する。図8は、ニューロンネットワークを示す模式図である。図8に示すように、ニューロンネットワークのうちニューロン40aおよび40bについて説明する。ニューロン40aには複数のシナプス42aからスパイク信号44aが入力する。ニューロン40aが発火(fire)するとスパイク信号44bが複数のシナプス42bに出力される。複数のシナプス42bの一つがニューロン40bに入力する。このように、複数のニューロン40aおよび40bと複数のシナプス42aおよび42bとがニューロンネットワークを形成している。
【実施例3】
【0060】
図9は、ニューロンの動作を示すタイミングチャートである。時間に対するニューロン40aへのシナプス42aからの入力、ニューロン40aからシナプス42bへの出力およびニューロン40aの状態(例えば電位)を示している。図9に示すように、リーキ インテグレート(Leaky Integrate)期間T1において、ニューロン40aに1また複数のシナプス42aからスパイク信号44aが入力する。スパイク信号44aが入力するたびにニューロン40aの状態が高くなる。ニューロン40aの状態は矢印45のようにある時定数で元の状態V0に戻る。スパイク信号44aが連続して入力すると、ニューロン40aの状態は、高くなっていく。ニューロン40aの状態が閾値Vthに達すると、ニューロン40aは発火し、スパイク信号44bをシナプス42bに出力する。ニューロン40aは元の状態V0に戻る。その後、スパイク信号44aが入力しても応答しない不応答期間(Refractory Period)期間T2を経て再びリーキ インテグレート期間となる。
【実施例3】
【0061】
次に、ニューロン40aとして動作するニューロン回路について説明する。図10は、実施例3に係るニューロン回路の回路図である。入力端子Tinは、ノードN1に接続されている。ノードN1とグランド(基準電位)との間にスイッチ素子36、実施例1のスイッチ素子10および負荷抵抗31が直列に接続されている。スイッチ素子10と負荷抵抗31との間のノードN2はインバータ回路32aおよび32bを介し出力端子Toutに接続されている。インバータ回路32aおよび32bは、PFET(Field Effect Transistor)33aおよびNFET33bを有する。インバータ回路32aと32bとの間のノードN3はPFET34のゲートに接続されている。FET34のソースは電圧Vddの電源に接続され、ドレインはノードN1に接続されている。フィードバック回路35は、インバータ回路32aとFET34とを含む。スイッチ素子36は、両端に印加される電圧が低いときはオンし、高いときはオフする。
【実施例3】
【0062】
図11は、実施例3におけるニューロン回路のタイミングチャートである。入力端子Tinに入力される入力電圧Vin、ノードN1の電圧、スイッチ素子10に印加される電圧のRMS、スイッチ素子10の状態、スイッチ素子36の状態、ノードN2の電圧、ノードN3の電圧および出力電圧Voutの時間依存を示している。時刻t4からt7の間隔は、説明しやすいように図示しており、実際の時間の長さを反映していない。
【実施例3】
【0063】
図11に示すように、時刻t0において、入力電圧Vinは0であり、スパイク信号44aは入力されていない。ノードN1の電圧は0V(またはローレベルに近い電圧)である。このため、スイッチ素子10および36の各々の両端にはほとんど電圧が印加されていない。よって、スイッチ素子10および36はそれぞれオフ状態およびオン状態である。また、ノードN2はローレベルとなるため、ノードN3および出力電圧Voutはそれぞれハイレベルおよびローレベルとなる。ノードN3がハイレベルのためPFET34はオフとなり、ノードN1に電圧Vddは印加されない。
【実施例3】
【0064】
時刻t1において、スパイク信号44aが入力する(図10の矢印38a)。ノードN1の電圧は0Vにスパイク信号44aが重畳する。スイッチ素子10に単一のスパイク信号44aが加わっても所定期間内のRMSは閾値Vth3を越えない。よって、スイッチ素子10はオフ状態である。スイッチ素子36は、スパイク信号44aが加わってもオン状態を維持する。スイッチ素子10がオフ状態のため、ノードN2およびN3の電圧および出力電圧Voutに変化はない。時刻t2およびt3にスパイク信号44aが入力すると、スイッチ素子10のRMSは上昇する(図10の矢印38b、リーキ インテグレート)が、閾値Vth3を越えないため、ノードN2およびN3の電圧および出力電圧Voutに変化はない。なお、スパイク信号44aの高さは電圧Vddと異なっていてもよい。
【実施例3】
【0065】
時刻t4において、スパイク信号44aが入力すると、スイッチ素子10の所定時間内のRMSが閾値Vth3を越える。同時にスイッチ素子10はオン状態となる。スイッチ素子10およびスイッチ素子36がともにオン状態のため、ノードN2の電圧は一瞬ハイレベルとなる。これにより、ノードN3の電圧が一瞬ローレベルとなる。ノードN3がローレベルのためFET34がオンする。これによりノードN1の電圧がVddとなる(矢印38c、発火)。スイッチ素子10に電圧Vddの分圧が印加されるため、スイッチ素子10はオン状態を維持する。よって、ノードN2はハイレベル、ノードN3はローレベル、出力電圧Voutはハイレベルを維持する。
【実施例3】
【0066】
このとき、スイッチ素子36に電圧Vddの分圧が加わる。これにより、直後の時刻t5にスイッチ素子36はオフ状態となる。スイッチ素子36がオフ状態となると、ノードN2の電圧はローレベルとなる。よって、ノードN3の電圧および出力電圧Voutはそれぞれハイレベルおよびローレベルに戻る。時刻t4とt5との間隔は短ければ、出力電圧Voutはスパイク信号44bを出力する。スパイク信号44bの高さはインバータ回路32bの電源電圧により任意に設定できる。
【実施例3】
【0067】
ノードN3がハイレベルとなるためFET34はオフする。ノードN1の電圧は0Vに戻る。時刻t5以降スイッチ素子10のRMSは低下し、RMSが閾値Vth4以下となる時刻t6においてスイッチ素子10はオフ状態となる(矢印38d、リセット)。時刻t7においてスイッチ素子36はオン状態に戻る。時刻t5とt7との間はスパイク信号44aが入力しても応答しない不応答期間となる。時刻t6とt7とは逆でもよい。スイッチ素子10にヒステリシスがない場合、閾値Vth3とVth4はほぼ同じとなる。スイッチ素子10にヒステリシスがある場合、閾値Vth4はVth3より小さくなる。
【実施例3】
【0068】
スイッチ素子36としては、印加される電圧が低いときにオン状態、印加される電圧が高いときにオフ状態となればよい。スイッチ素子36は、スイッチ素子10と同様に、スパイク信号44aの電圧変化に比べ長い所定期間内の両端間の電圧のRMSによりオン状態とオフ状態とを切り換えてもよい。この場合、所定期間が長いと、不応答期間が長くなる。スイッチ素子36は、スパイク信号44aの電圧変化に比べ短い時間でオン状態とオフ状態を切り換えてもよい。
【実施例3】
【0069】
スイッチ素子36は、例えばエザキダイオードまたはガンダイオードを用いてもよい。この場合、緩和時間はほぼ0のため、不応答期間はほとんどない。
【実施例3】
【0070】
スイッチ素子36は、非特許文献7のように金属酸化物、非特許文献8のように有機物、または非特許文献9のように半導体を用いたトラップ素子でもよい。スイッチ素子36は、非特許文献10のようにカルコゲナイド、非特許文献11のように金属酸化物を用いたユニポーラ抵抗スイッチ素子でもよい。ユニポーラ抵抗スイッチ素子の場合、時刻t6の後、入力電圧Vinにスパイク信号を入力することで、スイッチ素子36はオン状態に戻る。
【実施例3】
【0071】
実施例3によれば、図10および図11のように、入力端子Tinにスパイク信号44aが入力する。スイッチ素子10(第1スイッチ素子)は実施例1のスイッチ素子であり、一端がスイッチ素子36を介して入力端子Tinに接続され、他端はフィードバック回路35を介して出力端子Toutに接続されている。スイッチ素子10は、単一のスパイク信号44aが入力してもオフ状態を維持し、所定期間(第2期間)内に複数の前記スパイク信号44aが入力するとオン状態となる。出力端子Toutは、スイッチ素子10がオン状態となるとハイレベルを出力する。このように、実施例1のスイッチ素子10をニューロン回路のリーキ インテグレートおよび発火を行う素子として用いることができる。スイッチ素子10は、電圧が印加されないとオフ状態となるため、発火後のリセットも自動的に行われる。
【実施例3】
【0072】
フィードバック回路35は、スイッチ素子10の他端に接続されており、スイッチ素子10がオン状態となると入力端子Tin(ノードN1)をハイレベルとする。スイッチ素子36は、入力端子Tinとフィードバック回路35の入力との間にスイッチ素子10と直列に接続されている。スイッチ素子36は、入力端子Tinに1または複数のスパイク信号44aが入力してもオン状態を維持し、入力端子Tinがハイレベルとなるとオフ状態となる。出力端子Toutは、スイッチ素子10および36がいずれもオン状態のときハイレベルを出力し、スイッチ素子10および36の少なくとも一方がオフ状態のときローレベルを出力する。時刻t4においてノードN1がハイレベルとなることで、発火をより確実に行うことができる。スイッチ素子36により、オン状態となったスイッチ素子10をオフ状態とすることができる。
【実施例3】
【0073】
実施例2および3のように、実施例1のスイッチ素子10を様々な電子回路に用いることができる。
【実施例4】
【0074】
実施例4は、スイッチ回路の例である。図12は、実施例4に係るスイッチ回路の回路図である。図12に示すように、入力端子Tinとグランド(基準電位端子)との間にスイッチ素子10と負荷抵抗31が直列に接続されている。スイッチ素子10と負荷抵抗31との間のノードN2に出力端子Toutが接続されている。スイッチ素子10は、実施例1に係るスイッチ素子である。その他の構成は実施例3と同じであり、説明を省略する。
【実施例4】
【0075】
スイッチ素子10の内部状態量S10を一般化すると数式1で表される。
【数1】
JP0006765686B2_000004t.gif
ここで、S(T)は時刻Tにおける内部状態量S10、V10はスイッチ素子10の両端の電圧、f(V10)はV10が内部状態量S10に与える影響、τdecは内部状態量S10の緩和時間(平衡値との差が1/eとなる時間)を示す。
【実施例4】
【0076】
内部状態量S10は例えば所定期間内の電圧V10の平均値に対応する。スイッチ素子10の抵抗体14は、内部状態量S10が閾値Sthより大きくなるとオン状態(すなわち低抵抗状態)となり、内部状態量S10が閾値Sth´より小さくなるとオフ状態(すなわち高抵抗状態)となる。低抵抗状態および高抵抗状態の抵抗値はそれぞれRLおよびRHであり、RH>RLである。
【実施例4】
【0077】
スイッチ素子10のオンオフの機構が抵抗体14の温度相転移の場合、内部状態量S10は抵抗体14の局所温度に相当する。電圧V10が内部状態量S10に与える影響f(V10)はジュール熱に相当する。影響f(V10)は、Aを比例定数とすると、f(V10)=A×V10となる。例えば、Cを抵抗体14とその周辺部の比熱、R14を抵抗体14の抵抗値とすると、A=1/(C×R14)である。なお、抵抗値R14は、抵抗体14がオン状態のときはオン状態の抵抗値であり、抵抗体14がオフ状態のときはオフ状態の抵抗値である。加えて、exp(-T/τdec)を、時間Tが0からτdecまで1、時間Tがτdec以降を0のような関数で近似すれば、S(T)は、期間τdecにおけるV10のRMSとなる。
【実施例4】
【0078】
スイッチ素子10のオンオフの機構が電気化学的なフィラメントの形成による場合、内部状態量S10はイオン濃度に相当する。電圧V10が内部状態量S10に与える影響f(V10)はイオン生成量に相当する。例えば、i0を着目するイオン生成反応の交換電流密度、Vegを平衡電位、eを素電荷、kをボルツマン定数およびTを絶対温度とすると、f(V10)=i0×exp[e(V10-Veg)/2kT]となる。
【実施例4】
【0079】
スイッチ素子10のオンオフの機構が絶縁破壊による場合、内部状態量S10は欠陥濃度に相当する。電圧V10が内部状態量S10に与える影響f(V10)は電流に相当する。例えば、A0をリチャードソン定数およびVthをスイッチ素子10内部の障壁高さとすると、f(V10)=A0×T×exp[e(V10-Vth)/kT]となる。
【実施例4】
【0080】
図13は、実施例4におけるスイッチ素子10のタイミングチャートである。入力信号の入力電圧Vin、スイッチ素子10の内部状態量S10、およびスイッチ素子10の両端間の抵抗値R10の時間依存を示している。入力端子Tinにステップ状の電圧Vが印加される場合を想定している。
【実施例4】
【0081】
図13に示すように、入力電圧Vinは0V、内部状態量S10は0、および抵抗値R10は高抵抗RH(すなわちオフ状態)である。時刻t10において入力電圧VinがVとなる。時刻t10から内部状態量S10が上昇し、時刻t11において内部状態量S10が閾値Sth以上となると抵抗値R10が低抵抗(すなわちオン状態)となる。時刻t10からt11の期間はオンするための期間τon(V)である。
【実施例4】
【0082】
時刻t12において入力電圧Vinが0Vとなると、内部状態量S10が低下し始める。時刻t13において内部状態量S10が閾値Sth´以下となると抵抗値R10は高抵抗となる。時刻t12からt13の期間はオフするための期間τoff(V)である。
【実施例4】
【0083】
期間τon(V)およびτoff(V)を、内部状態量S10をS(V)、緩和時間τdecを用い表すと、それぞれ数式2および3となる。
【数2】
JP0006765686B2_000005t.gif
【数3】
JP0006765686B2_000006t.gif
【実施例4】
【0084】
図14は、実施例4におけるスイッチ回路のタイミングチャートである。入力信号の入力電圧Vin、スイッチ素子10の内部状態量S10、スイッチ素子10の抵抗値R10および出力信号の出力電圧Voutを示している。入力端子Tinに時系列に複数のスパイク信号44aが入力する。
【実施例4】
【0085】
図14に示すように、入力電圧Vinが0でありスイッチ素子10が高抵抗RHでは、ノードN1の電圧は0Vであり、出力電圧Voutはローレベル(0V)である。時刻t20、t22およびt24にスパイク信号44aが入力し、時刻t21,t23およびt26にスパイク信号が入力し終える。スパイク信号44aの幅はWである。スパイク信号44aの最小の間隔はLである。
【実施例4】
【0086】
時刻t20、t22およびt24において内部状態量S10が上昇を始め、時刻t21、t23およびt26において内部状態量S10が低下し始める。内部状態量S10の低下の速度は上昇の速度より遅い。時刻t22およびt24において内部状態量S10が0となる前にスパイク信号44aが入力すると、内部状態量S10は蓄積される。時刻t25において、内部状態量S10が閾値Sth以上となると、抵抗値R10が低抵抗RLとなる。ノードN2の電圧はほぼVとなる。よって、出力電圧Voutはハイレベルとなる。時刻t26において入力電圧Vinが0Vとなると出力電圧Voutは0Vとなる。
【実施例4】
【0087】
スイッチ素子10の抵抗変化により出力端子Toutのハイレベルおよびローレベルがスイッチするため、負荷抵抗31の抵抗値をR31とすると、RH>R31>RLであることが好ましい。
【実施例4】
【0088】
単一のスパイク信号44aによりスイッチ素子10がオン状態とならないように、スパイク信号44aの幅Wはτon(V)より短いことが好ましい。
【実施例4】
【0089】
次のスパイク信号44aが入力されたときに内部状態量S10が戻らずに、内部状態量S10が積算されるように、スパイク信号44aの間隔Lは緩和時間τdecより短いことが好ましい。
【実施例4】
【0090】
実施例4によれば、スイッチ素子10の一端が入力端子Tinに接続され、他端が出力端子Toutに接続されている。スイッチ素子10の抵抗体14は、数式1で表される内部状態量S10が閾値Sth´(第1閾値)より低いときに高抵抗状態となり、内部状態量S10が閾値Sth(第2閾値)より高いときに高抵抗状態より抵抗値の低い低抵抗状態となる。
【実施例4】
【0091】
これにより、入力電圧Vinが累積された内部状態量S10に基づき出力信号を切り替えるスイッチ回路を実現できる。入力電圧Vinは、図4(a)および図4(b)のようにスパイク信号44aでなくてもよい。内部状態量S10が蓄積されるように、入力電圧Vinの変動周期は内部状態量S10の緩和時間τdecより短いことが好ましい。
【実施例4】
【0092】
図14のように、入力端子Tinに入力電圧Vinとして時系列に複数のスパイク信号44aが入力する場合、複数のスパイク信号44aの間隔Lは緩和時間τdecより短いことが好ましい。これにより、内部状態量がスパイク信号44aを蓄積できる。
【実施例5】
【0093】
実施例5は、実施例4のスイッチ回路をニューロン回路に用いる例である。図15は、実施例5に係るニューロン回路の回路図である。図15に示すように、スイッチ素子10とスイッチ素子36の接続が実施例3の図10と逆である以外は図10と同じであり説明を省略する。
【実施例5】
【0094】
図16は、実施例5におけるニューロン回路のタイミングチャートである。入力電圧Vin、スイッチ素子10の内部状態量S10、両端の電圧V10および抵抗値R10、スイッチ素子36の両端間の電圧V36および抵抗値R36、並びに出力電圧Voutの時間依存を示している。
【実施例5】
【0095】
図16に示すように、時刻t30において、スイッチ素子10の抵抗値R10は高抵抗RHであり、スイッチ素子36の抵抗値は低抵抗rLである。入力電圧Vinとして複数のスパイク信号44aが入力する。スパイク信号44aの幅はWinであり、スパイク信号44aの間隔はLである。
【実施例5】
【0096】
時刻t30からt31の間では、スイッチ素子10が高抵抗RHかつスイッチ素子36が低抵抗rLである。このため、入力電圧Vinは、主にスイッチ素子10に加わり、スイッチ素子36にはほとんど加わらない。スイッチ素子10の内部状態量S10はスパイク信号44aが入力する度に増加する。
【実施例5】
【0097】
時刻t31において、内部状態量S10が閾値Sathより大きくなると、スイッチ素子10の抵抗値は低抵抗RLとなる。スイッチ素子10および36とも低抵抗のため、ノードN2がハイレベルとなり、ノードN3がローレベルとなる。FET34がオンし、ノードN1がハイレベルとなる。RLとrLが同程度とすると、ハイレベルはスイッチ素子10と36とで分圧される。よって、スイッチ素子36の電圧V36が大きくなる。時刻t32aにおいて入力信号Vinが0Vとなってもスイッチ素子36は低抵抗rLである。時刻t32bにおいてスイッチ素子36は高抵抗rHとなる。ノードN2はローレベルとなる。時刻t31とt32bの間に、出力電圧Voutとして幅がWoutのスパイク信号44bが出力される。
【実施例5】
【0098】
時刻t32bにおいて、スイッチ素子10が低抵抗RLかつスイッチ素子36が高抵抗rHとなる。このため、入力電圧Vinの電圧は主にスイッチ素子36に加わり、スイッチ素子10にはほとんど加わらない。よって、スパイク信号44aが入力してもスイッチ素子10の内部状態量S10は低下し続ける。
【実施例5】
【0099】
時刻t33において、スイッチ素子10の内部状態量S10が閾値Sath´より小さくなると、スイッチ素子10の抵抗値は高抵抗RHとなる。時刻t34においてスイッチ素子36の抵抗値は低抵抗rLとなる。時刻t34以降は時刻t30以降と同様である。
【実施例5】
【0100】
時刻t31とt33との間の期間TRLにおいてスイッチ素子10が低抵抗状態となる。期間TRLにスイッチ素子10にスパイク信号44aの電圧Vが加わらないとすると、期間TRLは、τdec×log(Sath/Sath´)である。
【実施例5】
【0101】
時刻t32bとt34との間の期間TrHにおいてスイッチ素子36が高抵抗状態となる。スイッチ素子36は、スイッチ素子10と同様に内部状態量S36を取りうる。スイッチ素子36の内部状態量S36の緩和時間はtdecである。スイッチ素子36の内部状態量S36がSbthより大きくなるとスイッチ素子36は高抵抗rHとなり、スイッチ素子36の内部状態量がSbth´より小さくなるとスイッチ素子36は低抵抗rLとなる。スイッチ素子36は、最後にスパイク信号44aの電圧Vが加わってからtdec×log(Sbth/Sbth´)後に低抵抗rLとなる。
【実施例5】
【0102】
スイッチ素子10および36の抵抗変化により出力端子Toutのハイレベルおよびローレベルがスイッチするため、負荷抵抗31の抵抗値をR31とすると、RH、rH>R31>RL、rLであることが好ましい。
【実施例5】
【0103】
実施例4と同様に、スパイク信号44aの幅Winはτon(V)より短いことが好ましい。また、スパイク信号44aの間隔Lは緩和時間τdecより短いことが好ましい。
【実施例5】
【0104】
入力電圧Vinのスパイク信号44aの幅Winと出力電圧Voutのスパイク信号44bの幅Woutをほぼ同じとするため、Woutは実質的にton(V)であることが好ましい。ton(V)は、スイッチ素子36に電圧Vの電圧が加わったときにスイッチ素子36が高抵抗となるまでの時間である。
【実施例5】
【0105】
スイッチ素子10が高抵抗RHとなる前にスイッチ素子36が低抵抗rLとなると、スイッチ素子10の内部状態量S10がスパイク信号44aに反応してしまう。よって、スイッチ素子36が低抵抗rLとなる前にスイッチ素子10が高抵抗RHとなることが好ましい。このため、スイッチ素子36が高抵抗状態である期間TrHはスイッチ素子10が低抵抗状態である期間TRLより長いことが好ましい。
【実施例5】
【0106】
期間TrHの間に一度もスパイク信号44aが入力しなくとも、期間TrHが期間TRLより長くなるためには、τdec×log(Sath/Sath´)<tdec×log(Sbth/Sbth´)であることが好ましい。
【実施例5】
【0107】
期間TRLの間に複数のスパイク信号44aが入力する場合、スイッチ素子36が期間TRLにリセットされないように、スパイク信号44aの間隔L<tdec×log(Sbth/Sbth´)が好ましい。
【実施例5】
【0108】
実施例3および実施例5によれば、スイッチ素子10(第1スイッチ素子)は、一端が入力端子Tinに接続され、他端がノードN2(中間ノード)に接続されている。スイッチ素子10は、単一のスパイク信号44aが入力しても高抵抗状態を維持し、第1期間内に複数のスパイク信号44aが入力すると低抵抗状態となる。
【実施例5】
【0109】
フィードバック回路35は、ノードN2に接続され、スイッチ素子10が低抵抗状態となると入力端子Tinをハイレベル(所定レベル)とする。スイッチ素子36(第2スイッチ素子)は初期状態として低抵抗状態にあり、スイッチ素子10が低抵抗状態のときに、入力端子Tinが所定レベル(ハイレベル)となると、スパイク信号44bの幅Woutに相当する時間後に高抵抗状態となる。
【実施例5】
【0110】
これにより、スイッチ素子36により、低抵抗状態となったスイッチ素子10を高抵抗状態とすることができる。
【実施例5】
【0111】
負荷抵抗31がノードN2と基準電位端子との間に接続されていることが好ましい。これにより、中間ノードN2をハイレベルまたはローレベルとすることができる。
【実施例5】
【0112】
フィードバック回路35は、時刻t33において入力端子Tinをハイレベル以外の所定レベルとしてもよいが、ハイレベルとすることが好ましい。これにより、発火を確実に行うことができる。
【実施例5】
【0113】
実施例1と同様に、スイッチ素子10の抵抗体14は、他端に対し一端に印加される電圧を平均化した内部状態量S10が閾値Sath´より低いときに高抵抗状態となり、内部状態量S10が閾値Sathより高いときに低抵抗状態となることが好ましい。また、実施例4と同様に、スイッチ素子10の内部状態量S10は数式1で表されることが好ましい。これにより、スイッチ素子10は、単一のスパイク信号44aが入力しても高抵抗状態を維持し、第1期間内に複数のスパイク信号44aが入力すると低抵抗状態となる。
【実施例5】
【0114】
スイッチ素子10の抵抗体14が所定温度以上で金属相となり、前記所定温度以下で絶縁相となる場合、内部状態量S10は、所定期間(第2期間)内に他端に対し一端に印加される電圧のRMSである。または、数式1では、Aを定数としたときf(Vin)=A×Vinである。
【実施例6】
【0115】
図17は、実施例6に係るニューロン回路の回路図である。図17に示すように、ノードN1とN2との間にスイッチ素子10および36と直列にスイッチ素子50が接続されている。スイッチ素子50はスイッチ素子10と同様のスイッチ素子であるが、内部状態量の緩和時間、内部状態量の閾値、低抵抗値および高抵抗値がスイッチ素子10と異なる。その他の構成は実施例5と同じであり説明を省略する。
【実施例6】
【0116】
図18は、実施例6におけるニューロン回路のタイミングチャートである。入力電圧Vin、スイッチ素子50の両端間の電圧V50および抵抗値R50、スイッチ素子10の両端の電圧V10、抵抗値R10および内部状態量S10、スイッチ素子36の両端間の電圧V36および抵抗値R36、並びに出力電圧Voutの時間依存を示している。
【実施例6】
【0117】
図18に示すように、時刻t40において、スイッチ素子50の抵抗値R50は高抵抗RH´であり、スイッチ素子10の抵抗値R10は高抵抗RHであり、スイッチ素子36の抵抗値は低抵抗rLである。入力電圧Vinとして複数のスパイク信号44aが入力する。
【実施例6】
【0118】
スイッチ素子10と50には、スパイク信号44aの電圧VがRHとRH´で分圧されて電圧が加わる。RH´>RHとすると、スパイク信号44aの電圧は主にスイッチ素子50に加わり、スイッチ素子10にはほとんど加わらない。このため、スイッチ素子50の内部状態量は増加するがスイッチ素子10の内部状態量S10はほとんど増加しない。
【実施例6】
【0119】
時刻t41においてスイッチ素子50の内部状態量が閾値より大きくなると、スイッチ素子50の抵抗値は低抵抗RL´となる。スイッチ素子10と50には、スパイク信号44aの電圧VがRHとRL´で分圧されて電圧が加わる。RL´<RHとすると、スパイク信号44aの電圧は主にスイッチ素子10に加わり、スイッチ素子50にはほとんど加わらない。このため、スイッチ素子10の内部状態量S10は増加するがスイッチ素子50の内部状態量はほとんど増加しない。
【実施例6】
【0120】
時刻t31において、スイッチ素子10の内部状態量S10が閾値Sathより大きくなると、スイッチ素子10が低抵抗RLとなる。スイッチ素子50は、時刻t31以降も低抵抗RL´に留まることが好ましい。以降の動作は、実施例5と同じであり説明を省略する。
【実施例6】
【0121】
スイッチ素子10、36および50の抵抗変化により出力端子Toutのハイレベルおよびローレベルがスイッチするため、負荷抵抗31の抵抗値をR31とすると、RH、rH、RH´>R31>RL、rL、RL´であることが好ましい。
【実施例6】
【0122】
実施例4と同様に、スパイク信号44aの幅Winはτon(RH/(RH+RH´)V)およびτon´(RH´/(RH+RH´)V)より短いことが好ましい。τon(RH/(RH+RH´)V)は、スイッチ素子10にスパイク信号44aの電圧Vの分圧RH/(RH+RH´)Vが加わったときスイッチ素子10が低抵抗RLとなるまでの期間である。τon´(RH´/(RH+RH´)V)は、スイッチ素子50にスパイク信号44aの電圧V0の分圧RH´/(RH+RH´)Vが加わったときスイッチ素子50が低抵抗RL´となるまでの期間である。
【実施例6】
【0123】
スパイク信号44aの間隔Lは緩和時間τdecおよびτdec´より短いことが好ましい。τdec´はスイッチ素子50の内部状態量の緩和時間である。
【実施例6】
【0124】
図19(a)および図19(b)は、それぞれ実施例5および6のニューロン回路の入力周波数に対する出力周波数を示す図である。入力周波数finはスパイク信号44aが入力する周波数である。出力周波数foutは出力信号のスパイク信号44bが出力される周波数である。
【実施例6】
【0125】
図19(a)に示すように、実施例5ではfinが低い(すなわちスパイク信号44aの間隔Lが長い)と、スパイク信号44bは出力されない。finがスイッチ素子10の1/τoff程度となると、スパイク信号44bが出力され始める。finが大きくなるとfoutが大きくなる。すなわち、スパイク信号44aの間隔Lが短くなると、スパイク信号44bの間隔が短くなる。
【実施例6】
【0126】
図19(b)に示すように、実施例6ではfinがスイッチ素子10の1/τoff程度となってもスパイク信号44bは出力されない。finがスイッチ素子50の1/τoff´程度となると、スパイク信号44bが出力される。foutは1/τoff´で不連続に立ち上がる。
【実施例6】
【0127】
図19(a)の実施例5のように、foutが連続的に立ち上がるニューロン回路をタイプ1、図19(b)の実施例6のように、foutが不連続に立ち上がるニューロン回路をタイプ2という。神経回路には、タイプ1とタイプ2のニューロン回路が用いられる。
【実施例6】
【0128】
実施例6によれば、スイッチ素子50は、入力端子TinとノードN2との間にスイッチ素子10および36と直列に接続されている。スイッチ素子10、36および50の接続順は任意である。スイッチ素子50は、単一のスパイク信号44aが入力しても高抵抗状態を維持し、第3期間内に複数のスパイク信号44aが入力すると低抵抗状態となる。これにより、タイプ2のニューロン回路を実現できる。
【実施例6】
【0129】
スイッチ素子50の高抵抗状態の抵抗値RH´はスイッチ素子10の高抵抗状態の抵抗値RHより高く、スイッチ素子50の低抵抗状態の抵抗値RL´はスイッチ素子10の高抵抗状態の抵抗値RHより低いことが好ましい。これにより、図18のように、タイプ2のニューロン回路を実現できる。
【実施例6】
【0130】
スイッチ素子36の代わりに、スイッチ素子10に並列にキャパシタが接続されていてもよい。
【実施例6】
【0131】
スイッチ素子10および50は、実施例1で説明したように、抵抗体14として、酸化バナジウム以外に、酸化亜鉛またはチタン酸ストロンチウムを用いることができる。抵抗体14は、非特許文献1のような酸化バナジウムまたは非特許文献2のような酸化ニオブ等の金属絶縁体材料でもよい。抵抗体14は、非特許文献3から6に用いられている銅化合物、カルコゲナイド、酸化タングステンまたはアモルファス酸化物でもよい。
【実施例6】
【0132】
例えば、抵抗体14として酸化バナジウムVOを用いる場合の抵抗体14の好ましい寸法について説明する。抵抗体14をa×b×cの立方体とする。VOが相転移特性を維持するため、a、bおよびcは3nm以上が好ましい。小型化のためには、a、b、cのうち膜厚は1μm以下、他は1mm以下が好ましい。
【実施例6】
【0133】
VOの抵抗率が10Ω・cmとして、ニューロン回路に求められるスイッチ素子10の抵抗値が10Ωから1GΩとすると、電極間距離a、他の2辺をbおよびc(各cm)とすると、10<a/(b×c)<10が好ましい。
【実施例6】
【0134】
実施例3で説明したように、スイッチ素子36は、例えばエザキダイオードまたはガンダイオードを用いてもよい。スイッチ素子36は、非特許文献7のように金属酸化物、非特許文献8のように有機物、または非特許文献9のように半導体を用いたトラップ素子でもよい。スイッチ素子36は、非特許文献10のようにカルコゲナイド、非特許文献11のように金属酸化物を用いたユニポーラ抵抗スイッチ素子でもよい。なお、スイッチ素子36として非特許文献7から11のようなスイッチ素子を用いる場合には、初期状態を低抵抗状態(オン状態)としておくことが好ましい。
【実施例7】
【0135】
実施例7は、実施例2の交流リミッタ回路をより一般的にしたスイッチ回路の例である。図6のように、スイッチ素子10の一端は、入力端子Tinと出力端子Toutとの間の線路22に接続され、他端は基準電位端子に接続されている。スイッチ素子10の抵抗体14は、内部状態量S10が閾値Sth´より低いときに高抵抗状態となり、内部状態量S10が閾値Sthより高いときに低抵抗状態となる。内部状態量S10は数式1で表される。このとき、入力信号の変動周期は緩和時間τdecより短い。これにより、入力信号の振幅が大きいときにリミットするスイッチ回路として機能する。
【実施例7】
【0136】
実施例4から7では、スイッチ回路およびニューロン回路をキャパシタを用いず実現できる。よって、チップ面積を小さくできる。
【実施例7】
【0137】
[実験1]
実施例6のニューロン回路の動作を実証するため、ニューロン回路を作製した。スイッチ素子36を準備できなかったため、スイッチ素子36の代わりに、発火をリセットするリセット負帰還回路と、不応答期間を設けるリフラクトリ負帰還回路を設けた。
【実施例7】
【0138】
図20は、実験1で作製したニューロン回路の回路図である。図20に示すように、入力端子Tinにダイオード51を介し50Ωの抵抗52およびパルスジェネレータ53が接続されている。スイッチ素子10は抵抗体14として酸化バナジウムを用いた。リセット負帰還回路55はスイッチ素子36のうちリセット機能に対応する回路である。リフラクトリ負帰還回路60はスイッチ素子36のうちリフラクトリ機能に対応する回路である。
【実施例7】
【0139】
リセット負帰還回路55として、ノードN1とN2との間にスイッチ素子10と直列にNFET56が接続されている。ノードN3は1kΩの抵抗57および4.2nFのキャパシタ58を介し接地されている。抵抗57とキャパシタ58との間のノードN4はNFET56のゲートに接続されている。
【実施例7】
【0140】
リフラクトリ負帰還回路60として、入力端子Tinとグランドとの間にNFET61が接続されている。電源とグランドとの間にPFET62、1.4kΩの抵抗63およびNFET64が接続されている。ノードN3はPFET62のゲートとNFET64のゲートに接続されている。PFET62と抵抗63との間のノードN5とグランドとの間に220nFのキャパシタ66が接続されている。ノードN5はNFET61のゲートに接続されている。
【実施例7】
【0141】
図21は、実験1におけるチャネルch1からch4の時間に対する電圧を示す図である。チャネルch1からch4は、それぞれノードN1、出力端子Tout、ノードN4およびN5に対応する。チャネルch1は、スイッチ素子10の両端に印加される電圧に相当する。チャネルch2は出力信号に相当する。チャネルch3はリセット負帰還に相当する。チャネルch4はリフラクトリ負帰還に相当する。図21では、チャネルch1からch4の波形が互いに重ならないように、ch2、ch3およびch4の波形をチャネルch1の波形から電圧をオフセットして図示している。
【実施例7】
【0142】
電源電圧Vddを10Vとし、パルスジェネレータ53から周波数が40kHzのスパイク信号を出力した。時刻t50において発火し、時刻t51においてリセットされている。時刻t52までが不応答期間となる。
【実施例7】
【0143】
図22は、実験1において入力信号の周波数を変えたときの時間に対する電圧を示す図である。図22に示すように、入力信号のスパイク信号の周波数が20kHzではch2にスパイク信号が出力されていない。周波数が40kHzおよび60kHzでは、ch2にスパイク信号が出力されている。周波数が60kHzのch2のスパイク信号の周期は周波数が40kHzのときより大きい。このように、酸化バナジウムを用いたスイッチ素子10により、低い周波数(すなわち低頻度)の入力信号には無反応なニューロン回路を実現できる。
【実施例8】
【0144】
実施例8は、実施例3、5および6が用いられるシステムの例である。図23は、実施例8に係るシステムの概観図である。図23に示すように、システム70に複数のスパイク信号71が並列に入力する。スパイク信号71は、例えば視覚、聴覚および触覚等の情報である。システム70から複数のスパイク信号72が並列に出力する。スパイク信号72は、例えばアクチエータの駆動および各種制御パラメータの調整に用いられる。
【実施例8】
【0145】
システム70内では、ニューロン回路とシナプス回路とがネットワークを組んでいる。システム70は、ネットワーク内でスパイク信号をやり取りすることで動作する。ネットワーク内には、アトラクタ73が多数形成されている。システム70に外部からスパイク信号71が入力しなくても、複数のニューロン回路互いに励起し合うことで発火活動を維持している「動的な定常状態」のことをアトラクタ73という。「動的な」とは、定常状態にあるニューロン回路が静止しているのではなく、発火によって周期的、準周期的またはカオス的に運動していることを意味している。スパイク信号71が入力されることで、アトラクタ73の発生および/または切り替えが生じる。スパイク信号72はアトラクタ73により生成される。
【実施例8】
【0146】
図24は、実施例8に係るシステムの動作を示すブロック図である。図24に示すように、システム70にスパイク信号の入力パターン74が入力する。ネットワーク内で、入力パターン74と共通の時空間パターンを有するスパイク信号のアトラクタが形成される。入力パターン74によって引き起こされるスパイク信号のやりとりの中で、たまたまループ状のフィードバックを形成したものがアトラクタとして動的に安定化する。頻繁に入力される時空間パターンに対応するアトラクタは、シナプス回路の伝導度を更新してさらに安定化する。これが学習である。安定化したアトラクタは、ノイズまたは類似の入力パターン74により容易に誘起されるようになる。
【実施例8】
【0147】
アトラクタにより生成された出力パターン75は経路76のように、再度入力パターン74としてフィードバックされる。また、出力パターン75は経路77のようにアクチュエータを介して外部環境78に働きかける。外部環境78から経路79のように入力パターン74が取得される。
【実施例8】
【0148】
図25(a)から図25(c)は、実施例8におけるシナプス回路を説明する図である。図25(a)は、シナプス回路の接続を示す図である。図25(a)に示すように、ニューロン回路80aと80bとの間にシナプス回路81が接続されている。
【実施例8】
【0149】
図25(b)は、ニューロン回路80aからのスパイク信号44c、ニューロン回路80bからのスパイク信号44d、およびシナプス回路81の電気伝導度のタイミングチャートである。図25(b)に示すように、シナプス回路81を介したニューロン回路80aからニューロン回路80bのスパイク信号の伝達の期間はΔtである。シナプス回路81の電気伝導度は、スパイク信号の伝達により決定される。ニューロン回路80aが発火しシナプス回路81にスパイク信号44cが入力すると、シナプス回路81の電気伝導度は一時的に上昇する。その後、シナプス回路81の電気伝導度はある時定数で緩和する。シナプス回路81の電気伝導度の緩和途中にニューロン回路80bが発火すると、発火のタイミングにより、緩和後の電気伝導度がΔwが変化する。この現象はスパイクタイミング依存シナプス可塑性(STDP:Spike-Timing-Dependent Plasticity)と呼ばれている。STDPは、学習機能の根底にある機能である。
【実施例8】
【0150】
図25(c)は、シナプス回路81におけるSTDPの更新ルールを示す図である。図25(c)に示すように、期間Δtが0付近ではΔwの絶対値が大きく、期間Δtが0から離れるとΔwの絶対値が小さくなる。シナプス回路81は、このようなSTDP機能を有していることが好ましい。シナプス回路としては、例えばIEEE Transaction on Neural Networks Vol. 17, pp 211-221 (2006)、IEDM14-665 28.5.1-28.5.4 (2014)およびNature Materials Vol. 16, pp 101-110 (2017)に記載されているものを用いることができる。
【実施例8】
【0151】
図26は、実施例8におけるネットワークの接続構造を示す図である。図26では、複数のニューロン回路80のうち1つのニューロン回路80aに注目し、ニューロン回路80aに3次元空間において接続されるニューロン回路80を概念的に表した。図26に示すように、ニューロン回路80aに接続線85を介し複数のニューロン回路80が接続されている。接続線85には、シナプス回路81および単純配線が含まれる。1つのニューロン回路80aは、例えば100から10000程度のニューロン回路80と接続される。ニューロン回路80aは近くのニューロン回路80から遠くのニューロン回路80まで万遍なく接続されている。スパイク信号の伝達には接続距離に比例した遅延時間が発生する。ニューロン回路80の空間的な配置から空間的パターンが抽出でき、スパイク信号の遅延時間から時間的パターンを抽出できる。これにより、入力パターンの時空間パターンに対応したアトラクタが形成される。
【実施例8】
【0152】
図27は、実施例8におけるクロスバーアレイ回路を示す図である。図27に示すように、クロスバーアレイ回路86では、X方向に複数の配線84aが延伸し、Y方向に複数の配線84bが延伸している。配線84aおよび84bの端部には、ニューロン回路80および遅延素子82が設けられている。配線84aと配線84bとはZ方向に離間している。配線84aと配線84bの交点では、Z方向にシナプス回路81または単純配線83が延伸し、配線84aと84bとを接続している。ニューロン回路80が接続された配線84bにはシナプス回路81が接続されている。遅延素子82が接続された配線84bには単純配線83が接続されている。遅延素子82と単純配線83は、遠方のニューロン回路80を接続するためのものである。遅延素子82はニューロン回路80に対し例えば約9倍の割合で配置する。正のスパイク信号を出力するニューロン回路80に加え負のスパイク信号を出力するニューロン回路80を配置する。負のスパイク信号を出力するニューロン回路80の割合は全体のニューロン回路の例えば約20%である。
【実施例8】
【0153】
図28は、実施例8における2次元のネットワークアークテクチャを示す図である。図28に示すように、2次元のクロスバーアレイ回路86が設けられている。X方向およびY方向に配線84aおよび84bが延伸している。シナプス回路81および単純配線83の図示を省略している。配線84aおよび84bを介し2次元のアトラクタ73aが形成される。アトラクタ73aは図23のアトラクタ73のうち単純なアトラクタを示す。アトラクタ73aでは、ループ状に接続されたニューロン回路80が順番に後ろのニューロン回路80を発火させている状態である。
【実施例8】
【0154】
図29は、実施例8における3次元のネットワークアークテクチャを示す図である。図29に示すように、2次元のクロスバーアレイ回路86aから86cがZ方向に複数積層されている。クロスバーアレイ回路86aから86cをZ方向に接続する配線が設けられている。複数のクロスバーアレイ回路86aから86cを3次元のアトラクタ73aが形成される。
【実施例8】
【0155】
図28および図29のように、図27のクロスバーアレイ回路86を用い、2次元または3次元のアトラクタ73aを形成することができる。
【実施例8】
【0156】
実施例8に示すように、実施例3、5および6のニューロン回路80とシナプス回路81を用い神経回路に相当するシステムを形成することができる。
【実施例8】
【0157】
以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【0158】
10、36、50 スイッチ素子
12 基板
14 抵抗体
14a 活性部
14b 引き出し部
16 電極
22 線路
24 インピーダンス素子
31 負荷抵抗
35 フィードバック回路
40a、40b ニューロン
42a、42b シナプス
44a-44d スパイク信号
図面
【図1】
0
【図2】
1
【図3】
2
【図4】
3
【図5】
4
【図6】
5
【図7】
6
【図8】
7
【図9】
8
【図10】
9
【図11】
10
【図12】
11
【図13】
12
【図14】
13
【図15】
14
【図16】
15
【図17】
16
【図18】
17
【図19】
18
【図20】
19
【図21】
20
【図22】
21
【図23】
22
【図24】
23
【図25】
24
【図26】
25
【図27】
26
【図28】
27
【図29】
28