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明細書 :電源バウンス除去回路および増幅回路

発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2019-016844 (P2019-016844A)
公開日 平成31年1月31日(2019.1.31)
発明の名称または考案の名称 電源バウンス除去回路および増幅回路
国際特許分類 H03F   1/00        (2006.01)
FI H03F 1/00 Z
請求項の数または発明の数 8
出願形態 OL
全頁数 14
出願番号 特願2017-130833 (P2017-130833)
出願日 平成29年7月4日(2017.7.4)
新規性喪失の例外の表示 特許法第30条第2項適用申請有り [公開の事実] 1.開催日:2017年2月14日 2.集会名、開催場所:国立大学法人京都大学 大学院 情報学研究科 28年度通信情報システム専攻 修士論文発表会 国立大学法人京都大学 総合研究9号館北館1階N1(京都府京都市左京区吉田本町36番地1) 3.公開者:中尾 拓矢
発明者または考案者 【氏名】田仲 顕至
【氏名】中野 慎介
【氏名】野坂 秀之
【氏名】小野寺 秀俊
【氏名】土谷 亮
【氏名】中尾 拓矢
出願人 【識別番号】000004226
【氏名又は名称】日本電信電話株式会社
【識別番号】504132272
【氏名又は名称】国立大学法人京都大学
個別代理人の代理人 【識別番号】100098394、【弁理士】、【氏名又は名称】山川 茂樹
【識別番号】100153006、【弁理士】、【氏名又は名称】小池 勇三
【識別番号】100064621、【弁理士】、【氏名又は名称】山川 政樹
審査請求 未請求
テーマコード 5J500
Fターム 5J500AA01
5J500AC46
5J500AF08
5J500AH10
5J500AH25
5J500AH29
5J500AK01
5J500AK18
5J500AM17
5J500AT06
要約 【課題】従来よりも回路面積の小さい電源バウンス除去回路を提供する。
【解決手段】電源バウンス除去回路は、nMOSトランジスタM1と抵抗RDとからなるソース接地増幅回路に供給される電源電圧Vddを入力とし、電圧変換を行うレベルシフタ回路LS1と、レベルシフタ回路LS1の出力電圧を増幅する非反転増幅器A2と、非反転増幅器A2の出力電圧を反転させた電圧をソース接地増幅回路の出力端子に印加する増幅素子となるnMOSトランジスタMnとから構成される。
【選択図】 図3
特許請求の範囲 【請求項1】
増幅回路に供給される電源電圧を入力とし、電圧変換を行う1個乃至2個のレベルシフタ回路と、
前記1個のレベルシフタ回路の出力電圧または前記2個のレベルシフタ回路の出力電圧の差を増幅する増幅器と、
この増幅器の出力電圧を反転させた電圧を前記増幅回路の出力端子に印加する増幅素子とを備えることを特徴とする電源バウンス除去回路。
【請求項2】
請求項1記載の電源バウンス除去回路において、
前記増幅回路は、ソース接地増幅回路であり、
前記レベルシフタ回路は、前記ソース接地増幅回路に供給される正の電源電圧を入力とする1個のレベルシフタ回路であり、
前記増幅器は、前記1個のレベルシフタ回路の出力電圧を増幅する非反転増幅器であり、
前記増幅素子は、前記ソース接地増幅回路を構成するソース接地トランジスタと前記ソース接地増幅回路の出力端子との間に挿入されたカスコード接続トランジスタからなり、前記カスコード接続トランジスタのゲート端子が前記非反転増幅器の出力端子と接続されることを特徴とする電源バウンス除去回路。
【請求項3】
請求項1記載の電源バウンス除去回路において、
前記増幅回路は、インバータ回路であり、
前記レベルシフタ回路は、前記インバータ回路に供給される正の電源電圧を入力とする1個のレベルシフタ回路であり、
前記増幅器は、前記1個のレベルシフタ回路の出力電圧を増幅する非反転増幅器であり、
前記増幅素子は、前記インバータ回路を構成するn型トランジスタと前記インバータ回路の出力端子との間に挿入されたカスコード接続n型トランジスタと、前記インバータ回路を構成するp型トランジスタと前記インバータ回路の出力端子との間に挿入されたカスコード接続p型トランジスタとからなり、前記カスコード接続n型トランジスタのゲート端子および前記カスコード接続p型トランジスタのゲート端子が前記非反転増幅器の出力端子と接続されることを特徴とする電源バウンス除去回路。
【請求項4】
請求項1記載の電源バウンス除去回路において、
前記増幅回路は、正負電源で動作するソース接地増幅回路であり、
前記レベルシフタ回路は、前記ソース接地増幅回路に供給される正の電源電圧を入力とする第1のレベルシフタ回路と、前記ソース接地増幅回路に供給される負の電源電圧を入力とする第2のレベルシフタ回路の2個の回路からなり、
前記増幅器は、前記第1、第2のレベルシフタ回路の出力電圧の差を増幅する差動入力単相出力型の差動増幅器であり、
前記増幅素子は、前記ソース接地増幅回路を構成するソース接地トランジスタと前記ソース接地増幅回路の出力端子との間に挿入されたカスコード接続トランジスタからなり、前記カスコード接続トランジスタのゲート端子が前記差動増幅器の出力端子と接続されることを特徴とする電源バウンス除去回路。
【請求項5】
請求項4記載の電源バウンス除去回路において、
前記第1、第2のレベルシフタ回路の出力の動作点が同じであることを特徴とする電源バウンス除去回路。
【請求項6】
請求項1乃至5のいずれか1項に記載の電源バウンス除去回路において、
前記1個乃至2個のレベルシフタ回路のそれぞれの入力端子と出力端子間に接続された1個乃至2個のコンデンサをさらに備えることを特徴とする電源バウンス除去回路。
【請求項7】
請求項1乃至6のいずれか1項に記載の電源バウンス除去回路において、
前記1個乃至2個のレベルシフタ回路は、それぞれ一端が正の電源電圧に接続され、他端がレベルシフタ回路の出力端子に接続された第1の抵抗と、一端がレベルシフタ回路の出力端子に接続され、他端がグラウンドまたは負の電源電圧に接続された第2の抵抗とからなることを特徴とする電源バウンス除去回路。
【請求項8】
請求項1乃至7のいずれか1項に記載の電源バウンス除去回路を備えることを特徴とする増幅回路。
発明の詳細な説明 【技術分野】
【0001】
本発明は、増幅回路における、電源電圧のバウンスに由来する雑音を除去する回路構成に関する技術であり、特に回路面積の高効率利用が可能な技術に関するものである。
【背景技術】
【0002】
図11は一般的な電圧増幅回路の信号接続および電源接続を説明する回路図である。電圧増幅回路A100は、入力端子に入力電圧Vinが入力され、出力端子から出力電圧Voutを出力する。電圧増幅回路A100の正の電源端子は正電源Pに接続され、負の電源端子はグラウンドGに接続される。この電圧増幅回路A100に正の電源電圧Vddとグランド電位gndとを供給することで、増幅に必要な電荷が電圧増幅回路A100に輸送され、入力電圧Vinは出力電圧Voutに増幅される。そのため、電源電圧Vddを一定に保たなければ、安定した動作は保証されない。
【0003】
こういった増幅回路を他のアナログ回路やデジタル回路と組み合わせることにより、様々な機能を実現することができる。しかしながら、増幅回路を集積させた場合、他の回路が正電源の動作に影響を与える。この影響は電源電圧Vddにバウンス(電源電圧変動)を発生させ、増幅回路の動作を乱す。よって、電源電圧Vddのバウンスを除去する方法が必要である。
【0004】
従来、電源電圧Vddのバウンスを除去するために、図12のように電荷容量の大きなデカップリングコンデンサC100を正電源PとグラウンドGとの間に挿入している(非特許文献1参照)。デカップリングコンデンサC100の電荷容量Cは電極板面積Aと電極板間の距離d、誘電率εより式(1)のように定義される。式(1)から分かるように、デカップリングコンデンサC100で大きな電荷容量を実現するためには、大きな回路面積が必要である。
【0005】
【数1】
JP2019016844A_000003t.gif

【0006】
しかしながら、増幅回路を高密度に集積するためには、これまでのデカップリングコンデンサを用いる方法では、式(1)で説明した理由により省面積化が難しい。そのため、電源電圧Vddのバウンスを除去する省面積な機構が必要であった。
【先行技術文献】
【0007】

【非特許文献1】Behzad Razavi著,黒田 忠広 訳,“アナログCMOS集積回路の設計”,丸善出版,pp816-819,第11刷,2003
【発明の概要】
【発明が解決しようとする課題】
【0008】
本発明は、上記課題を解決するためになされたもので、従来よりも回路面積の小さい電源バウンス除去回路を提供することを目的とする。
【課題を解決するための手段】
【0009】
本発明の電源バウンス除去回路は、増幅回路に供給される電源電圧を入力とし、電圧変換を行う1個乃至2個のレベルシフタ回路と、前記1個のレベルシフタ回路の出力電圧または前記2個のレベルシフタ回路の出力電圧の差を増幅する増幅器と、この増幅器の出力電圧を反転させた電圧を前記増幅回路の出力端子に印加する増幅素子とを備えることを特徴とするものである。
また、本発明の電源バウンス除去回路の1構成例において、前記増幅回路は、ソース接地増幅回路であり、前記レベルシフタ回路は、前記ソース接地増幅回路に供給される正の電源電圧を入力とする1個のレベルシフタ回路であり、前記増幅器は、前記1個のレベルシフタ回路の出力電圧を増幅する非反転増幅器であり、前記増幅素子は、前記ソース接地増幅回路を構成するソース接地トランジスタと前記ソース接地増幅回路の出力端子との間に挿入されたカスコード接続トランジスタからなり、前記カスコード接続トランジスタのゲート端子が前記非反転増幅器の出力端子と接続されることを特徴とするものである。
【0010】
また、本発明の電源バウンス除去回路の1構成例において、前記増幅回路は、インバータ回路であり、前記レベルシフタ回路は、前記インバータ回路に供給される正の電源電圧を入力とする1個のレベルシフタ回路であり、前記増幅器は、前記1個のレベルシフタ回路の出力電圧を増幅する非反転増幅器であり、前記増幅素子は、前記インバータ回路を構成するn型トランジスタと前記インバータ回路の出力端子との間に挿入されたカスコード接続n型トランジスタと、前記インバータ回路を構成するp型トランジスタと前記インバータ回路の出力端子との間に挿入されたカスコード接続p型トランジスタとからなり、前記カスコード接続n型トランジスタのゲート端子および前記カスコード接続p型トランジスタのゲート端子が前記非反転増幅器の出力端子と接続されることを特徴とするものである。
また、本発明の電源バウンス除去回路の1構成例において、前記増幅回路は、正負電源で動作するソース接地増幅回路であり、前記レベルシフタ回路は、前記ソース接地増幅回路に供給される正の電源電圧を入力とする第1のレベルシフタ回路と、前記ソース接地増幅回路に供給される負の電源電圧を入力とする第2のレベルシフタ回路の2個の回路からなり、前記増幅器は、前記第1、第2のレベルシフタ回路の出力電圧の差を増幅する差動入力単相出力型の差動増幅器であり、前記増幅素子は、前記ソース接地増幅回路を構成するソース接地トランジスタと前記ソース接地増幅回路の出力端子との間に挿入されたカスコード接続トランジスタからなり、前記カスコード接続トランジスタのゲート端子が前記差動増幅器の出力端子と接続されることを特徴とするものである。
【0011】
また、本発明の電源バウンス除去回路の1構成例は、前記第1、第2のレベルシフタ回路の出力の動作点が同じであることを特徴とするものである。
また、本発明の電源バウンス除去回路の1構成例は、前記1個乃至2個のレベルシフタ回路のそれぞれの入力端子と出力端子間に接続された1個乃至2個のコンデンサをさらに備えることを特徴とするものである。
また、本発明の電源バウンス除去回路の1構成例において、前記1個乃至2個のレベルシフタ回路は、それぞれ一端が正の電源電圧に接続され、他端がレベルシフタ回路の出力端子に接続された第1の抵抗と、一端がレベルシフタ回路の出力端子に接続され、他端がグラウンドまたは負の電源電圧に接続された第2の抵抗とからなることを特徴とするものである。
また、本発明の増幅回路は、電源バウンス除去回路を備えることを特徴とするものである。
【発明の効果】
【0012】
本発明によれば、増幅回路に供給される電源電圧を入力とし、電圧変換を行う1個乃至2個のレベルシフタ回路と、1個のレベルシフタ回路の出力電圧または2個のレベルシフタ回路の出力電圧の差を増幅する増幅器と、増幅器の出力電圧を反転させた電圧を増幅回路の出力端子に印加する増幅素子とを設けることにより、従来よりも回路面積の小さい電源バウンス除去回路を実現することができる。
【図面の簡単な説明】
【0013】
【図1】図1は、本発明の原理を説明する増幅回路の回路図である。
【図2】図2は、従来のソース接地型増幅回路の構成を示す回路図である。
【図3】図3は、本発明の第1の実施例に係るソース接地型増幅回路の構成を示す回路図である。
【図4】図4は、従来のインバータ回路の構成を示す回路図である。
【図5】図5は、本発明の第2の実施例に係るインバータ回路の構成を示す回路図である。
【図6】図6は、本発明の第3の実施例に係るトランスインピーダンスアンプ回路の構成を示す回路図である。
【図7】図7は、本発明の第3の実施例の電源電圧のバウンスの除去効果を説明する図である。
【図8】図8は、正負電源で動作する従来のソース接地型増幅回路の構成を示す回路図である。
【図9】図9は、本発明の第4の実施例に係るソース接地型増幅回路の構成を示す回路図である。
【図10】図10は、本発明の第5の実施例に係るソース接地型増幅回路の構成を示す回路図である。
【図11】図11は、従来の一般的な電圧増幅回路の信号接続および電源接続を説明する回路図である。
【図12】図12は、デカップリングコンデンサを加えた従来の電圧増幅回路を示す回路図である。
【発明を実施するための形態】
【0014】
[発明の原理]
図1に本発明の概要を示す。本発明では、電源電圧Vddに生じるバウンスを除去するための増幅回路として、複数のトランジスタをカスコード接続したカスコード型増幅回路A1を採用する。本発明では、正の電源電圧Vddを入力とするレベルシフタ回路LS1と、レベルシフタ回路LS1の出力電圧を増幅した電圧を、カスコード型増幅回路A1のカスコード段の増幅素子となるトランジスタ(不図示)のゲート端子gに与える非反転増幅器A2とを設けている。

【0015】
図1に示した回路は、電源電圧Vddのバウンスが発生した場合に、このバウンスをレベルシフタ回路LS1によって非反転増幅器A2に適した動作電位に変換し、非反転増幅器A2によって適切な振幅に増幅する。このレベルシフト・増幅後の信号をカスコード型増幅回路A1のカスコード段のトランジスタのゲート端子gに入力すると、このトランジスタによって反転された信号が出力電圧Voutに重畳する。

【0016】
本発明では、出力電圧Voutに電源電圧Vddのバウンス由来の雑音が重畳した際に、雑音と同じ動作電位で、かつ同じ電圧振幅の反転信号を生成することで、雑音を相殺することができる。また、本発明は、電源電圧Vddのバウンスの影響を除去するためにデカップリングコンデンサを用いないため、式(1)のような制約がなくなり、省面積な電源バウンス除去回路を実現できる。

【0017】
[第1の実施例]
以下、本発明の実施例について図面を参照して説明する。本発明の第1の実施例は、増幅回路として、一般的なソース接地型増幅回路を用いるものである。ソース接地型増幅回路の構成を図2に示す。ソース接地型増幅回路は、ゲート端子がソース接地型増幅回路の入力端子に接続され、ドレイン端子がソース接地型増幅回路の出力端子に接続され、ソース端子がグラウンドに接続されたnMOSトランジスタM1と、一端が電源電圧Vddに接続され、他端がソース接地型増幅回路の出力端子に接続された抵抗RDとから構成される。

【0018】
このように、ソース接地型増幅回路は、nMOSトランジスタM1と抵抗RDのみから構成される最もシンプルな増幅回路の1つであり、広く活用される増幅回路の1つでもある。ソース接地型増幅回路において、図2に示す電源電圧VddのバウンスVBが発生した場合、このバウンスVBに由来する雑音は抵抗RDを通じて出力端子に伝搬し、出力電圧Voutに重畳する(図2の経路10)。

【0019】
本実施例では、電源電圧VddのバウンスVBに由来する雑音を除去するために、図3のような回路を提案する。本実施例のソース接地型増幅回路は、ゲート端子がソース接地型増幅回路の入力端子に接続され、ソース端子がグラウンドに接続されたnMOSトランジスタM1(ソース接地トランジスタ)と、ドレイン端子がソース接地型増幅回路の出力端子に接続され、ソース端子がnMOSトランジスタM1のドレイン端子に接続された増幅素子となるnMOSトランジスタMn(カスコード接続トランジスタ)と、一端が電源電圧Vddに接続され、他端がソース接地型増幅回路の出力端子に接続された抵抗RDと、正の電源電圧Vddを入力とし、電圧変換を行うレベルシフタ回路LS1と、レベルシフタ回路LS1の出力電圧を増幅してnMOSトランジスタMnのゲート端子に与える非反転増幅器A2とから構成される。

【0020】
本実施例では、nMOSトランジスタM1,Mnと抵抗RDとからなるソース接地型増幅回路が図1のカスコード型増幅回路A1に相当する。nMOSトランジスタMnとレベルシフタ回路LS1と非反転増幅器A2とは、電源バウンス除去回路を構成している。

【0021】
本実施例において、電源電圧Vddのバウンス除去は以下のような機序で行われる。電源電圧VddのバウンスVBは、上記で説明したとおり、抵抗RDを介した経路10を通じてソース接地型増幅回路の出力端子に伝搬し、出力電圧Voutに重畳する。また、バウンスVBは、図3の経路11を通り、レベルシフタ回路LS1によって動作点が調節されたバウンスVB’となり、さらに非反転増幅器A2によって振幅が調節される。このレベルシフト・増幅された電源電圧VddのバウンスVB’がnMOSトランジスタMnのゲート端子に入力されると、nMOSトランジスタMnによって反転されたバウンスVBnが出力され、出力電圧Voutに重畳する。

【0022】
したがって、レベルシフタ回路LS1の電圧シフト量および非反転増幅器A2の利得を適切に設定することにより、出力電圧Voutに重畳する、電源電圧VddのバウンスVBに由来する雑音は、これと逆位相のバウンスVBnによって相殺される。

【0023】
こうして、本実施例では、出力電圧Voutに重畳する、電源電圧Vddのバウンスに由来する雑音を除去することができる。本実施例では、デカップリングコンデンサを用いないため、従来よりも回路面積の小さい電源バウンス除去回路を実現することができる。

【0024】
[第2の実施例]
次に、本発明の第2の実施例について説明する。本発明の第2の実施例は、増幅回路として、インバータ回路を用いるものである。インバータ回路の構成を図4に示す。インバータ回路は、ゲート端子がインバータ回路の入力端子に接続され、ドレイン端子がインバータ回路の出力端子に接続され、ソース端子がグラウンドに接続されたnMOSトランジスタM2と、ゲート端子がインバータ回路の入力端子に接続され、ソース端子が電源電圧Vddに接続され、ドレイン端子がインバータ回路の出力端子に接続されたpMOSトランジスタM3とから構成される。インバータ回路は、負荷抵抗RDをpMOSトランジスタに置換することにより、高い負荷抵抗値を得ながら、専有面積が小さくなることが知られている。

【0025】
本実施例では、インバータ回路において電源電圧Vddのバウンスに由来する雑音を除去するために、図5のような回路を提案する。本実施例のインバータ回路(増幅回路)は、ゲート端子がインバータ回路の入力端子に接続され、ソース端子がグラウンドに接続されたnMOSトランジスタM2(n型トランジスタ)と、ゲート端子がインバータ回路の入力端子に接続され、ソース端子が電源電圧Vddに接続されたpMOSトランジスタM3(p型トランジスタ)と、ドレイン端子がインバータ回路の出力端子に接続され、ソース端子がnMOSトランジスタM2のドレイン端子に接続された増幅素子となるnMOSトランジスタMn(カスコード接続n型トランジスタ)と、ドレイン端子がインバータ回路の出力端子に接続され、ソース端子がpMOSトランジスタM3のドレイン端子に接続された増幅素子となるpMOSトランジスタMp(カスコード接続p型トランジスタ)と、正の電源電圧Vddを入力とし、電圧変換を行うレベルシフタ回路LS1と、レベルシフタ回路LS1の出力電圧を増幅してトランジスタMn,Mpのゲート端子に与える非反転増幅器A2とから構成される。

【0026】
本実施例では、トランジスタM2,M3,Mn,Mpからなる回路が図1のカスコード型増幅回路A1に相当する。トランジスタMn,Mpとレベルシフタ回路LS1と非反転増幅器A2とは、電源バウンス除去回路を構成している。

【0027】
本実施例では、電源電圧Vddのバウンスが発生すると、トランジスタMn,Mpがそれぞれ非反転増幅器A2の出力電圧を反転させた電圧を生成するので、電源電圧Vddのバウンスがインバータ回路の出力電圧Voutに与える影響を除去することができる。
こうして、本実施例では、インバータ回路を用いた増幅回路において、第1の実施例と同様の効果を得ることができる。

【0028】
[第3の実施例]
次に、本発明の第3の実施例について説明する。図6は本発明の第3の実施例に係る増幅回路であるトランスインピーダンスアンプ回路の構成を示す回路図であり、図5と同様の構成には同一の符号を付してある。文献「Joohwa Kim and James F.Buckwalter,“A 40-Gb/s Optical Transceiver Front-End in 45nm SOI CMOS”,IEEE Journal of Solid-State Circuits,VOL.27,NO.3,MARCH,2012」には、帰還抵抗付きインバータ回路が、増幅を行いながら電流電圧変換を行うトランスインピーダンスアンプ(TIA:Transimpedance Amplifier)回路として、高い電力効率を有していることが開示されている。

【0029】
また、TIA回路は、フォトダイオードから入力される微弱な電流信号を増幅する必要があるため、SN比の向上が大きな課題である。本実施例は、このTIA回路に本発明を適用することで、電源電圧Vddのバウンスに由来する雑音を除去しながら、省面積で電力効率の良いTIA回路を実現することができる。
本実施例のTIA回路は、帰還抵抗付きインバータ回路INV1と、レベルシフタ回路LS1と、非反転増幅器A2とから構成される。

【0030】
帰還抵抗付きインバータ回路INV1は、一端がTIA回路の入力端子に接続されたインダクタL1と、ゲート端子がインダクタL1の他端に接続され、ソース端子がグラウンドに接続されたnMOSトランジスタM2(n型トランジスタ)と、ゲート端子がインダクタL1の他端に接続され、ソース端子が電源電圧Vddに接続されたpMOSトランジスタM3(p型トランジスタ)と、ドレイン端子がTIA回路の出力端子に接続され、ソース端子がnMOSトランジスタM2のドレイン端子に接続された増幅素子となるnMOSトランジスタMn(カスコード接続n型トランジスタ)と、ドレイン端子がTIA回路の出力端子に接続され、ソース端子がpMOSトランジスタM3のドレイン端子に接続された増幅素子となるpMOSトランジスタMp(カスコード接続p型トランジスタ)と、一端がTIA回路の入力端子に接続され、他端がTIA回路の出力端子に接続された抵抗R1とから構成される。

【0031】
レベルシフタ回路LS1は、一端が電源電圧Vddに接続され、他端がレベルシフタ回路LS1の出力端子に接続された抵抗R2と、一端がレベルシフタ回路LS1の出力端子に接続され、他端がグラウンドに接続された抵抗R3とから構成される。
なお、第1、第2の実施例のレベルシフタ回路LS1も同様に抵抗R2,R3によって構成することができる。

【0032】
非反転増幅器A2は、2段のソース接地増幅回路であり、ゲート端子がレベルシフタ回路LS1の出力端子に接続され、ソース端子がグラウンドに接続されたnMOSトランジスタM4と、ゲート端子がnMOSトランジスタM4のドレイン端子に接続され、ドレイン端子がnMOSトランジスタMnのゲート端子に接続され、ソース端子がグラウンドに接続されたnMOSトランジスタM5と、ゲート端子がnMOSトランジスタM4のドレイン端子に接続され、ドレイン端子がpMOSトランジスタMpのゲート端子に接続され、ソース端子が電源電圧Vddに接続されたpMOSトランジスタM6と、一端が電源電圧Vddに接続され、他端がnMOSトランジスタM4のドレイン端子に接続された抵抗R4と、一端が電源電圧Vddに接続され、他端がnMOSトランジスタMnのゲート端子に接続された抵抗R5と、一端がpMOSトランジスタMpのゲート端子に接続され、他端がグラウンドに接続された抵抗R6とから構成される。

【0033】
本実施例では、帰還抵抗付きインバータ回路INV1が図1のカスコード型増幅回路A1に相当する。第2の実施例と同様に、トランジスタMn,Mpとレベルシフタ回路LS1と非反転増幅器A2とは、電源バウンス除去回路を構成している。

【0034】
図7(A)、図7(B)は本実施例の電源電圧Vddのバウンスの除去効果を説明する図であり、図7(A)は従来のTIA回路(図6から電源バウンス除去回路を外した回路)の出力電圧Voutの変動を示す図、図7(B)は本実施例のTIA回路の出力電圧Voutの変動を示す図である。ここでは、従来のTIA回路および本実施例のTIA回路に、信号の立ち上がり・立ち下がりを有する入力電圧Vinを入力し、電源電圧Vddのバウンスに由来する雑音が出力電圧Voutにどの程度重畳するかを比較した。

【0035】
回路の定数として、トランジスタM2~M6,Mn,Mpのゲート長を60nm、トランジスタM2~M6,Mn,Mpのゲート幅を1.8μm、抵抗R1を300Ω、抵抗R2,R3を5kΩ、抵抗R4を1kΩ、抵抗R5を500Ω、抵抗R6を750Ω、トランジスタM2のフィンガー数nrを12、トランジスタM3のフィンガー数nrを18、トランジスタM4,Mn,Mpのフィンガー数nrを3、トランジスタM5,M6のフィンガー数nrを2と設定した。また、電源電圧Vddを1.0V、電源電圧Vddのバウンス振幅を10mVppと設定した。

【0036】
図7(A)、図7(B)から明らかなように、本実施例によれば、デカップリングコンデンサよりも専有面積の小さな回路を用いながら、出力電圧Voutに重畳する、電源電圧Vddのバウンスに由来する雑音を、従来と比較して約50%程度低減させることができた。

【0037】
[第4の実施例]
次に、本発明の第4の実施例について説明する。本発明の第4の実施例は、増幅回路として、正電源と負電源で動作するソース接地型増幅回路を用いるものである。このソース接地型増幅回路の構成を図8に示す。ソース接地型増幅回路は、ゲート端子がソース接地型増幅回路の入力端子に接続され、ドレイン端子がソース接地型増幅回路の出力端子に接続され、ソース端子が負の電源電圧Vssに接続された増幅素子となるnMOSトランジスタM1と、一端が正の電源電圧Vddに接続され、他端がソース接地型増幅回路の出力端子に接続された抵抗RDとから構成される。

【0038】
図8に示したソース接地型増幅回路では、正の電源電圧VddのバウンスVBddと負の電源電圧VssのバウンスVBssとがそれぞれ経路20,21を通じて出力端子に伝搬し、出力電圧Voutに重畳するため、VddとVss電位差のバウンスVDを除去する回路が必要である。

【0039】
本実施例では、VddとVssの電位差のバウンスVDに由来する雑音を除去するために、図9のような回路を提案する。本実施例のソース接地型増幅回路は、ゲート端子がソース接地型増幅回路の入力端子に接続され、ドレイン端子がソース接地型増幅回路の出力端子に接続され、ソース端子が負の電源電圧Vssに接続されたnMOSトランジスタM1(ソース接地トランジスタ)と、ドレイン端子がソース接地型増幅回路の出力端子に接続され、ソース端子がnMOSトランジスタM1のドレイン端子に接続されたnMOSトランジスタMn(カスコード接続トランジスタ)と、一端が正の電源電圧Vddに接続され、他端がソース接地型増幅回路の出力端子に接続された抵抗RDと、正の電源電圧Vddを入力とするレベルシフタ回路LS1と、負の電源電圧Vssを入力とするレベルシフタ回路LS2と、レベルシフタ回路LS1の出力電圧とレベルシフタ回路LS2の出力電圧の差を増幅した電圧をnMOSトランジスタMnのゲート端子に与える差動入力単相出力型の差動増幅器A3とから構成される。

【0040】
本実施例では、nMOSトランジスタM1,Mnと抵抗RDとからなるソース接地型増幅回路が図1のカスコード型増幅回路A1に相当する。nMOSトランジスタMnとレベルシフタ回路LS1,LS2と差動増幅器A3とは、電源バウンス除去回路を構成している。

【0041】
ここで、レベルシフタ回路LS1の出力の動作点とレベルシフタ回路LS2の出力の動作点とが同じになるように(すなわち、差動増幅器A3の非反転入力端子の直流電位と反転入力端子の直流電位とが同じになるように)、各レベルシフタ回路LS1,LS2を設定することで、差動増幅器A3の出力電位はVddとVssの電位差のバウンスVDを増幅したものとなる。この差動増幅器A3の出力電位をnMOSトランジスタMnのゲート端子に印加することで、nMOSトランジスタMnによって反転されたバウンスが出力され、出力電圧Voutに重畳する。

【0042】
したがって、差動増幅器A3の利得を適切に設定することにより、出力電圧Voutに重畳する、VddとVssの電位差のバウンスに由来する雑音は、これと逆位相のバウンスによって相殺される。

【0043】
[第5の実施例]
次に、本発明の第5の実施例について説明する。図10は本発明の第5の実施例に係るソース接地型増幅回路の構成を示す回路図であり、図9と同様の構成には同一の符号を付してある。本実施例のソース接地型増幅回路は、nMOSトランジスタM1(ソース接地トランジスタ)と、nMOSトランジスタMn(カスコード接続トランジスタ)と、抵抗RDと、差動増幅器A3と、一端が正の電源電圧Vddに接続され、他端が差動増幅器A3の非反転入力端子に接続された抵抗R7と、一端が差動増幅器A3の非反転入力端子に接続され、他端が負の電源電圧Vssに接続された抵抗R8と、一端が正の電源電圧Vddに接続され、他端が差動増幅器A3の反転入力端子に接続された抵抗R9と、一端が差動増幅器A3の非反転入力端子に接続され、他端が負の電源電圧Vssに接続された抵抗R10と、一端が正の電源電圧Vddに接続され、他端が差動増幅器A3の非反転入力端子に接続されたコンデンサC1と、一端が負の電源電圧Vssに接続され、他端が差動増幅器A3の反転入力端子に接続されたコンデンサC2とから構成される。

【0044】
本実施例では、nMOSトランジスタM1,Mnと抵抗RDとからなるソース接地型増幅回路が図1のカスコード型増幅回路A1に相当する。抵抗R7,R8は第4の実施例のレベルシフタ回路LS1を構成し、抵抗R9,R10は第4の実施例のレベルシフタ回路LS2を構成している。nMOSトランジスタMnとレベルシフタ回路LS1,LS2とコンデンサC1,C2と差動増幅器A3とは、電源バウンス除去回路を構成している。

【0045】
一般的に増幅回路は、他回路からの2種類の雑音の影響を受ける。1つは大振幅・低速な雑音、もう1つは小振幅・高速な雑音である。そこで、本実施例では、電源電圧Vdd,Vssのバウンス由来の雑音の経路として、R7,R10を介する経路とコンデンサC1,C2を介する経路の2つを設ける。つまり、電源電圧Vdd,Vssに重畳する雑音のうち、大振幅・低速な雑音はR7,R10を介して差動増幅器A3に入力される。一方、小振幅・高速な雑音はコンデンサC1,C2を介して差動増幅器A3に入力される。

【0046】
本実施例では、抵抗R7~R10として、例えばkΩオーダーの抵抗値の大きな抵抗を用いる。抵抗R7~R10は同じ抵抗値とする。これにより、第4の実施例で説明したように、レベルシフタ回路LS1の出力の動作点とレベルシフタ回路LS2の出力の動作点とを同じにすることができる。
また、本実施例では、コンデンサC1,C2として、例えばpFオーダーの容量の小さなコンデンサを用いる。コンデンサC1,C2の容量値は同じ値であることが好ましい。

【0047】
以上のように、本実施例では、出力電圧Voutに重畳する、電源電圧Vdd,Vssのバウンスに由来する雑音を除去することができる。また、本実施例では、抵抗値の大きな抵抗R7~R10を用いることで、正負電源の貫通電流が少なくなり、電源バウンス除去回路の電源効率を向上させることができる。さらに、本実施例では、容量の小さなコンデンサC1,C2を用いることで、高速な雑音の除去に適した構成を実現しつつ、電源バウンス除去回路の面積効率を損なわない実装を実現することができる。

【0048】
なお、本実施例を第1~第4の実施例に適用してもよい。すなわち、図1、図3、図5のレベルシフタ回路LS1の入力端子と出力端子間に本実施例と同様のコンデンサC1を接続してもよいし、図6の抵抗R2と並列にコンデンサC1を接続してもよい。また、図9のレベルシフタ回路LS1の入力端子と出力端子間にコンデンサC1を接続し、レベルシフタ回路LS2の入力端子と出力端子間にコンデンサC2を接続してもよい。
【産業上の利用可能性】
【0049】
本発明は、増幅回路の雑音を除去する技術に適用することができる。
【符号の説明】
【0050】
A1…カスコード型増幅回路、A2…非反転増幅器、A3…差動増幅器、INV1…帰還抵抗付きインバータ回路、LS1,LS2…レベルシフタ回路、M1,M2,M4,M5,Mn…nMOSトランジスタ、M3,M6…pMOSトランジスタ、RD,R1~R10…抵抗、L1…インダクタ、C1,C2…コンデンサ。
図面
【図1】
0
【図2】
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【図3】
2
【図4】
3
【図5】
4
【図6】
5
【図7】
6
【図8】
7
【図9】
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【図10】
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【図11】
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【図12】
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