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明細書 :光論理回路

発行国 日本国特許庁(JP)
公報種別 特許公報(B2)
特許番号 特許第6699826号 (P6699826)
公開番号 特開2018-141892 (P2018-141892A)
登録日 令和2年5月7日(2020.5.7)
発行日 令和2年5月27日(2020.5.27)
公開日 平成30年9月13日(2018.9.13)
発明の名称または考案の名称 光論理回路
国際特許分類 G02F   3/00        (2006.01)
FI G02F 3/00 501
請求項の数または発明の数 6
全頁数 21
出願番号 特願2017-036318 (P2017-036318)
出願日 平成29年2月28日(2017.2.28)
審査請求日 平成31年1月18日(2019.1.18)
特許権者または実用新案権者 【識別番号】000004226
【氏名又は名称】日本電信電話株式会社
【識別番号】504132272
【氏名又は名称】国立大学法人京都大学
発明者または考案者 【氏名】新家 昭彦
【氏名】納富 雅也
【氏名】野崎 謙悟
【氏名】北 翔太
【氏名】石原 亨
個別代理人の代理人 【識別番号】100098394、【弁理士】、【氏名又は名称】山川 茂樹
【識別番号】100153006、【弁理士】、【氏名又は名称】小池 勇三
【識別番号】100064621、【弁理士】、【氏名又は名称】山川 政樹
審査官 【審査官】奥村 政人
参考文献・文献 米国特許出願公開第2004/0046167(US,A1)
特開2002-098931(JP,A)
特開昭62-144146(JP,A)
Paolo Ghelfi, et al.,All-optical full adder exploiting cascade of semiconductor optical amplifier-based modular blocks ,National Fiber Optic Engineers Conference 2008,米国,The Optical Society of America,2008年 2月24日,JWA76
Shiyun Lin, et al.,Demonstration of optical computing logics based on binary decision diagram,Optics Express,米国,The Optical Society of America,2012年 1月 9日,第20巻、第2号,第1378-1384頁
新家昭彦, et al.,光パスゲート論理に基づく光演算回路(II),第77回応用物理学会秋季学術講演会講演予稿集,日本,応用物理学会,2016年 9月13日,14p-P14-11
調査した分野 G02F 3/00
G06E 1/00,3/00
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特許請求の範囲 【請求項1】
それぞれNビット(Nは2以上の整数)の複数の入力信号の論理演算を行う際に、対応するビットの前記複数の入力信号に応じて、前記論理演算に必要な、上位ビットへの伝搬信号を出力するビット毎の第1の論理回路と、
対応するビットの前記複数の入力信号と下位ビットからの前記伝搬信号とに応じて、ビット毎の前記論理演算の結果を出力するビット毎の第2の論理回路とを備え、
前記第1、第2の論理回路は、少なくとも一部が光回路からなり、この光回路を通る光信号の異なる波長に0,1の値を割り当て、前記伝搬信号と前記論理演算の結果とを光信号で出力するものであり、
前記第1の論理回路は、
異なる波長の光を出力する第1、第2の光源と、
対応するビットの前記複数の入力信号のうち1種類の入力信号に応じて、前記第1、第2の光源からの光の通過/遮断をそれぞれ制御する第1、第2の光ゲートと、
この第1、第2の光ゲートから出力される波長の異なる光を合波する波長合波器と、
前記複数の入力信号に対する同一のビット同士の所定の論理関数の結果を出力する論理関数回路と、
この論理関数回路の出力に応じて、下位ビットからの前記伝搬信号及びこの伝搬信号の否定信号と、前記波長合波器の出力とのうちいずれか一方を、上位ビットへの前記伝搬信号及びこの伝搬信号の否定信号として選択的に出力する第3の光ゲートとを含み、
前記第2の論理回路は、
下位ビットからの前記伝搬信号及びこの伝搬信号の否定信号を分波する波長分波器と、
前記論理関数回路の出力に応じて、前記波長分波器によって分波された前記伝搬信号及びこの伝搬信号の否定信号のうちいずれか一方を、ビット毎の前記論理演算の結果として選択的に出力する第4の光ゲートとを含むことを特徴とする光論理回路。
【請求項2】
請求項記載の光論理回路において、
異なるビットごとに用いる前記光源の波長が異なることを特徴とする光論理回路。
【請求項3】
請求項記載の光論理回路において、
最下位ビットと最上位ビットとを除くビットにおいて、下位ビットからの前記伝搬信号及びこの伝搬信号の否定信号の内、自身のビットに対応する波長の光信号を、自身のビットへの前記伝搬信号及びこの伝搬信号の否定信号として取り出して前記波長分波器に入力し、その他の波長の信号を前記第3の光ゲートに入力するWDMフィルタをさらに備え、
最上位ビットを除くビットの前記第1、第2の光源は、それぞれ自身のビットよりも上位のビットの個数の異なる波長が多重された光を出力することを特徴とする光論理回路。
【請求項4】
それぞれNビット(Nは2以上の整数)の複数の入力信号の論理演算を行う際に、対応するビットの前記複数の入力信号に応じて、前記論理演算に必要な、上位ビットへの伝搬信号を出力するビット毎の第1の論理回路と、
対応するビットの前記複数の入力信号と下位ビットからの前記伝搬信号とに応じて、ビット毎の前記論理演算の結果を出力するビット毎の第2の論理回路とを備え、
前記第1、第2の論理回路は、少なくとも一部が光回路からなり、この光回路を通る光信号の異なる波長に0,1の値を割り当て、前記伝搬信号と前記論理演算の結果とを光信号で出力するものであり、
前記第1の論理回路は、
異なる波長の光を出力する第1、第2の光源と、
対応するビットの前記複数の入力信号のうち1種類の入力信号に応じて、前記第1の光源からの光及び前記第2の光源からの光のうちいずれか一方を選択的に出力する第1の光ゲートと、
対応するビットの前記複数の入力信号に応じて、下位ビットからの前記伝搬信号及びこの伝搬信号の否定信号と、前記第1の光ゲートの出力とのうちいずれか一方を、上位ビットへの前記伝搬信号及びこの伝搬信号の否定信号として選択的に出力する第2の光ゲートとを含み、
前記第2の論理回路は、
対応するビットの前記複数の入力信号に応じて、下位ビットからの前記伝搬信号及びこの伝搬信号の否定信号を2つの出力ポートのうちいずれか一方に選択的に出力する第3の光ゲートとを含むことを特徴とする光論理回路。
【請求項5】
それぞれNビット(Nは2以上の整数)の複数の入力信号の論理演算を行う際に、対応するビットの前記複数の入力信号に応じて、前記論理演算に必要な、上位ビットへの伝搬信号を出力するビット毎の第1の論理回路と、
対応するビットの前記複数の入力信号と下位ビットからの前記伝搬信号とに応じて、ビット毎の前記論理演算の結果を出力するビット毎の第2の論理回路とを備え、
前記第1、第2の論理回路は、少なくとも一部が光回路からなり、この光回路を通る光信号の異なる波長に0,1の値を割り当て、前記伝搬信号と前記論理演算の結果とを光信号で出力するものであり、
前記第1の論理回路は、
異なる波長の光を出力する第1、第2の光源と、
対応するビットの前記複数の入力信号のうち1種類の入力信号に応じて、前記第1の光源からの光及び前記第2の光源からの光のうちいずれか一方を選択的に出力する第1の光ゲートと、
対応するビットの前記複数の入力信号に応じて、下位ビットからの前記伝搬信号及びこの伝搬信号の否定信号と、前記第1の光ゲートの出力とのうちいずれか一方を、上位ビットへの前記伝搬信号及びこの伝搬信号の否定信号として選択的に出力する第2の光ゲートとを含み、
前記第2の論理回路は、
下位ビットからの前記伝搬信号及びこの伝搬信号の否定信号を分波する波長分波器と、
対応するビットの前記複数の入力信号に応じて、前記波長分波器から第1の入力ポートに入力される前記伝搬信号を2つの出力ポートの一方に選択的に出力し、前記波長分波器から第2の入力ポートに入力される前記伝搬信号の否定信号を前記2つの出力ポートの他方に選択的に出力する第3の光ゲートとを含むことを特徴とする光論理回路。
【請求項6】
それぞれNビット(Nは2以上の整数)の複数の入力信号の論理演算を行う際に、対応するビットの前記複数の入力信号に応じて、前記論理演算に必要な、上位ビットへの伝搬信号及びこの伝搬信号の否定信号を出力するビット毎の第1の論理回路と、
対応するビットの前記複数の入力信号と下位ビットからの前記伝搬信号及びこの伝搬信号の否定信号とに応じて、ビット毎の前記論理演算の結果を出力するビット毎の第2の論理回路とを備え、
前記第1の論理回路は、少なくとも一部が光回路からなり、下位ビットからの前記伝搬信号及びこの伝搬信号の否定信号が入力され、上位ビットへの前記伝搬信号とこの伝搬信号の否定信号とを異なる波長の光で出力し、
前記第2の論理回路は、少なくとも一部が光回路からなり、前記論理演算の結果を光信号で出力することを特徴とする光論理回路。
発明の詳細な説明 【技術分野】
【0001】
本発明は、論理演算を光回路、または光回路と電気回路の混合回路で行う光論理回路に関するものである。
【背景技術】
【0002】
現在の電子演算回路は、その処理速度を向上させるため、そのチップサイズや素子サイズを極限まで小さくする工夫がなされている。その理由は、回路内の抵抗(R)とキャパシタンス(C)とが信号の伝搬を大きく律速しているため、演算速度を上げるにはチップサイズや素子サイズを小さくするしかないためである。そのため、狭面積の論理ブロックやコアに素子を詰め込み、マルチコア(multi-core)・メニーコア(many core)化などの工夫がなされているが、それらのコアを繋ぐための配線が新たな「遅延」を生み、演算の高速化に限界が見えつつある。
【0003】
一方、光通信などで用いられる光配線や光パスゲートは、その配線経路内のCやRに無依存で光信号を伝播させることができる。また、ナノフォトニクスの進展により、光ゲートの消費エネルギーは飛躍的に改善され、そのエネルギーコスト[J/bit]は、CMOSゲートと光で同程度のレベルになりつつある。そのため、チップ内やチップ間の通信を光化する様々な研究がなされている。
【0004】
しかしながら、従来の研究では、回路の演算時間を律速する演算経路(クリティカルパス)への配慮がなく、演算で生じる遅延を解決できていないという問題点があった。したがって、演算レベルで生じる遅延の問題を根本から解決するためには、チップ内やチップ間の光配線や光ゲートだけでなく、さらに粒度を細かくトランジスタレベルまで光化を進める必要がある。
【0005】
ここで、光ゲートの電気制御ポート側から信号を入力する接続形態をカスケード接続、スイッチの光伝搬経路が連続的に接続されている形態をシリアル接続と定義する。例えばシリアル接続とカスケード接続が混在した光電融合型の回路を想定した場合、カスケード接続の部分が光と電気の境界となり、その境界において回路中を伝搬する光信号は一度電気に変換(OE(Optical-Electrical)変換)される必要がある。この変換は電気回路に律速されるため、OE変換が多用される回路は光を使うことのメリットが小さい。そのため、光と電気の境界、つまりカスケード接続の配置場所と数が回路構成の重要なポイントとなる。光伝搬経路中にOE変換を配置しない回路として、BDD(binary decision diagram)をベースとする光回路が提案されている。
【0006】
例えば非特許文献1においては、加算の桁上げ信号経路にOE変換器を配置しない加算器(X+Yの演算回路)の構成が開示されている。全加算器を2×2光スイッチで構成したものを図19に示す。ここでXi,Yiは、i桁目の入力信号X,Yを構成するバイナリ信号、SiはXiとYiの加算結果を示す信号、Ciはi-1桁からの桁上げ信号、バーCiは信号Ciに対する否定の信号である。また、図19の100a(100a0~100a2),100c(100c0~100c2)は分波器、101a(101a0~101a2),101b(101b0~101b2),101c(101c0~101c2)は2×2光スイッチである。
【0007】
図19に示した回路では、BDDに基づく大きな木構造(BDD回路)の各ノードに配置される光スイッチ101を信号Xi,Yiで電気的に制御する。これにより、光信号で各ノードの制御をする必要がなくなり、電気的に制御された経路に光信号を伝搬させるだけで、演算を実行することが可能となる。
【0008】
BDDに基づく回路は、上段(2×2光スイッチ101a)、中段(2×2光スイッチ101b)、下段(2×2光スイッチ101c)の3段構成となっており、上段において桁上げ演算(carry)を実行し、下段において桁上げ演算の否定の演算(carryバー)を実行し、中段において各桁の加算(sum)を実行している。各段の演算は互いに関連している。このため、BDDに基づく回路は、上段、中段、下段の回路を接続するための光経路の交差が多数存在し、構成が複雑なものとなり、実現が困難な回路構成となってしまうという課題があった。
【先行技術文献】
【0009】

【非特許文献1】浅井哲也,雨宮好仁,小柴正則,“二分決定グラフにもとづくフォトニック結晶集積デバイス”,信学会総合大会,SC-1-4,2000
【発明の概要】
【発明が解決しようとする課題】
【0010】
本発明は、上記課題を解決するためになされたもので、回路構成の簡素化と演算の高速化を両立させることができる光論理回路を提供することを目的とする。
【課題を解決するための手段】
【0011】
本発明の光論理回路は、それぞれNビット(Nは2以上の整数)の複数の入力信号の論理演算を行う際に、対応するビットの前記複数の入力信号に応じて、前記論理演算に必要な、上位ビットへの伝搬信号を出力するビット毎の第1の論理回路と、対応するビットの前記複数の入力信号と下位ビットからの前記伝搬信号とに応じて、ビット毎の前記論理演算の結果を出力するビット毎の第2の論理回路とを備え、前記第1、第2の論理回路は、少なくとも一部が光回路からなり、この光回路を通る光信号の異なる波長に0,1の値を割り当て、前記伝搬信号と前記論理演算の結果とを光信号で出力するものであり、前記第1の論理回路は、異なる波長の光を出力する第1、第2の光源と、対応するビットの前記複数の入力信号のうち1種類の入力信号に応じて、前記第1、第2の光源からの光の通過/遮断をそれぞれ制御する第1、第2の光ゲートと、この第1、第2の光ゲートから出力される波長の異なる光を合波する波長合波器と、前記複数の入力信号に対する同一のビット同士の所定の論理関数の結果を出力する論理関数回路と、この論理関数回路の出力に応じて、下位ビットからの前記伝搬信号及びこの伝搬信号の否定信号と、前記波長合波器の出力とのうちいずれか一方を、上位ビットへの前記伝搬信号及びこの伝搬信号の否定信号として選択的に出力する第3の光ゲートとを含み、前記第2の論理回路は、下位ビットからの前記伝搬信号及びこの伝搬信号の否定信号を分波する波長分波器と、前記論理関数回路の出力に応じて、前記波長分波器によって分波された前記伝搬信号及びこの伝搬信号の否定信号のうちいずれか一方を、ビット毎の前記論理演算の結果として選択的に出力する第4の光ゲートとを含むことを特徴とするものである。
【0012】
また、本発明の光論理回路の1構成例は、異なるビットごとに用いる前記光源の波長が異なることを特徴とするものである。
また、本発明の光論理回路の1構成例は、最下位ビットと最上位ビットとを除くビットにおいて、下位ビットからの前記伝搬信号及びこの伝搬信号の否定信号の内、自身のビットに対応する波長の光信号を、自身のビットへの前記伝搬信号及びこの伝搬信号の否定信号として取り出して前記波長分波器に入力し、その他の波長の信号を前記第3の光ゲートに入力するWDMフィルタをさらに備え、最上位ビットを除くビットの前記第1、第2の光源は、それぞれ自身のビットよりも上位のビットの個数の異なる波長が多重された光を出力することを特徴とするものである。
【0013】
また、本発明の光論理回路は、それぞれNビット(Nは2以上の整数)の複数の入力信号の論理演算を行う際に、対応するビットの前記複数の入力信号に応じて、前記論理演算に必要な、上位ビットへの伝搬信号を出力するビット毎の第1の論理回路と、対応するビットの前記複数の入力信号と下位ビットからの前記伝搬信号とに応じて、ビット毎の前記論理演算の結果を出力するビット毎の第2の論理回路とを備え、前記第1、第2の論理回路は、少なくとも一部が光回路からなり、この光回路を通る光信号の異なる波長に0,1の値を割り当て、前記伝搬信号と前記論理演算の結果とを光信号で出力するものであり、前記第1の論理回路は、異なる波長の光を出力する第1、第2の光源と、対応するビットの前記複数の入力信号のうち1種類の入力信号に応じて、前記第1の光源からの光及び前記第2の光源からの光のうちいずれか一方を選択的に出力する第1の光ゲートと、対応するビットの前記複数の入力信号に応じて、下位ビットからの前記伝搬信号及びこの伝搬信号の否定信号と、前記第1の光ゲートの出力とのうちいずれか一方を、上位ビットへの前記伝搬信号及びこの伝搬信号の否定信号として選択的に出力する第2の光ゲートとを含み、前記第2の論理回路は、対応するビットの前記複数の入力信号に応じて、下位ビットからの前記伝搬信号及びこの伝搬信号の否定信号を2つの出力ポートのうちいずれか一方に選択的に出力する第3の光ゲートとを含むことを特徴とするものである。
【0014】
また、本発明の光論理回路は、それぞれNビット(Nは2以上の整数)の複数の入力信号の論理演算を行う際に、対応するビットの前記複数の入力信号に応じて、前記論理演算に必要な、上位ビットへの伝搬信号を出力するビット毎の第1の論理回路と、対応するビットの前記複数の入力信号と下位ビットからの前記伝搬信号とに応じて、ビット毎の前記論理演算の結果を出力するビット毎の第2の論理回路とを備え、前記第1、第2の論理回路は、少なくとも一部が光回路からなり、この光回路を通る光信号の異なる波長に0,1の値を割り当て、前記伝搬信号と前記論理演算の結果とを光信号で出力するものであり、前記第1の論理回路は、異なる波長の光を出力する第1、第2の光源と、対応するビットの前記複数の入力信号のうち1種類の入力信号に応じて、前記第1の光源からの光及び前記第2の光源からの光のうちいずれか一方を選択的に出力する第1の光ゲートと、対応するビットの前記複数の入力信号に応じて、下位ビットからの前記伝搬信号及びこの伝搬信号の否定信号と、前記第1の光ゲートの出力とのうちいずれか一方を、上位ビットへの前記伝搬信号及びこの伝搬信号の否定信号として選択的に出力する第2の光ゲートとを含み、前記第2の論理回路は、下位ビットからの前記伝搬信号及びこの伝搬信号の否定信号を分波する波長分波器と、対応するビットの前記複数の入力信号に応じて、前記波長分波器から第1の入力ポートに入力される前記伝搬信号を2つの出力ポートの一方に選択的に出力し、前記波長分波器から第2の入力ポートに入力される前記伝搬信号の否定信号を前記2つの出力ポートの他方に選択的に出力する第3の光ゲートとを含むことを特徴とするものである。
また、本発明の光論理回路は、それぞれNビット(Nは2以上の整数)の複数の入力信号の論理演算を行う際に、対応するビットの前記複数の入力信号に応じて、前記論理演算に必要な、上位ビットへの伝搬信号及びこの伝搬信号の否定信号を出力するビット毎の第1の論理回路と、対応するビットの前記複数の入力信号と下位ビットからの前記伝搬信号及びこの伝搬信号の否定信号とに応じて、ビット毎の前記論理演算の結果を出力するビット毎の第2の論理回路とを備え、前記第1の論理回路は、少なくとも一部が光回路からなり、下位ビットからの前記伝搬信号及びこの伝搬信号の否定信号が入力され、上位ビットへの前記伝搬信号とこの伝搬信号の否定信号とを異なる波長の光で出力し、前記第2の論理回路は、少なくとも一部が光回路からなり、前記論理演算の結果を光信号で出力することを特徴とするものである。
【発明の効果】
【0015】
本発明では、対応するビットの複数の入力信号に応じて、論理演算に必要な、上位ビットへの伝搬信号を出力するビット毎の第1の論理回路と、対応するビットの複数の入力信号と下位ビットからの伝搬信号とに応じて、ビット毎の論理演算の結果を出力するビット毎の第2の論理回路とから光論理回路を構成する。本発明では、回路構成の簡素化を実現することができる。また、本発明では、入力信号により、第1、第2の論理回路に含まれる光ゲートを一度に開閉させることができるため、第1、第2の論理回路における光信号の伝搬経路が確定するまでの時間を大幅に短縮することができる。さらに、第1、第2の論理回路内のシリアル接続段数を大幅に削減することができるため、演算時間を大幅に短縮することができる。本発明が提供する光論理回路は、トランジスタレベルまで光化を進めた構成となっており、電気回路と光回路の融合を容易にし、電気回路の得意分野(膨大な素子の超高集積と並列処理による、超高スループット演算)と、光回路の得意分野(情報を光の速度で伝搬させながら光の伝搬速度で演算を完了させる、超低レイテンシ演算)の両立が可能となり、動作周波数が頭打ち状態になりつつある電気回路の問題を解決することを可能とする。さらに、本発明では、光信号の異なる波長に0,1の値を割り当てることにより、上位ビットへの伝搬信号とその否定信号とを独立に演算することができ、その演算過程において光信号の位相を厳密に制御する必要が無い。また、本発明では、上位ビットへの伝搬信号とその否定信号の演算に共通の回路を使用することが可能となり、回路を簡素化し、スイッチ(光ゲート)数を削減することができる。
【0016】
また、本発明では、第1の論理回路を、異なる波長の光を出力する第1、第2の光源と、対応するビットの複数の入力信号のうち1種類の入力信号に応じて、第1の光源からの光及び第2の光源からの光のうちいずれか一方を選択的に出力する第1の光ゲートと、対応するビットの複数の入力信号に応じて、下位ビットからの伝搬信号及びこの伝搬信号の否定信号と、第1の光ゲートの出力とのうちいずれか一方を、上位ビットへの伝搬信号及びこの伝搬信号の否定信号として選択的に出力する第2の光ゲートとから構成することにより、第1の論理回路から論理関数回路を削除することができ、回路を簡素化することができる。
【図面の簡単な説明】
【0017】
【図1】cascaded-BDD型の光論理回路の構成を示すブロック図である。
【図2】cascaded-BDD型の光論理回路に位相変調方式を採用した構成を示すブロック図である。
【図3】本発明の光論理回路の構成を示すブロック図である。
【図4】cascaded-BDD型の光論理回路の1ビット分の構成を示すブロック図である。
【図5】cascaded-BDD型の光論理回路の1ビット分の構成の真理値表を示す図である。
【図6】cascaded-BDD型の光論理回路の1ビット分の構成を示すブロック図である。
【図7】cascaded-BDD型の光論理回路に位相変調方式を採用した光論理回路の1ビット分の構成を示すブロック図である。
【図8】本発明の第1の実施例に係る光論理回路の1ビット分の構成を示すブロック図である。
【図9】本発明の第1の実施例に係る光論理回路において光源から出力される光信号の波長を示す図である。
【図10】本発明の第1の実施例における最終桁の桁上げ信号の処理を説明する図である。
【図11】本発明の第2の実施例に係る光論理回路の1ビット分の構成を示すブロック図である。
【図12】本発明の第2の実施例における加算結果を示す信号について説明する図である。
【図13】本発明の第3の実施例に係る光論理回路の1ビット分の構成を示すブロック図である。
【図14】本発明の第3の実施例における最終桁の桁上げ信号の処理を説明する図である。
【図15】本発明の第3の実施例における加算結果を示す信号について説明する図である。
【図16】本発明の第3の実施例に係る光論理回路を4ビット分縦続接続した全加算器のシミュレーション結果の1例を示す図である。
【図17】本発明の第3の実施例に係る光論理回路を4ビット分縦続接続した全加算器のシミュレーション結果の他の例を示す図である。
【図18】本発明の第4の実施例に係る光論理回路の3ビット分の構成を示すブロック図である。
【図19】従来のBDD型の全加算器の構成を示すブロック図である。
【発明を実施するための形態】
【0018】
[発明の原理]
従来のBDDをベースとする回路を簡素化する方法として、Cascaded-BDD型の光論理回路を採用する方法が考えられる。Cascaded-BDD型の光論理回路は、BDD回路のノードに配置されるスイッチを制御する信号として、別のBDD回路からの出力信号を使用する回路である。Cascaded-BDD型の光論理回路の例として、全加算器の構成を図1に示す。図19と同様に、100a(100a0~100a2),100c(100c0~100c2)は分波器、101a(101a0~101a2),101b(101b0~101b2),101c(101c0~101c2)は2×2光スイッチ、102a(102a0~102a2),102b(102b0~102b2),102c(102c0~102c2)はXOR(排他的論理和)回路である。図1の構成では、別のBDD回路としてXOR回路102a~102cを採用することにより、桁上げ演算経路(Ci~Ci+1)に含まれるスイッチの数を半減させている。

【0019】
また、従来のBDDをベースとする回路をさらに簡素化する方法として、位相変調方式が考えられる。位相変調方式は、図2に示すように、桁上げ信号の否定信号バーCiを桁上げ信号Ciの位相反転で生成することを可能とし、図1の下段(XOR回路102cと2×2光スイッチ101c)における、桁上げ演算の否定の演算を省略している。

【0020】
図2の位相変調器103ai(103a0~103a2)は、光信号Xi(X0~X2)が“1”であるときに光源(不図示)からの光信号をそのまま通過させ、Xiが“0”であるときに光源からの光信号の位相をπだけずらして出力する。位相変調器103bi(103b0~103b2)は、XOR回路102bi(102b0~102b2)の出力が“1”であるときに光信号Ci(C0~C2)の位相をπだけずらして出力し、XOR回路102biの出力が“0”であるときに光信号Ciをそのまま通過させる。

【0021】
図2に示すように、Cascaded-BDDと位相変調方式とを組み合わせることにより、回路構成を簡素化し、かつ、演算速度を2倍に改善することが可能となる。ただし、位相変調方式では、スイッチに組み込まれる位相変調部以外での位相回転を補償するために、厳密な導波路長の設定や位相シフタを別途組み込む必要がある。

【0022】
そこで、本発明では、位相の厳密な制御を不要とする簡素化された回路構成を提案する。図3に本発明の光論理回路(全加算器)の構成を示す。図3の全加算器は、分波器200a(200a0~200aSR2)と、2×2光スイッチ201a(201a0~201a2),202a(202a0~202a2),203b(203b0~203b2)と、波長合波器204b(204b0~204b2)とから構成される。2×2光スイッチ201aと202aとは、第1の論理回路を構成し、2×2光スイッチ203bは、第2の論理回路を構成している。

【0023】
分波器200ai(i=0,1,2)は、前段からの桁上げ信号Ci(伝搬信号)とその否定信号バーCiを2分岐させる。2×2光スイッチ201aiは、信号Xiが“1”であるときに、信号“1”に対応する波長λaの光を選択して出力し、信号Xiが“0”であるときに、信号“0”に対応する波長λbの光を選択して出力する。

【0024】
2×2光スイッチ202aiは、信号Xiと信号Yiとが共に“1”または共に“0”であるときに2×2光スイッチ201aiの出力を選択して、次段への桁上げ信号Ci+1,バーCi+1として出力し、信号Xiと信号Yiのうち一方が“1”で他方が“0”であるときに分波器200aiからの光信号Ci,バーCiを選択して、次段への桁上げ信号Ci+1,バーCi+1として出力する。

【0025】
2×2光スイッチ203biは、信号Xiと信号Yiとが共に“1”または共に“0”であるときに、第1の入力ポート(図3の上側の入力ポート)に入力される分波器200aiからの光信号Ci,バーCiを第2の出力ポート(図3の下側の出力ポート)に出力する。このとき、光スイッチ203biは、第2の入力ポート(図3の下側の入力ポート)と第1の出力ポート(図3の上側の出力ポート)とを接続する。ただし、第2の入力ポートは無入力である。

【0026】
また、光スイッチ203biは、信号Xiと信号Yiのうち一方が“1”で他方が“0”であるときに、第1の入力ポートに入力される分波器200aiからの光信号Ci,バーCiを第1の出力ポートに出力する。このとき、光スイッチ203biは、第2の入力ポートと第2の出力ポートとを接続する。上記のとおり、第2の入力ポートは無入力である。

【0027】
図3の例では、各ビットの信号XiとYiの加算結果を示す光信号Siを取り出すために、波長合波器204biをビット毎に設ける。波長合波器204biは、光スイッチ203biから出力される波長の異なる光信号を合波する。

【0028】
本発明では、桁上げ信号Ci+1とその否定信号バーCi+1の演算を波長多重で行い、共通の回路で2種類の演算を実行する。これにより、図3に示した回路で、図2と同等の機能を位相補償なしで実現することができる。

【0029】
[第1の実施例]
次に、本発明の第1の実施例について説明する。ここでは、まず、図1、図2の各光論理回路の1ビット分の構成について説明した上で、本実施例の光論理回路の1ビット分の構成について説明する。

【0030】
図4は図1に示したcascaded-BDD型の光論理回路(全加算器)の1ビット分の構成を示すブロック図、図5は図4の回路の真理値表を示す図である。なお、図5における「-」は“0”または“1”のどちらでもよいことを表している。
論理回路301,303,307は、それぞれ論理関数f1,f2,バーf2に則った動作を行う回路である。論理関数f1,f2,バーf2の真理値表は図5に示したとおりである。

【0031】
pass/block型の光ゲート302は、論理関数f2(論理回路303)の出力が“1”であるときに光源300からの光信号を通過させ、論理関数f2の出力が“0”であるときに光源300からの光信号を遮断する。pass/cross型の光ゲート304は、論理関数f1(論理回路301)の出力が“1”であるときに光信号Ciを選択して出力し、論理関数f1の出力が“0”であるときに光ゲート302の出力を選択して出力する。pass/cross型の光ゲート305は、論理関数f1の出力が“1”であるときに光信号バーCiを選択して出力し、論理関数f1の出力が“0”であるときに光信号Ciを選択して出力する。

【0032】
pass/block型の光ゲート308は、論理関数f2の否定バーf2(論理回路307)の出力が“1”であるときに光源306からの光信号を通過させ、バーf2の出力が“0”であるときに光源306からの光信号を遮断する。pass/cross型の光ゲート309は、論理関数f1の出力が“1”であるときに光信号バーCiを選択して出力し、論理関数f1の出力が“0”であるときに光ゲート308の出力を選択して出力する。

【0033】
図6は図1に示したcascaded-BDD型の光論理回路(全加算器)の1ビット分の構成を示すブロック図である。図6の回路は、図4に示した回路において、論理関数f1(論理回路301)の演算をXOR演算とし、論理関数f2,バーf2の出力の代わりに、Xi,バーXiをそのまま用いたものである。

【0034】
図7は図2に示した光論理回路(全加算器)の1ビット分の構成を示すブロック図である。pass/π-shift型の位相変調器401は、信号Xiが“1”であるときに光源400からの光信号をそのまま通過させ、信号Xiが“0”であるときに光源400からの光信号の位相をπだけずらして出力する。pass/cross型の光ゲート403は、信号Xi,Yiを入力とするXOR回路402の出力が“1”であるときに光信号Ciを選択して出力し、XOR回路402の出力が“0”であるときに光ゲート401の出力を選択して出力する。

【0035】
位相変調器404は、XOR回路402の出力が“1”であるときに光信号Ciの位相をπだけずらして出力し、XOR回路402の出力が“0”であるときに光信号Ciをそのまま通過させる。
つまり、図7の回路では、図6に示した回路における“0”/“1”の信号にそれぞれゼロ/πの位相を割り当てることで、図6における下段の回路(306,308,309)を省略している。ただし、前述のように、光源400の“1”の位相と、Ci(=“0”または“1”)の位相関係を厳密に合わせる必要がある。

【0036】
図8は本実施例に係る光論理回路(全加算器)の1ビット分の構成を示すブロック図である。本実施例及び以下の実施例では、論理演算の例として入力信号の加算を例に挙げて説明する。本実施例の1ビット分の光論理回路1は、光源10,11と、pass/block型の光ゲート12,13と、波長合波器14と、分波器15と、XOR回路16(論理関数回路)と、pass/cross型の光ゲート17と、波長分波器18と、pass/cross型の光ゲート19とから構成される。光源10,11と光ゲート12,13と波長合波器14とXOR回路16と光ゲート17とは、第1の論理回路を構成し、波長分波器18と光ゲート19とは、第2の論理回路を構成している。

【0037】
光源10は、信号“1”に対応する波長λaの光信号を出力する。光源11は、信号“0”に対応する波長λbの光信号を出力する。図9は波長合波器14と波長分波器18の透過特性を示す図である。図9(A)は上側のポートの波長特性を示す図、図9(B)は下側のポートの波長特性を示す図である。

【0038】
pass/block型の光ゲート12は、信号Xi(電気信号)が“1”であるときに光源10からの光信号を通過させ、信号Xiが“0”であるときに光源10からの光信号を遮断する。pass/block型の光ゲート13は、信号Xiの否定信号バーXi(電気信号)が“1”であるときに光源11からの光信号を通過させ、信号バーXiが“0”であるときに光源11からの光信号を遮断する。波長合波器14は、光ゲート12,13から出力される波長の異なる光信号を合波する。

【0039】
分波器15は、前段からの桁上げ信号Ci,バーCiを2分岐させる。XOR回路16は、信号Xi(電気信号)と信号Yi(電気信号)とのXOR演算を行なう電気回路である。pass/cross型の光ゲート17は、XOR回路16の出力(電気信号)が“1”であるときに分波器15からの光信号Ci,バーCiを選択して、次段への桁上げ信号Ci+1,バーCi+1として出力し、XOR回路16の出力が“0”であるときに波長合波器14の出力を選択して、次段への桁上げ信号Ci+1,バーCi+1として出力する。

【0040】
分波器15の分岐比率は1:1でなくとも良い。光信号Si側は、加算結果を示すものであるため光受信器で受光できる程度の光があればよい。一方で、桁上げ信号であるCi側の経路は桁数分の光パスが連続しており、各桁において光分波器15で分岐されるため大きな光強度が必要となる。したがって、桁上げ信号側の分岐比を大きくすることが望ましい。また、各桁ごとに分岐比を変えても良い。例えば、後段の桁ほど桁上げ信号が弱くなるため分岐比を徐々に1:1に近づけるようにしてもよい。

【0041】
一方、波長分波器18は、分波器15からの光信号Ci,バーCiを波長λaの光信号Ciと波長λbの光信号バーCiとに分波し、光信号Ciをpass/cross型の光ゲート19の第1の入力ポート(図8の上側の入力ポート)に入力し、光信号バーCiを光ゲート19の第2の入力ポート(図8の下側の入力ポート)に入力する。光ゲート19は、XOR回路16の出力が“1”であるときに光信号バーCiを選択して、XiとYiの加算結果を示す光信号Siとして出力し、XOR回路16の出力が“0”であるときに光信号Ciを選択して、光信号Siとして出力する。

【0042】
全加算器を構成する場合には、図3と同様に、図8の光論理回路1の桁上げ信号Ci+1,バーCi+1が次段の光論理回路1に入力されるようにNビット(Nは2以上の整数)分の光論理回路1を縦続接続すれば、Nビットの全加算器を実現することができる。

【0043】
なお、最終桁の桁上げ信号については、図10に示すように波長フィルタ20を設け、光信号Ci+1,バーCi+1のうち波長λbの光信号バーCi+1側を波長フィルタ20で除去することにより、最終桁の桁上げ信号を生成する必要がある。

【0044】
本実施例では、位相変調方式と同様に、図6のcascaded-BDD型の光論理回路における下段の回路(306,308,309)を省略することができる。さらに、本実施例では、位相変調方式と異なり、図7に示した光信号の位相に“0”/“1”を割り当てていないため、図7に示した位相変調方式のような厳密な位相制御が不要となる。

【0045】
[第2の実施例]
次に、本発明の第2の実施例について説明する。図11は本実施例に係る光論理回路(全加算器)の1ビット分の構成を示すブロック図である。本実施例の1ビット分の光論理回路2は、光源21,22と、pass/cross型の光ゲート23と、分波器24と、pass/cross型の光ゲート25,26とから構成される。光源21,22と光ゲート23,25とは、第1の論理回路を構成し、光ゲート26は、第2の論理回路を構成している。

【0046】
光源21は、信号“1”に対応する波長λaの光信号を出力する。光源22は、信号“0”に対応する波長λbの光信号を出力する。pass/cross型の光ゲート23は、信号Xi(電気信号)が“1”であるときに光源21からの光信号を選択して出力し、信号Xiが“0”であるときに光源22からの光信号を選択して出力する。

【0047】
分波器24は、前段からの桁上げ信号Ci,バーCiを2分岐させる。pass/cross型の光ゲート25は、信号Xi(電気信号)と信号Yi(電気信号)とが共に“1”または共に“0”であるときに光ゲート23の出力を選択して、次段への桁上げ信号Ci+1,バーCi+1として出力し、信号Xiと信号Yiのうち一方が“1”で他方が“0”であるときに分波器24からの光信号Ci,バーCiを選択して、次段への桁上げ信号Ci+1,バーCi+1として出力する。

【0048】
pass/cross型の光ゲート26は、信号Xiと信号Yiとが共に“1”または共に“0”であるときに、第1の入力ポート(図11の上側の入力ポート)に入力される分波器24からの光信号Ci,バーCiを第2の出力ポート(図11の下側の出力ポート)に出力する。このとき、光ゲート26は、第2の入力ポート(図11の下側の入力ポート)と第1の出力ポート(図11の上側の出力ポート)とを接続する。ただし、本実施例では、第2の入力ポートは無入力である。

【0049】
また、光ゲート26は、信号Xiと信号Yiのうち一方が“1”で他方が“0”であるときに、第1の入力ポートに入力される分波器24からの光信号Ci,バーCiを第1の出力ポートに出力する。このとき、光ゲート26は、第2の入力ポートと第2の出力ポートとを接続する。上記のとおり、第2の入力ポートは無入力である。

【0050】
全加算器を構成する場合には、図3と同様に、図11の光論理回路2の桁上げ信号Ci+1,バーCi+1が次段の光論理回路2に入力されるようにNビット分の光論理回路2を縦続接続すれば、Nビットの全加算器を実現することができる。

【0051】
最終桁の桁上げ信号については、図10と同様に波長フィルタを設け、光信号Ci+1,バーCi+1のうち波長λbの光信号バーCi+1側を波長フィルタで除去することにより、最終桁の桁上げ信号を生成する必要がある。

【0052】
また、本実施例では、各ビットの信号XiとYiの加算結果を示す光信号Siを取り出すために、波長合波器27(波長フィルタ)をビット毎に設ける必要がある。波長合波器27は、光ゲート26から出力される波長の異なる光信号を合波する。

【0053】
具体的には、波長合波器27は、光ゲート26の第1の出力ポート(図11の上側の出力ポート)から出力される光信号のうち波長λaの光信号を通さずに、波長λbの光信号を通す。また、波長合波器27は、光ゲート26の第2の出力ポート(図11の下側の出力ポート)から出力される光信号のうち波長λbの光信号を通さずに、波長λaの光信号を通す。こうして、光信号Siが生成される。本実施例の光信号Siは、図12に示すように光強度で“0”/“1”を表す信号となり、信号XiとYiの加算結果が“0”の場合は光強度がゼロレベルとなる。

【0054】
本実施例の構成は、第1の実施例の回路を以下の3つの手法(I)~(III)で簡略化したものである。

【0055】
(I)図8において信号Xi,バーXiで光ゲート12,13を制御している箇所を、信号Xiに応じて動作するpass/cross型の光ゲート23にスイッチを変更する。これにより、波長合波器14を省略することができ、信号Ci,バーCiの経路長を短縮し、演算速度を向上させることが可能となる。

【0056】
(II)図8におけるpass/cross型の光ゲート19への入力を、波長分波器18で信号を上下ポートに分けて入力する方式から、pass/cross型の光ゲート26の出力側で波長選択合波する方式に変更する。加算用の光ゲートを他のスイッチと同一のチップ内に集積する必要性を勘案すると、図8の構成では、波長分波器18をチップ内に集積する必要がある。これに対して、図11の構成では、チップ外部に配置される波長合波器27(波長フィルタ)を用いて演算を実行することが可能となり、チップの作製をより単純化することが可能となる。

【0057】
(III)図6、図7、図8で用いられていたpass/cross型の光ゲート304,403,17を1制御入力から2制御入力の光ゲート25に変更することで、cascaded-BDD用のXOR回路301,402,16を省略する。この手法の図7への適用は、信号Ci,バーCiの経路内に位相シフタを増設する結果となり、演算速度の観点から不適であると考えられる。一方、光信号の位相に“0”/“1”を割り当てしない本実施例の構成においては、位相シフタの増設が不要であるため、cascaded-BDDの高速性を保持しつつ、XOR回路の省略が可能となる。

【0058】
[第3の実施例]
次に、本発明の第3の実施例について説明する。図13は本実施例に係る光論理回路(全加算器)の1ビット分の構成を示すブロック図である。上記のとおり、第2の実施例は、図8に示した第1の実施例の回路に(I)~(III)の手法を適用したものであり、本実施例は、第1の実施例の回路に(I)、(III)の手法を適用したものである。本実施例では、出力Siの“0”を表す信号として、光強度がゼロではない信号を利用できる。

【0059】
本実施例の1ビット分の光論理回路3は、光源30,31と、pass/cross型の光ゲート32と、分波器33と、pass/cross型の光ゲート34と、波長分波器35と、pass/cross型の光ゲート36とから構成される。光源30,31と光ゲート32,34とは、第1の論理回路を構成し、波長分波器35と光ゲート36とは、第2の論理回路を構成している。

【0060】
光源30は、信号“1”に対応する波長λaの光信号を出力する。光源31は、信号“0”に対応する波長λbの光信号を出力する。pass/cross型の光ゲート32は、信号Xi(電気信号)が“1”であるときに光源30からの光信号を選択して出力し、信号Xiが“0”であるときに光源31からの光信号を選択して出力する。

【0061】
分波器33は、前段からの桁上げ信号Ci,バーCiを2分岐させる。pass/cross型の光ゲート34は、信号Xi(電気信号)と信号Yi(電気信号)とが共に“1”または共に“0”であるときに光ゲート32の出力を選択して、次段への桁上げ信号Ci+1,バーCi+1として出力し、信号Xiと信号Yiのうち一方が“1”で他方が“0”であるときに分波器33からの光信号Ci,バーCiを選択して、次段への桁上げ信号Ci+1,バーCi+1として出力する。

【0062】
波長分波器35は、分波器33からの光信号Ci,バーCiを波長λaの光信号Ciと波長λbの光信号バーCiとに分波し、光信号Ciをpass/cross型の光ゲート36の第1の入力ポート(図13の上側の入力ポート)に入力し、光信号バーCiを光ゲート36の第2の入力ポート(図13の下側の入力ポート)に入力する。

【0063】
pass/cross型の光ゲート36は、信号Xiと信号Yiとが共に“1”または共に“0”であるときに、第1の入力ポートに入力される光信号Ciを第2の出力ポート(図13の下側の出力ポート)に出力し、第2の入力ポートに入力される光信号バーCiを第1の出力ポート(図13の上側の出力ポート)に出力する。また、光ゲート36は、信号Xiと信号Yiのうち一方が“1”で他方が“0”であるときに、第1の入力ポートに入力される光信号Ciを第1の出力ポートに出力し、第2の入力ポートに入力される光信号バーCiを第2の出力ポートに出力する。

【0064】
全加算器を構成する場合には、図3と同様に、図13の光論理回路3の桁上げ信号Ci+1,バーCi+1が次段の光論理回路3に入力されるようにNビット分の光論理回路3を縦続接続すれば、Nビットの全加算器を実現することができる。

【0065】
なお、最終桁の桁上げ信号については、図14に示すように波長分波器40(波長フィルタ)と、フォトダイオード41,42と、加減算器43とを設ける必要がある。
波長分波器40は、桁上げ信号Ci+1,バーCi+1を波長λbの光信号バーCi+1と波長λaの光信号Ci+1とに分波する。

【0066】
フォトダイオード41は、光信号バーCi+1を電気信号に変換する。フォトダイオード42は、光信号Ci+1を電気信号に変換する。加減算器43は、フォトダイオード41の出力信号の極性を反転させた信号とフォトダイオード42の出力信号とを加算する。こうして、最終桁の桁上げ信号を差動受信した電気信号を生成することができる。

【0067】
また、本実施例では、各ビットの信号XiとYiの加算結果を示す光信号Siを電気信号に変換して取り出すために、フォトダイオード37,38と加減算器39とからなる差動検出型の受信機をビット毎に設ける必要がある。

【0068】
フォトダイオード37は、光ゲート36の第1の出力ポート(図13の上側の出力ポート)から出力される光信号を電気信号に変換する。フォトダイオード38は、光ゲート36の第2の出力ポート(図13の下側の出力ポート)から出力される光信号を電気信号に変換する。加減算器39は、フォトダイオード37の出力信号の極性を反転させた信号とフォトダイオード38の出力信号とを加算する。

【0069】
こうして、差動検出型の受信機をビット毎に設置することにより、“0”/“1”信号の強度レベルの差を2倍に設定できるため、信号検出精度を向上させることが可能となる。つまり、本実施例の光信号Siを電気信号に変換した信号は、図15に示すように、“1”を表す信号が正極性、“0”を表す信号が負極性となる。

【0070】
なお、上記の(I)のpass/block型、pass/cross型、(III)の1制御入力型、2制御入力型などの選択は、スイッチの性能やサイズなどによって使い分ければよい。

【0071】
図16は、図13に示した光論理回路3を4ビット分縦続接続した4ビット全加算器のシミュレーション結果を示す図であり、4ビットの信号Xiと4ビットのYiを加算した結果を示す図である。ここで、入力信号(Xi,Yi)は10GHzの間隔で全スイッチにパラレルに入力されるものとし、スイッチのON/OFF切り替え時間を5psに設定する。図16のout0は1つの光論理回路3あたりの回路内光伝播時間がゼロである理想状態を想定したときの出力信号Siを示し、out1はこの回路内光伝播時間を2.5ps(1つの光論理回路3あたりの素子長250μm相当)としたときの出力信号Siを示している。

【0072】
いずれの光伝播時間の場合も、入力(Xi,Yi)に応じた正しい加算の演算結果Siが出力されている。ただし、回路内光伝播時間がゼロではないケース(out1)においては、スイッチを制御する電気信号とスイッチに入力される光信号のタイミングがずれるため、電気信号のクロック周期でスパイク状の信号が出力されている。

【0073】
伝播遅延に起因するスパイク状の信号は演算誤差の原因となるため、スパイクが現れる時間帯をはずして受信するなどの工夫が必要となる。あるいは、このタイミングに合わせて光のソースをカットすればよい。例えば図13の光源30,31から供給する光源光を、CW(Continuous Wave)光ではなく、電気信号のクロックに合わせたRZ(Return to Zero)信号光としたときの4ビット全加算器の出力信号Siを図17に示す。ここでは、上記の回路内光伝播時間をさらに大きな5ps(1つの光論理回路3あたりの素子長500μm相当)としたが、十分にスパイク状信号の除去に成功している。

【0074】
また、一桁あたりの演算遅延の最大値はこの回路内光伝播時間に対応するのであるが、CMOS回路における一桁あたりの演算時間が20ps程度であることを勘案すると、素子長500μmのサイズでも十分に速い演算速度を達成できている。数10μmの短尺化が可能なナノフォトニクス技術を用いれば、更なる高速化の実現が可能となる。

【0075】
[第4の実施例]
第1の実施例において、異なるビットごとに用いる光源の波長が異なるようにしてもよい。図18は本実施例に係る光論理回路(全加算器)のN=3ビット分の構成を示すブロック図であり、最下位桁をi=1としている。1ビット目の光論理回路4-1内の光源50-1は、信号“1”に対応する(N-1)個の異なる波長λ2,・・・,λNが多重された光信号を出力する。光源51-1は、信号“0”に対応する(N-1)個の異なる波長λ2’,・・・,λN’が多重された光信号を出力する。波長λ2,・・・,λNは上記の波長λaを(N-1)ビット分に拡張したものに相当し、波長λ2’,・・・,λN’は上記の波長λbを(N-1)ビット分に拡張したものに相当する。これらλ2,・・・,λN,λ2’,・・・,λN’は全て異なる波長である。

【0076】
pass/block型の光ゲート12-1,13-1、波長合波器14-1、XOR回路16-1、pass/cross型の光ゲート17-1の動作は、それぞれ第1の実施例の光ゲート12,13、波長合波器14、XOR回路16、光ゲート17と同様である。

【0077】
一方、光源52-1は、桁上げ信号バーC1に対応する波長λ1’の光信号を出力する。この波長λ1’は上記の波長λbに相当する。ここでC1に対応する光信号は使用しない。これらの設定は最下位桁への桁上げ信号はゼロであることを意味する。
波長分波器18-1、pass/cross型の光ゲート19-1の動作は、それぞれ第1の実施例の波長分波器18、光ゲート19と同様である。

【0078】
次に、2ビット目の光論理回路4-2内の光源50-2は、信号“1”に対応する(N-2)個の異なる波長λ3,・・・,λNが多重された光信号を出力する。光源51-2は、信号“0”に対応する(N-2)個の異なる波長λ3’,・・・,λN’が多重された光信号を出力する。ただし、本実施例では、N=3である。

【0079】
ここで、1ビット目の光論理回路4-1の光ゲート17-1から出力される伝搬信号は、複数の波長λ2,・・・,λN,λ2’,・・・,λN’が多重された光信号である。
そこで、2ビット目の光論理回路4-2内のWDM(Wavelength Division Multiplexing)フィルタ53-2は、下位ビットの光論理回路4-1から出力される伝搬信号の内、自身のビットに対応する波長λ2,λ2’の光信号を、下位ビットからの桁上げ信号C2,バーC2として取り出して波長分波器18-2に入力し、その他の波長λ3,・・・,λN,λ3’,・・・,λN’の光信号をそのまま通過させて光ゲート17-2に入力する。

【0080】
pass/block型の光ゲート12-2,13-2、波長合波器14-2、XOR回路16-2、pass/cross型の光ゲート17-2の動作は、それぞれ第1の実施例の光ゲート12,13、波長合波器14、XOR回路16、光ゲート17と同様である。波長分波器18-2、pass/cross型の光ゲート19-2の動作は、それぞれ第1の実施例の波長分波器18、光ゲート19と同様である。

【0081】
次に、最上位ビットの3ビット目の光論理回路4-3内のXOR回路16-3の動作は、第1の実施例のXOR回路16と同様である。この最上位ビットでは、pass/cross型の光ゲート17は不要である。

【0082】
2ビット目の光論理回路4-2の光ゲート17-2から出力される伝搬信号は、複数の波長λ3,・・・,λN,λ3’,・・・,λN’が多重された光信号である。ただし、本実施例では、N=3なので、2ビット目のようにWDMフィルタを用いる必要はなく、3ビット目の光論理回路4-3に対応する波長λ3,λ3’の光信号が、下位ビットからの桁上げ信号C3,バーC3として波長分波器18-3に入力される。

【0083】
波長分波器18-3、pass/cross型の光ゲート19-3の動作は、それぞれ第1の実施例の波長分波器18、光ゲート19と同様である。

【0084】
こうして、第1の実施例と同様の全加算器を実現することができる。最上位ビットを除くビットの光論理回路4では、光源50は、自身のビットiよりも上位のビットの個数M(Mは1以上N以下の整数で、M=N-i)の異なる波長λi,・・・,λNが多重された光信号を出力すればよく、光源51は、個数Mの異なる波長λi’,・・・,λN’が多重された光信号を出力すればよい。

【0085】
最下位ビットと最上位ビットとを除くビットの光論理回路4では、第1の実施例の分波器15の代わりに、WDMフィルタ53を設け、下位ビットからの伝搬信号の内、自身のビットiに対応する波長λi,λi’の光信号を、下位ビット(i-1)から自身のビットiへの桁上げ信号として取り出して波長分波器18に入力し、その他の波長の光信号を光ゲート17に入力すればよい。

【0086】
最下位ビットの光論理回路4では、自身のビットiへの桁上げ信号Ci=“0”に対応する波長λi’の光信号を出力する光源52を設けるようにすればよい。
最上位ビットの光論理回路4では、下位ビットからの桁上げ信号をそのまま波長分波器18に入力すればよい。また最上位ビットの出力Siを最終桁上値とする場合は、最上位ビットの光論理回路4への入力Xi,Yiはともにゼロであるため、この場合は最上位ビットの光論理回路4を図10の回路に置き換えてもよい。
本実施例によれば、桁上げ信号の電力分岐損を減らすことが可能となる。
【産業上の利用可能性】
【0087】
本発明は、光回路、または光回路と電気回路の混合回路で行う論理演算に適用することができる。
【符号の説明】
【0088】
1,2,3,4…光論理回路、10,11,21,22,30,31,50~52…光源、12,13,17,19,23,25,26,32,34,36…光ゲート、14,27…波長合波器、15,24,33…分波器、16…XOR回路、18,35,40…波長分波器、20…波長フィルタ、37,38,41,42…フォトダイオード、39,43…加減算器、53…WDMフィルタ。
図面
【図1】
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【図2】
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【図19】
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