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Specification :(In Japanese)多段増幅回路

Country (In Japanese)日本国特許庁(JP)
Gazette (In Japanese)公開特許公報(A)
Publication number P2019-213055A
Date of publication of application Dec 12, 2019
Title of the invention, or title of the device (In Japanese)多段増幅回路
IPC (International Patent Classification) H03F   1/48        (2006.01)
FI (File Index) H03F 1/48
Number of claims or invention 7
Filing form OL
Total pages 19
Application Number P2018-107705
Date of filing Jun 5, 2018
Exceptions to lack of novelty of invention (In Japanese)特許法第30条第2項適用申請有り [公開の事実] ▲1▼開催日:2018年2月13日 ▲2▼集会名、開催場所:国立大学法人京都大学 大学院 情報学研究科 29年度通信情報システム専攻 修士論文発表会 国立大学法人京都大学 総合研究9号館北館1階N1(京都府京都市左京区吉田本町36番地1) ▲3▼公開者:平塚 晶崇
Inventor, or creator of device (In Japanese)【氏名】田仲 顕至
【氏名】福山 裕之
【氏名】野坂 秀之
【氏名】小野寺 秀俊
【氏名】平塚 昌崇
Applicant (In Japanese)【識別番号】000004226
【氏名又は名称】日本電信電話株式会社
【識別番号】504132272
【氏名又は名称】国立大学法人京都大学
Representative (In Japanese)【識別番号】100098394、【弁理士】、【氏名又は名称】山川 茂樹
【識別番号】100153006、【弁理士】、【氏名又は名称】小池 勇三
【識別番号】100064621、【弁理士】、【氏名又は名称】山川 政樹
Request for examination (In Japanese)未請求
Theme code 5J500
F-term 5J500AA01
5J500AC62
5J500AF10
5J500AH10
5J500AH25
5J500AH29
5J500AK04
5J500AS13
5J500AT03
Abstract (In Japanese)【課題】従来よりも広帯域な多段増幅回路を提供する。
【解決手段】多段増幅回路は、縦続接続された増幅回路A1,A2と、後段の増幅回路A1の正側電源端子PTと正側電源線PLとの間、および増幅回路A1の負側電源端子NTと負側電源線NLとの間の少なくとも一方に挿入された受動回路1,2とを備える。受動回路1,2の特性は、増幅回路A2の利得が初段の増幅回路A1の遮断周波数よりも高い周波数で上昇するように設定される。
【選択図】 図1
Scope of claims (In Japanese)【請求項1】
縦続接続された複数の増幅回路と、
初段以外の1つ以上の前記増幅回路の正側電源端子と正側電源線との間、および初段以外の1つ以上の前記増幅回路の負側電源端子と負側電源線との間の少なくとも一方に挿入された受動回路とを備え、
前記受動回路の特性は、この受動回路が挿入された1つ以上の前記増幅回路の利得が初段の前記増幅回路の遮断周波数よりも高い周波数で上昇するように設定されることを特徴とする多段増幅回路。
【請求項2】
請求項1記載の多段増幅回路において、
前記受動回路は、
初段以外の1つ以上の前記増幅回路の正側電源端子と正側電源線との間、および初段以外の1つ以上の前記増幅回路の負側電源端子と負側電源線との間の少なくとも一方に挿入された抵抗と、
この抵抗と並列に設けられた容量とから構成されることを特徴とする多段増幅回路。
【請求項3】
請求項1記載の多段増幅回路において、
前記受動回路は、
初段以外の2つの前記増幅回路のうち第1の増幅回路の正側電源端子と正側電源線との間、および前記第1の増幅回路の負側電源端子と負側電源線との間の少なくとも一方に挿入された第1の抵抗と、
初段以外の2つの前記増幅回路のうち前記第1の増幅回路と異なる第2の増幅回路の正側電源端子と正側電源線との間、および前記第2の増幅回路の負側電源端子と負側電源線との間の少なくとも一方に挿入された第2の抵抗と、
一端が前記第1の抵抗の第1の増幅回路側の端子に接続され、他端が前記第2の抵抗の第2の増幅回路側の端子に接続された容量とから構成され、
初段以外の2つの前記増幅回路は、反転増幅回路であることを特徴とする多段増幅回路。
【請求項4】
請求項2または3記載の多段増幅回路において、
MOSトランジスタのゲートとソース間の容量を、前記受動回路の容量として用いることを特徴とする多段増幅回路。
【請求項5】
請求項1乃至4のいずれか1項に記載の多段増幅回路において、
初段以外の前記増幅回路は、ソース接地増幅回路であることを特徴とする多段増幅回路。
【請求項6】
請求項1乃至4のいずれか1項に記載の多段増幅回路において、
初段以外の前記増幅回路は、インバータ増幅回路であることを特徴とする多段増幅回路。
【請求項7】
請求項1乃至6のいずれか1項に記載の多段増幅回路において、
初段の前記増幅回路は、入力端子と出力端子との間に挿入された帰還抵抗を有するトランスインピーダンス増幅回路であることを特徴とする多段増幅回路。
Detailed description of the invention (In Japanese)【技術分野】
【0001】
本発明は、電気信号の増幅に利用される多段増幅回路に関する技術であって、特に広帯域化や、低消費電力化、省面積化、低雑音化が可能な技術に関するものである。
【背景技術】
【0002】
従来の多段増幅回路は、図19に示すように同程度の利得と帯域とを持つ複数の増幅回路A1,A2を直列に接続することで構成される。図19のINは信号入力端子、OUTは信号出力端子、PLは正側電源線、NLは負側電源線である。1段の増幅回路と多段増幅回路で同等の利得・帯域を実現した場合、多段増幅回路の方が消費電力が低くなるという特徴を持つ(非特許文献1参照)。
【0003】
従来の多段増幅回路で例えばTIA(Transimpedance Amplifier)を実現した場合、同程度の周波数特性の複数の増幅回路を直列に接続することから、減衰傾度が大きくなり、-3dB帯域が狭くなるという課題があった。
【0004】
図20(A)は増幅回路A1の周波数特性を示す図、図20(B)は増幅回路A2の周波数特性を示す図、図20(C)は増幅回路A1,A2を直列に接続した多段増幅回路の周波数特性を示す図である。増幅回路A1,A2の利得をG、遮断周波数をf-3dBとすると、多段増幅回路の利得G’は、増幅回路A1,A2の利得Gよりも大きくなる。一方、多段増幅回路の遮断周波数f’-3dBは、増幅回路A1,A2の遮断周波数f-3dBよりも低くなってしまう。
【先行技術文献】
【0005】

【非特許文献1】C.-H.Wu,C.-H.Lee,W.-S.Chen,and S.-I.Liu,“CMOS wideband amplifiers using multiple inductive-series peaking technique”,IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL. 40, NO. 2,2005
【発明の概要】
【発明が解決しようとする課題】
【0006】
本発明は、上記課題を解決するためになされたもので、従来よりも広帯域な多段増幅回路を提供することを目的とする。
【課題を解決するための手段】
【0007】
本発明の多段増幅回路は、縦続接続された複数の増幅回路と、初段以外の1つ以上の前記増幅回路の正側電源端子と正側電源線との間、および初段以外の1つ以上の前記増幅回路の負側電源端子と負側電源線との間の少なくとも一方に挿入された受動回路とを備え、前記受動回路の特性は、この受動回路が挿入された1つ以上の前記増幅回路の利得が初段の前記増幅回路の遮断周波数よりも高い周波数で上昇するように設定されることを特徴とするものである。
【0008】
また、本発明の多段増幅回路の1構成例(第1~第5の実施例)において、前記受動回路は、初段以外の1つ以上の前記増幅回路の正側電源端子と正側電源線との間、および初段以外の1つ以上の前記増幅回路の負側電源端子と負側電源線との間の少なくとも一方に挿入された抵抗と、この抵抗と並列に設けられた容量とから構成されることを特徴とするものである。
また、本発明の多段増幅回路の1構成例(第6~第10の実施例)において、前記受動回路は、初段以外の2つの前記増幅回路のうち第1の増幅回路の正側電源端子と正側電源線との間、および前記第1の増幅回路の負側電源端子と負側電源線との間の少なくとも一方に挿入された第1の抵抗と、初段以外の2つの前記増幅回路のうち前記第1の増幅回路と異なる第2の増幅回路の正側電源端子と正側電源線との間、および前記第2の増幅回路の負側電源端子と負側電源線との間の少なくとも一方に挿入された第2の抵抗と、一端が前記第1の抵抗の第1の増幅回路側の端子に接続され、他端が前記第2の抵抗の第2の増幅回路側の端子に接続された容量とから構成され、初段以外の2つの前記増幅回路は、反転増幅回路であることを特徴とするものである。
【0009】
また、本発明の多段増幅回路の1構成例(第3、第7、第9の実施例)は、MOSトランジスタのゲートとソース間の容量を、前記受動回路の容量として用いることを特徴とするものである。
また、本発明の多段増幅回路の1構成例(第1、第2の実施例)において、初段以外の前記増幅回路は、ソース接地増幅回路である。
また、本発明の多段増幅回路の1構成例(第4、第8~第10の実施例)において、初段以外の前記増幅回路は、インバータ増幅回路である。
また、本発明の多段増幅回路の1構成例(第10の実施例)において、初段の前記増幅回路は、入力端子と出力端子との間に挿入された帰還抵抗を有するトランスインピーダンス増幅回路である。
【発明の効果】
【0010】
本発明によれば、初段以外の1つ以上の増幅回路の正側電源端子と正側電源線との間、および初段以外の1つ以上の増幅回路の負側電源端子と負側電源線との間の少なくとも一方に受動回路を挿入し、受動回路の特性を、この受動回路が挿入される1つ以上の増幅回路の利得が初段の増幅回路の遮断周波数よりも高い周波数で上昇するように設定することにより、高周波において利得を向上させることができるので、従来よりも広帯域な多段増幅回路を実現することができる。
【0011】
また、本発明では、受動回路を抵抗と容量の並列回路から構成することにより、受動回路を能動素子で実現する場合に比べて多段増幅回路の消費電力を低減することができる。また、本発明では、受動回路をインダクタで実現する場合に比べて多段増幅回路の省面積化を実現することができる。
【0012】
また、本発明では、受動回路を第1、第2の抵抗と容量とから構成することにより、受動回路を抵抗と容量の並列回路から構成する場合に比べて多段増幅回路の省面積化を実現することができる。
【0013】
また、本発明では、MOSトランジスタのゲートとソース間の容量を、受動回路の容量として用いることにより、多段増幅回路の更なる省面積化が可能となる。
【図面の簡単な説明】
【0014】
【図1】図1は、本発明の多段増幅回路の構成を示すブロック図である。
【図2】図2は、本発明の多段増幅回路の周波数特性を説明する図である。
【図3】図3は、本発明の第1の実施例に係る多段増幅回路の構成を示す回路図である。
【図4】図4は、本発明の第1の実施例に係る多段増幅回路の周波数特性を説明する図である。
【図5】図5は、本発明の第2の実施例に係る多段増幅回路の構成を示す回路図である。
【図6】図6は、本発明の第3の実施例に係る多段増幅回路の構成を示す回路図である。
【図7】図7は、本発明の第4の実施例に係る多段増幅回路の構成を示す回路図である。
【図8】図8は、本発明の第5の実施例に係る多段増幅回路の構成を示す回路図である。
【図9】図9は、本発明の第5の実施例に係る多段増幅回路の周波数特性を説明する図である。
【図10】図10は、従来の多段増幅回路の構成を示す回路図である。
【図11】図11は、本発明の第4の実施例と第5の実施例を組み合わせた多段増幅回路の構成を示す回路図である。
【図12】図12は、図11の各増幅回路の周波数特性および多段増幅回路の周波数特性を示す図である。
【図13】図13は、図10と図11の多段増幅回路の周波数特性を示す図である。
【図14】図14は、本発明の第6の実施例に係る多段増幅回路の構成を示す回路図である。
【図15】図15は、本発明の第7の実施例に係る多段増幅回路の構成を示す回路図である。
【図16】図16は、本発明の第8の実施例に係る多段増幅回路の構成を示す回路図である。
【図17】図17は、本発明の第9の実施例に係る多段増幅回路の構成を示す回路図である。
【図18】図18は、本発明の第10の実施例に係る多段増幅回路の構成を示す回路図である。
【図19】図19は、従来の多段増幅回路の構成を示すブロック図である。
【図20】図20は、従来の多段増幅回路の周波数特性を説明する図である。
【発明を実施するための形態】
【0015】
[発明の概要]
本発明では、多段増幅回路における初段以外の増幅回路と電源線との間に受動回路を挿入する。従来の技術では、増幅回路と電源線との間に、抵抗などの周波数によってインピーダンスが変動しない素子を挿入する。これに対して、本発明では、図1に示すように、後段の増幅回路A2と電源線PL,NLとの間に、周波数によってインピーダンスが変動する受動回路1,2を挿入する。図1のPTは増幅回路A2の正側電源端子、NTは増幅回路A2の負側電源端子である。本発明により、信号が入力された際に、増幅回路A2と電源線PL,NLの電位差の変動に応じて利得を変動させ、高周波において利得を向上させることができる。

【0016】
図2(A)は図1の増幅回路A1の周波数特性を示す図、図2(B)は図1の増幅回路A2の周波数特性を示す図、図2(C)は増幅回路A1,A2を縦続接続した多段増幅回路の周波数特性を示す図である。受動回路1,2を挿入したことにより、図2(B)に示すように増幅回路A2の周波数特性は高周波で利得が増大する特性となる。増幅回路A1の利得をGA1、遮断周波数をf-3dBとすると、多段増幅回路の利得G’は増幅回路A1の利得GA1よりも大きくなり、多段増幅回路の遮断周波数f’-3dBは増幅回路A1の遮断周波数f-3dBよりも高くなる。

【0017】
[第1の実施例]
以下、本発明の実施例について図面を参照して説明する。図3は本発明の第1の実施例に係る多段増幅回路の構成を示す回路図であり、図1と同一の構成には同一の符号を付してある。本実施例の多段増幅回路は、縦続接続された増幅回路A1,A2aと、後段の増幅回路A2aの負側電源端子と負側電源線NLとの間に挿入された受動回路2aとから構成される。

【0018】
増幅回路A2aは、ゲート(増幅回路A2aの入力端子)が増幅回路A1の出力端子に接続され、ドレイン(増幅回路A2aの出力端子および正側電源端子)が多段増幅回路の信号出力端子OUTに接続されたnMOSトランジスタQ1と、一端が正側電源線PLに接続され、他端がnMOSトランジスタQ1のドレインに接続された負荷抵抗R1とから構成される。増幅回路A2aは、nMOSトランジスタQ1と負荷抵抗R1とからなるソース接地増幅回路である。

【0019】
受動回路2aは、一端がnMOSトランジスタQ1のソース(増幅回路A2aの負側電源端子)に接続され、他端が負側電源線NLに接続された抵抗R2と、一端がnMOSトランジスタQ1のソースに接続され、他端が負側電源線NLに接続された容量C1とから構成される。このように本実施例の受動回路2aは、抵抗R2と容量C1とからなる並列回路である。

【0020】
受動回路2aのインピーダンスは、入力周波数が0に近づくにつれてRs(Rsは抵抗R2の抵抗値)に近づき、入力周波数が無限大に近づくにつれて0に近づく。入力周波数が0の時の増幅回路A2aの利得は、Rd/Rs(Rdは負荷抵抗R1の抵抗値)となる。ここで、増幅回路A2aのトランスコンダクタンスをgmとすると、Rs>>1/gmとなることを仮定した。このことから、増幅回路A2aの低周波での利得は、負荷抵抗値がRdの一般的なソース接地増幅回路に比べ、低下する。

【0021】
しかしながら、増幅回路A2aの高周波での利得は、受動回路2aのインピーダンスが0となるため、負荷抵抗値がRdの一般的なソース接地増幅回路と同程度に復帰する。このことにより、図2(B)と同様に高周波で利得が増大する増幅回路A2aを実現することができる。

【0022】
図4(A)は図3の増幅回路A1の周波数特性を示す図、図4(B)は図3の増幅回路A2aの周波数特性を示す図、図4(C)は増幅回路A1,A2aを縦続接続した多段増幅回路の周波数特性を示す図である。本実施例では、初段の増幅回路A1の遮断周波数をf1、後段の増幅回路A2aの利得が上昇するゼロ点の周波数をf2とすると、次式が成立するように設計すればよい。
f1<f2 ・・・(1)

【0023】
このような周波数特性の設定を行うことにより、利得G’が増幅回路A1の利得GA1よりも大きく、遮断周波数f’-3dBが増幅回路A1の遮断周波数f1よりも高い多段増幅回路を実現することができる。本実施例の一般的な設計方法では、増幅回路A2aの高周波での利得が所望の値になるように、負荷抵抗R1の抵抗値Rdと抵抗R2の抵抗値Rsとを設定し、式(1)を満たすように容量C1の容量値を設定すればよい。

【0024】
本実施例では、受動回路2aを抵抗R2と容量C1とから構成することにより、受動回路を能動素子で実現する場合に比べて多段増幅回路の消費電力を低減することができる。また、本実施例では、受動回路をインダクタで実現する場合に比べて回路の省面積化を実現することができる。

【0025】
[第2の実施例]
次に、本発明の第2の実施例について説明する。図5は本発明の第2の実施例に係る多段増幅回路の構成を示す回路図であり、図1、図3と同一の構成には同一の符号を付してある。本実施例の多段増幅回路は、縦続接続された増幅回路A1,A2bと、後段の増幅回路A2bの正側電源端子と正側電源線PLとの間に挿入された受動回路1bとから構成される。

【0026】
増幅回路A2bは、ゲート(増幅回路A2bの入力端子)が増幅回路A1の出力端子に接続され、ドレイン(増幅回路A2bの出力端子および負側電源端子)が多段増幅回路の信号出力端子OUTに接続されたpMOSトランジスタQ2と、一端がpMOSトランジスタQ2のドレインに接続され、他端が負側電源線NLに接続された負荷抵抗R3とから構成される。増幅回路A2bは、pMOSトランジスタQ2と負荷抵抗R3とからなるソース接地増幅回路である。

【0027】
受動回路1bは、一端が正側電源線PLに接続され、他端がpMOSトランジスタQ2のソース(増幅回路A2bの正側電源端子)に接続された抵抗R4と、一端が正側電源線PLに接続され、他端がpMOSトランジスタQ2のソースに接続された容量C2とから構成される。受動回路1bは、抵抗R4と容量C2とからなる並列回路である。

【0028】
受動回路1bのインピーダンスは、入力周波数が0に近づくにつれてRs(Rsは抵抗R4の抵抗値)に近づき、入力周波数が無限大に近づくにつれて0に近づく。入力周波数が0の時の増幅回路A2bの利得は、Rd/Rs(Rdは負荷抵抗R3の抵抗値)となる。第1の実施例と同様に、増幅回路A2bのトランスコンダクタンスをgmとすると、Rs>>1/gmとなることを仮定した。このことから、増幅回路A2bの低周波での利得は、負荷抵抗値がRdの一般的なソース接地増幅回路に比べ、低下する。

【0029】
しかしながら、増幅回路A2bの高周波での利得は、受動回路1bのインピーダンスが0となるため、負荷抵抗値がRdの一般的なソース接地増幅回路と同程度に復帰する。このことにより、図4(B)と同様に高周波で利得が増大する増幅回路A2bを実現することができる。

【0030】
本実施例では、第1の実施例と同様に、初段の増幅回路A1の遮断周波数をf1、後段の増幅回路A2bの利得が上昇するゼロ点の周波数をf2とすると、式(1)が成立するように設計すればよい。これにより、図4(C)に示した第1の実施例の多段増幅回路と同様に、利得G’が増幅回路A1の利得GA1よりも大きく、遮断周波数f’-3dBが増幅回路A1の遮断周波数f1よりも高い多段増幅回路を実現することができる。本実施例の一般的な設計方法では、増幅回路A2bの高周波での利得が所望の値になるように、負荷抵抗R3の抵抗値Rdと抵抗R4の抵抗値Rsとを設定し、式(1)を満たすように容量C2の容量値を設定すればよい。

【0031】
本実施例では、受動回路1bを抵抗R4と容量C2とから構成することにより、受動回路を能動素子で実現する場合に比べて多段増幅回路の消費電力を低減することができる。また、本実施例では、受動回路をインダクタで実現する場合に比べて多段増幅回路の省面積化を実現することができる。

【0032】
なお、第1、第2の実施例において、後段の増幅回路A2a,A2bはソース接地増幅回路以外の構成の増幅回路であってもよい。

【0033】
[第3の実施例]
次に、本発明の第3の実施例について説明する。図6は本発明の第3の実施例に係る多段増幅回路の構成を示す回路図であり、図1、図3、図5と同一の構成には同一の符号を付してある。本実施例の多段増幅回路は、縦続接続された増幅回路A1,A2bと、後段の増幅回路A2bの正側電源端子PTと正側電源線PLとの間に挿入された受動回路1cとから構成される。

【0034】
受動回路1cは、第2の実施例の容量C2の代わりに、ゲートが正側電源線PLに接続され、ソースとドレインとボディとが増幅回路A2bの正側電源端子PTに接続されたnMOSトランジスタQ3を用いたものである。微細プロセスのMOSトランジスタはゲートとソース間に非常に薄い酸化膜を持つことから、図6に示したような構成をとることで、正側電源線PLと増幅回路A2bの正側電源端子PTとの間に容量C2を挿入した場合と同様の振る舞いとなる。nMOSトランジスタQ3の代わりに、ゲートが正側電源線PLに接続され、ソースとドレインとボディとが増幅回路A2bの正側電源端子PTに接続されたpMOSトランジスタを用いてもよい。

【0035】
本実施例では、受動回路1cを第2の実施例に適用した例で説明しているが、第1の実施例の容量C1の代わりに、ゲートが負側電源線NLに接続され、ソースとドレインとボディとが増幅回路A2aの負側電源端子に接続されたnMOSトランジスタまたはpMOSトランジスタを用いてもよい。

【0036】
また、本実施例においてnMOSトランジスタまたはpMOSトランジスタの向きを反転させて、nMOSトランジスタまたはpMOSトランジスタのソースとドレインとボディとを正側電源線PLまたは負側電源線NLに接続し、ゲートを増幅回路A2bの正側電源端子または増幅回路A2aの負側電源端子に接続するようにしてもよい。
また、上記で説明したとおり、後段の増幅回路A2a,A2bはソース接地増幅回路以外の構成の増幅回路であってもよい。

【0037】
微細プロセスのMOSトランジスタのゲートとソース間の酸化膜はMIM(Metal Insulator Metal)容量で使われる絶縁膜に比べて薄いため、本実施例では、第1、第2の実施例と同様の効果に加え、面積あたりの容量値を高くすることが可能となる。さらに、第1、第2の実施例のように容量C1,C2を配置する場合、不要な容量結合を避けるために容量C1,C2の直上に他の素子を配置することができないが、本実施例のようにMOSトランジスタを容量として用いる場合には、MOSトランジスタの直上に他の素子を配置することができる。その結果、本実施例では、多段増幅回路の更なる省面積化が可能となる。

【0038】
[第4の実施例]
次に、本発明の第4の実施例について説明する。図7は本発明の第4の実施例に係る多段増幅回路の構成を示す回路図であり、図1、図3、図5、図6と同一の構成には同一の符号を付してある。本実施例の多段増幅回路は、縦続接続された増幅回路A1,A2dと、後段の増幅回路A2dの正側電源端子と正側電源線PLとの間に挿入された受動回路1dと、増幅回路A2dの負側電源端子と負側電源線NLとの間に挿入された受動回路2dとから構成される。

【0039】
増幅回路A2dは、ゲート(増幅回路A2dの入力端子)が増幅回路A1の出力端子に接続され、ドレイン(増幅回路A2dの出力端子)が多段増幅回路の信号出力端子OUTに接続されたpMOSトランジスタQ4と、ゲート(増幅回路A2dの入力端子)が増幅回路A1の出力端子に接続され、ドレイン(増幅回路A2dの出力端子)が多段増幅回路の信号出力端子OUTに接続されたnMOSトランジスタQ5とから構成される。増幅回路A2dは、pMOSトランジスタQ4とnMOSトランジスタQ5とからなるインバータ増幅回路である。

【0040】
受動回路1dは、一端が正側電源線PLに接続され、他端がpMOSトランジスタQ4のソース(増幅回路A2dの正側電源端子)に接続された抵抗R5と、一端が正側電源線PLに接続され、他端がpMOSトランジスタQ4のソースに接続された容量C3とから構成される。このように本実施例の受動回路1dは、抵抗R5と容量C3とからなる並列回路である。

【0041】
受動回路2dは、一端がnMOSトランジスタQ5のソース(増幅回路A2dの負側電源端子)に接続され、他端が負側電源線NLに接続された抵抗R6と、一端がnMOSトランジスタQ5のソースに接続され、他端が負側電源線NLに接続された容量C4とから構成される。受動回路2dは、抵抗R6と容量C4とからなる並列回路である。

【0042】
インバータ増幅回路では、入力信号の大きさによって、pMOSトランジスタQ4またはnMOSトランジスタQ5のどちらか一方がオフ状態となり、負荷抵抗とみなせる。すなわち、pMOSトランジスタQ4がオフ状態の場合にはpMOSトランジスタQ4がnMOSトランジスタQ5の負荷抵抗となり、nMOSトランジスタQ5がオフ状態の場合にはnMOSトランジスタQ5がpMOSトランジスタQ4の負荷抵抗となる。さらに、pMOSトランジスタQ4がオフ状態の場合には、pMOSトランジスタQ4と抵抗R5とが直列に接続されるため、nMOSトランジスタQ5の負荷抵抗が大きくなる。さらに、nMOSトランジスタQ5がオフ状態の場合には、nMOSトランジスタQ5と抵抗R6とが直列に接続されるため、pMOSトランジスタQ4の負荷抵抗が大きくなる。

【0043】
本実施例においても、初段の増幅回路A1の遮断周波数をf1、後段の増幅回路A2dの利得が上昇するゼロ点の周波数をf2とすると、式(1)を満たすように容量C3,C4の容量値を設定すればよい。

【0044】
本実施例では、受動回路1dを抵抗R5と容量C3とから構成し、受動回路2dを抵抗R6と容量C4とから構成することにより、これら受動回路を能動素子で実現する場合に比べて回路の消費電力を低減することができる。また、本実施例では、受動回路をインダクタで実現する場合に比べて回路の省面積化を実現することができる。さらに、本実施例では、第1、第2の実施例のように片側の電源線に受動回路を設ける場合に比べて多段増幅回路の利得を向上させることができる。

【0045】
なお、増幅回路A2dとしてインバータ増幅回路を用いる場合に、増幅回路A2dの正側電源端子と正側電源線PLとの間、および負側電源端子と負側電源線NLとの間のどちらか一方のみに受動回路を挿入するようにしてもよい。

【0046】
[第5の実施例]
次に、本発明の第5の実施例について説明する。図8は本発明の第5の実施例に係る多段増幅回路の構成を示す回路図であり、図1、図3、図5~図7と同一の構成には同一の符号を付してある。本実施例の多段増幅回路は、縦続接続された増幅回路A1~A3と、増幅回路A2の負側電源端子NTと負側電源線NLとの間に挿入された受動回路2eと、増幅回路A3の負側電源端子NTと負側電源線NLとの間に挿入された受動回路4eとから構成される。

【0047】
受動回路2eは、一端が増幅回路A2の負側電源端子NTに接続され、他端が負側電源線NLに接続された抵抗R7と、一端が増幅回路A2の負側電源端子NTに接続され、他端が負側電源線NLに接続された容量C5とから構成される。

【0048】
受動回路4eは、一端が増幅回路A3の負側電源端子NTに接続され、他端が負側電源線NLに接続された抵抗R8と、一端が増幅回路A3の負側電源端子NTに接続され、他端が負側電源線NLに接続された容量C6とから構成される。

【0049】
図9(A)は図8の増幅回路A1の周波数特性を示す図、図9(B)は図8の増幅回路A2の周波数特性を示す図、図9(C)は図8の増幅回路A3の周波数特性を示す図、図9(D)は増幅回路A1~A3を縦続接続した多段増幅回路の周波数特性を示す図である。増幅回路A1~A3としてソース接地増幅回路を仮定した場合、増幅回路A2と並列回路(受動回路2e)の等価トランスコンダクタンスと等価出力抵抗より、2段目の増幅回路A2の利得が上昇するゼロ点の周波数f2は次式のようになる。
f2=1/(2πRC) ・・・(2)

【0050】
式(2)のRは受動回路2eの抵抗R7の抵抗値、Cは受動回路2eの容量C5の容量値である。受動回路4eの抵抗R8の抵抗値をR、受動回路4eの容量C6の容量値をCとすれば、3段目の増幅回路A3の利得が上昇するゼロ点の周波数f3についても式(2)で表すことができる。初段の増幅回路A1の遮断周波数をf1とすると、次の式(3)~式(5)のいずれかが成立するように設計すればよい。
f1<f2<f3 ・・・(3)
f1<f3<f2 ・・・(4)
f1<f2=f3 ・・・(5)

【0051】
このような周波数特性の設定を行うことにより、利得G’が増幅回路A1の利得GA1よりも大きく、遮断周波数f’-3dBが増幅回路A1の遮断周波数f1よりも高い多段増幅回路を実現することができる。本実施例の一般的な設計方法では、増幅回路A2,A3の高周波での利得が所望の値になるように、抵抗R7,R8の抵抗値を設定し、式(3)~式(5)のいずれかを満たすように容量C5,C6の容量値を設定すればよい。

【0052】
本実施例では、複数の増幅回路A2,A3に受動回路2e,4eを設け、それぞれの増幅回路A2,A2の利得が上昇するゼロ点の周波数f2,f3を初段の増幅回路A1の遮断周波数f1よりも高くすることにより、第1~第4の実施例と比較して多段増幅回路の-3dB帯域をさらに延伸させることができる。

【0053】
本実施例では、受動回路2eを抵抗R7と容量C5とから構成し、受動回路4eを抵抗R8と容量C6とから構成することにより、これら受動回路を能動素子で実現する場合に比べて多段増幅回路の消費電力を低減することができる。また、本実施例では、受動回路をインダクタで実現する場合に比べて多段増幅回路の省面積化を実現することができる。また、本実施例では、後段の増幅回路A2,A3で帯域を延伸することができるので、初段の増幅回路A1に設ける帰還抵抗をより大きくすることができ、さらにSN比の良いTIAを実現することができる。

【0054】
なお、本実施例では、増幅回路A2と受動回路2e、および増幅回路A3と受動回路4eのそれぞれの構成として、第1の実施例の増幅回路A2aと受動回路2aに相当する構成を用いたが、これに限るものではなく、第2の実施例に相当する構成を用いてもよいし、第3の実施例に相当する構成を用いてもよいし、第4の実施例に相当する構成を用いてもよい。また、第4の実施例で説明したとおり、増幅回路A2,A3としてインバータ増幅回路を用いる場合、増幅回路A2,A3の正側電源端子と正側電源線PLとの間、および負側電源端子と負側電源線NLとの間のどちらか一方のみに受動回路を挿入するようにしてもよい。また、本実施例では、受動回路を挿入する増幅回路を2段としたが、3段以上としてもよいことは言うまでもない。

【0055】
ここで、第4の実施例と第5の実施例を組み合わせた回路を非特許文献1に開示された従来の回路と比較し、本発明の帯域延伸効果を検証した。図10に非特許文献1に開示された従来の多段増幅回路の構成を示し、図11に第4の実施例と第5の実施例を組み合わせた多段増幅回路の構成を示す。

【0056】
初段の増幅回路A1fは、pMOSトランジスタQ6と、nMOSトランジスタQ7と、帰還抵抗R9とから構成される。2段目の増幅回路A2fは、pMOSトランジスタQ8と、nMOSトランジスタQ9と、帰還抵抗R10とから構成される。3段目の増幅回路A3fは、pMOSトランジスタQ10と、nMOSトランジスタQ11と、帰還抵抗R11とから構成される。

【0057】
2段目の増幅回路A2fと正側電源線PLとの間に挿入された受動回路1fは、抵抗R12と容量C7の並列回路からなる。増幅回路A2fと負側電源線NLとの間に挿入された受動回路2fは、抵抗R13と容量C8の並列回路からなる。3段目の増幅回路A3fと正側電源線PLとの間に挿入された受動回路3fは、抵抗R14と容量C9の並列回路からなる。増幅回路A3fと負側電源線NLとの間に挿入された受動回路4fは、抵抗R15と容量C10の並列回路からなる。

【0058】
ここでは、帰還抵抗R9~R11の抵抗値を300Ωとし、pMOSトランジスタQ6,Q8,Q10のサイズを60nm×54μm、nMOSトランジスタQ7,Q9,Q11のサイズを60nm×36μmとした。また、抵抗R12~R15の抵抗値を20Ωとし、容量C7,C8の容量値を6pF、容量C9,C10の容量値を3pFとした。

【0059】
図12は図11の各増幅回路A1f~A3fの周波数特性、および増幅回路A1f~A3fを縦続接続した多段増幅回路の周波数特性を示す図である。図12の120は初段の増幅回路A1fの周波数特性、121は2段目の増幅回路A2fの周波数特性、122は3段目の増幅回路A3fの周波数特性、123は多段増幅回路の周波数特性を示している。図11の初段の増幅回路A1fについては直流付近に利得のピークが現れ、2段目の増幅回路A2fについては4GHz付近に利得のピークが現れ、3段目の増幅回路A3fについては12GHz付近に利得のピークが現れている。

【0060】
図13は図10と図11の多段増幅回路の周波数特性を示す図である。図13の130は図10の多段増幅回路の周波数特性、131は図11の多段増幅回路の周波数特性を示している。図11の構成によれば、図10の従来の多段増幅回路と比較して9GHz帯域が延伸していることが分かる。

【0061】
[第6の実施例]
次に、本発明の第6の実施例について説明する。図14は本発明の第6の実施例に係る多段増幅回路の構成を示す回路図であり、図1、図3、図5~図8と同一の構成には同一の符号を付してある。本実施例の多段増幅回路は、縦続接続された増幅回路A1,A2g,A3gと、増幅回路A2g,A3gの正側電源端子PTと正側電源線PLとの間に挿入された受動回路5gとから構成される。

【0062】
本実施例の2つの増幅回路A2g,A3gは反転増幅回路である。受動回路5gは、一端が正側電源線PLに接続され、他端が増幅回路A2gの正側電源端子PTに接続された抵抗R16と、一端が正側電源線PLに接続され、他端が増幅回路A3gの正側電源端子PTに接続された抵抗R17と、一端が抵抗R16の増幅回路A2g側の端子に接続され、他端が抵抗R17の増幅回路A3g側の端子に接続された容量C11とから構成される。

【0063】
容量C11の容量値をC/2とすると、本実施例の多段増幅回路の利得向上効果は、第5の実施例の容量C5,C6の容量値が2つともCであり、増幅器A2,A3が反転増幅回路である場合と等価になる。
本実施例においても、初段の増幅回路A1の遮断周波数をf1、2段目の増幅回路A2gの利得が上昇するゼロ点の周波数をf2、3段目の増幅回路A3gの利得が上昇するゼロ点の周波数をf3とすれば、式(3)~式(5)のいずれかが成立するように設計すればよい。

【0064】
本実施例では、抵抗R16とR17にそれぞれ並列に2つの容量を挿入する場合に比べ、容量C11の容量が半分で良いため、第5の実施例よりも狭い回路面積で同等の利得向上を得ることができる。よって、回路の省面積化が可能になる。

【0065】
なお、本実施例では、反転増幅回路であるA2g,A3gが例えばpMOSトランジスタを用いたソース接地増幅回路の場合について示しているが、増幅回路A2g,A3gが例えばnMOSトランジスタを用いたソース接地増幅回路であれば、増幅回路A2g,A3gの負側電源端子NTと負側電源線NLとの間に受動回路5gと同様の回路を挿入すればよい。この場合、受動回路の容量は、増幅回路A2gの負側電源端子NTと負側電源線NLとの間に挿入される抵抗の増幅回路A2g側の端子と、増幅回路A3gの負側電源端子NTと負側電源線NLとの間に挿入される抵抗の増幅回路A3g側の端子との間に接続される。

【0066】
[第7の実施例]
次に、本発明の第7の実施例について説明する。図15は本発明の第7の実施例に係る多段増幅回路の構成を示す回路図であり、図1、図3、図5~図8、図14と同一の構成には同一の符号を付してある。本実施例の多段増幅回路は、縦続接続された増幅回路A1,A2g,A3gと、増幅回路A2g,A3gの正側電源端子PTと正側電源線PLとの間に挿入された受動回路5hとから構成される。

【0067】
受動回路5hは、第6の実施例の容量C11の代わりに、ゲートが抵抗R16の増幅回路A2g側の端子に接続され、ソースとドレインとボディとが抵抗R17の増幅回路A3g側の端子に接続されたnMOSトランジスタQ12を用いたものである。第3の実施例で説明したとおり、微細プロセスのMOSトランジスタはゲートとソース間に非常に薄い酸化膜を持つことから、図15に示したような構成をとることで、抵抗R16とR17との間に容量C11を挿入した場合と同様の振る舞いとなる。また、nMOSトランジスタQ12の代わりに、ゲートが抵抗R16の増幅回路A2g側の端子に接続され、ソースとドレインとボディとが抵抗R17の増幅回路A3g側の端子に接続されたpMOSトランジスタを用いてもよい。

【0068】
本実施例では、反転増幅回路であるA2g,A3gが例えばpMOSトランジスタを用いたソース接地増幅回路の場合について示しているが、増幅回路A2g,A3gが例えばnMOSトランジスタを用いたソース接地増幅回路の場合には、増幅回路A2g,A3gの負側電源端子NTと負側電源線NLとの間に挿入される受動回路の容量として、nMOSトランジスタまたはpMOSトランジスタを用いてもよい。

【0069】
また、容量として用いるnMOSトランジスタまたはpMOSトランジスタの向きを反転させて、nMOSトランジスタまたはpMOSトランジスタのソースとドレインとボディとを抵抗R16の増幅回路A2g側の端子に接続し、ゲートを抵抗R17の増幅回路A3g側の端子に接続するようにしてもよい。

【0070】
本実施例では、第6の実施例と同様の効果に加え、面積あたりの容量値を高くすることが可能となる。さらに、第6の実施例のように容量C11を配置する場合、容量C11の直上に他の素子を配置することができないが、本実施例のようにMOSトランジスタを容量として用いる場合には、MOSトランジスタの直上に他の素子を配置することができる。その結果、本実施例では、多段増幅回路の省面積化が可能となる。

【0071】
[第8の実施例]
次に、本発明の第8の実施例について説明する。図16は本発明の第8の実施例に係る多段増幅回路の構成を示す回路図であり、図1、図3、図5~図8、図14、図15と同一の構成には同一の符号を付してある。本実施例の多段増幅回路は、縦続接続された増幅回路A1,A2i,A3iと、増幅回路A2i,A3iの正側電源端子PTと正側電源線PLとの間に挿入された受動回路5iと、増幅回路A2i,A3iの負側電源端子NTと負側電源線NLとの間に挿入された受動回路6iとから構成される。

【0072】
本実施例の2つの増幅回路A2i,A3iはインバータ増幅回路である。受動回路5iは、一端が正側電源線PLに接続され、他端が増幅回路A2iの正側電源端子PTに接続された抵抗R18と、一端が正側電源線PLに接続され、他端が増幅回路A3iの正側電源端子PTに接続された抵抗R19と、一端が抵抗R18の増幅回路A2i側の端子に接続され、他端が抵抗R19の増幅回路A3i側の端子に接続された容量C12とから構成される。

【0073】
受動回路6iは、一端が増幅回路A2iの負側電源端子NTに接続され、他端が負側電源線NLに接続された抵抗R20と、一端が増幅回路A3iの負側電源端子NTに接続され、他端が負側電源線NLに接続された抵抗R21と、一端が抵抗R20の増幅回路A2i側の端子に接続され、他端が抵抗R21の増幅回路A3i側の端子に接続された容量C13とから構成される。

【0074】
容量C12,C13の容量値をC/2とすると、本実施例の多段増幅回路の利得向上効果は、図11の容量C7~C10の容量値が全てCであり、図11の増幅器A2f,A3fが反転増幅回路である場合と等価になる。
本実施例においても、初段の増幅回路A1の遮断周波数をf1、2段目の増幅回路A2iの利得が上昇するゼロ点の周波数をf2、3段目の増幅回路A3iの利得が上昇するゼロ点の周波数をf3とすれば、式(3)~式(5)のいずれかが成立するように設計すればよい。

【0075】
本実施例では、第4の実施例と同様にオフ側のトランジスタと電源線との間の抵抗がオン側のトランジスタの負荷抵抗となるため、第6、第7の実施例のように片側の電源線に受動回路を設ける場合に比べて多段増幅回路の利得を向上させることができる。

【0076】
また、本実施例では、図11の抵抗R12~R15にそれぞれ並列に容量C7~C10を挿入する場合に比べ、容量C12,C13の容量が半分で良いため、図11の構成で増幅器A2f,A3fを反転増幅回路とする場合よりも狭い回路面積で同等の利得向上を得ることができる。よって、多段増幅回路の省面積化が可能になる。

【0077】
[第9の実施例]
次に、本発明の第9の実施例について説明する。図17は本発明の第9の実施例に係る多段増幅回路の構成を示す回路図であり、図1、図3、図5~図8、図14~図16と同一の構成には同一の符号を付してある。本実施例の多段増幅回路は、縦続接続された増幅回路A1,A2i,A3iと、増幅回路A2i,A3iの正側電源端子PTと正側電源線PLとの間に挿入された受動回路5jと、増幅回路A2i,A3iの負側電源端子NTと負側電源線NLとの間に挿入された受動回路6jとから構成される。

【0078】
受動回路5jは、第8の実施例の容量C12の代わりに、ソースとドレインとボディとが抵抗R18の増幅回路A2i側の端子に接続され、ゲートが抵抗R19の増幅回路A3i側の端子に接続されたnMOSトランジスタQ13を用いたものである。受動回路6jは、第8の実施例の容量C13の代わりに、ソースとドレインとボディとが抵抗R20の増幅回路A2i側の端子に接続され、ゲートが抵抗R21の増幅回路A3i側の端子に接続されたnMOSトランジスタQ14を用いたものである。

【0079】
なお、nMOSトランジスタQ13の代わりに、ソースとドレインとボディとが抵抗R18の増幅回路A2i側の端子に接続され、ゲートが抵抗R19の増幅回路A3i側の端子に接続されたpMOSトランジスタを用いてもよい。同様に、nMOSトランジスタQ14の代わりに、ソースとドレインとボディとが抵抗R20の増幅回路A2i側の端子に接続され、ゲートが抵抗R21の増幅回路A3i側の端子に接続されたpMOSトランジスタを用いてもよい。

【0080】
また、容量として用いるnMOSトランジスタまたはpMOSトランジスタの向きを反転させて、nMOSトランジスタまたはpMOSトランジスタのゲートを抵抗R18,R20の増幅回路A2i側の端子に接続し、ソースとドレインとボディとを抵抗R19,R21の増幅回路A3i側の端子に接続するようにしてもよい。

【0081】
本実施例では、第8の実施例と同様の効果に加え、面積あたりの容量値を高くすることが可能となる。さらに、第8の実施例のように容量C12,C13を配置する場合、容量C12,C13の直上に他の素子を配置することができないが、本実施例のようにMOSトランジスタを容量として用いる場合には、MOSトランジスタの直上に他の素子を配置することができる。その結果、本実施例では、多段増幅回路の省面積化が可能となる。

【0082】
[第10の実施例]
次に、本発明の第10の実施例について説明する。図18は本発明の第10の実施例に係る多段増幅回路の構成を示す回路図であり、図1、図3、図5~図8、図14~図17と同一の構成には同一の符号を付してある。本実施例の多段増幅回路は、縦続接続された増幅回路A1k,A2i,A3iと、受動回路5j,6jとから構成される。

【0083】
本実施例の初段の増幅回路A1kは、入力端子と出力端子との間に挿入された帰還抵抗R22を有するトランスインピーダンス増幅回路である。
本実施例では、後段の増幅回路A2i,A3iで帯域の補償ができることから、初段の増幅回路A1kでは帰還抵抗R22の値を大きくすることができる。これにより、本実施例では、トランスインピーダンス増幅回路の入力換算雑音を小さくすることができ、増幅回路A1k,A2i,A3iの縦続接続によって低雑音・広帯域・低消費電力なトランスインピーダンス増幅回路を実現することができる。

【0084】
なお、本実施例では、増幅回路A1kを第9の実施例に適用する場合について説明したが、第1~第8の実施例のいずれかに適用してもよい。
また、第8~第10の実施例のように、増幅回路A2i,A3iとしてインバータ増幅回路を用いる場合に、増幅回路A2i,A3iの正側電源端子PTと正側電源線PLとの間、および負側電源端子NTと負側電源線NLとの間のどちらか一方のみに受動回路を挿入するようにしてもよい。
【産業上の利用可能性】
【0085】
本発明は、増幅回路に適用することができる。
【符号の説明】
【0086】
1,1b~1d,1f,2,2a,2d~2f,3f,4e,4f,5g~5j,6i,6j…受動回路、A1,A1f,A1k,A2,A2a,A2b,A2d,A2f,A2g,A2i,A3,A3f,A3g,A3i…増幅回路、Q1~Q14…トランジスタ、R1~R22…抵抗、C1~C13…容量、PL…正側電源線、NL…負側電源線、PT…正側電源端子、NT…負側電源端子。
Drawing
(In Japanese)【図1】
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(In Japanese)【図2】
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(In Japanese)【図3】
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(In Japanese)【図4】
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(In Japanese)【図5】
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(In Japanese)【図6】
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(In Japanese)【図7】
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(In Japanese)【図8】
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(In Japanese)【図9】
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(In Japanese)【図10】
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(In Japanese)【図11】
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(In Japanese)【図12】
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(In Japanese)【図13】
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(In Japanese)【図14】
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(In Japanese)【図15】
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(In Japanese)【図16】
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(In Japanese)【図17】
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(In Japanese)【図18】
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(In Japanese)【図19】
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(In Japanese)【図20】
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