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明細書 :SiC接合型電界効果トランジスタ及びSiC相補型接合型電界効果トランジスタ

発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開2019-091873 (P2019-091873A)
公開日 令和元年6月13日(2019.6.13)
発明の名称または考案の名称 SiC接合型電界効果トランジスタ及びSiC相補型接合型電界効果トランジスタ
国際特許分類 H01L  21/337       (2006.01)
H01L  29/808       (2006.01)
H01L  21/338       (2006.01)
H01L  29/812       (2006.01)
H01L  21/8232      (2006.01)
H01L  27/06        (2006.01)
H01L  27/098       (2006.01)
FI H01L 29/80 C
H01L 29/80 V
H01L 29/80 W
H01L 29/80 E
H01L 27/06 F
H01L 27/098
請求項の数または発明の数 16
出願形態 OL
全頁数 28
出願番号 特願2018-036440 (P2018-036440)
出願日 平成30年3月1日(2018.3.1)
優先権出願番号 2017221295
優先日 平成29年11月16日(2017.11.16)
優先権主張国 日本国(JP)
発明者または考案者 【氏名】木本 恒暢
【氏名】金子 光顕
【氏名】中島 誠志
出願人 【識別番号】504132272
【氏名又は名称】国立大学法人京都大学
個別代理人の代理人 【識別番号】110001427、【氏名又は名称】特許業務法人前田特許事務所
審査請求 未請求
テーマコード 5F102
Fターム 5F102FA04
5F102GA03
5F102GB01
5F102GB04
5F102GC03
5F102GC05
5F102GC09
5F102GD04
5F102GJ02
5F102GL02
5F102GR04
5F102GR07
5F102GR08
5F102HC07
要約 【課題】広い温度範囲において、安定した動作が可能で、かつ、相補型JFETの作製が容易な、SiC接合型電界効果トランジスタを提供する。
【解決手段】SiC接合型電界効果トランジスタは、SiC基板10の主面に、互いに離間して形成された第1導電型のソース領域11及びドレイン領域12と、ソース領域の下方に形成された第1導電型の埋込チャネル領域13と、SiC基板の主面であって、少なくもソース領域及び埋込チャネル領域を含む領域の両側に形成された一対の第2導電型のゲート領域14a、14bとを備え、埋込チャネル領域とドレイン領域とは、一対のゲート領域より下方に形成された第1導電型の埋込不純物領域15によって接続されている。
【選択図】図1
特許請求の範囲 【請求項1】
SiC基板の主面に、互いに離間して形成された第1導電型のソース領域及びドレイン領域と、
前記ソース領域の下方に形成された第1導電型の埋込チャネル領域と、
前記SiC基板の主面であって、少なくも前記ソース領域及び前記埋込チャネル領域を含む領域の両側に形成された一対の第2導電型のゲート領域と、
を備え、
前記埋込チャネル領域と、前記ドレイン領域とは、前記一対のゲート領域より下方に形成された第1導電型の埋込不純物領域によって接続されている、SiC接合型電界効果トランジスタ。
【請求項2】
前記埋込チャネル領域の不純物濃度は、前記ソース領域及び前記埋込不純物領域の不純物濃度よりも低濃度に設定されている、請求項1に記載のSiC接合型電界効果トランジスタ。
【請求項3】
前記SiC接合型電界効果トランジスタは、ノーマリオフ型のトランジスタであって、
前記埋込チャネル領域の不純物濃度をN(cm-3)、前記一対のゲート領域に挟まれた前記埋込チャネル領域の厚さをD(cm)としたとき、N(D/2)<1.5×10
cm-1を満たす、請求項2に記載のSiC接合型電界効果トランジスタ。
【請求項4】
前記ソース領域、前記ドレイン領域、前記埋込チャネル領域、前記ゲート領域、及び前記埋込不純物領域は、それぞれ、イオン注入層で構成されている、請求項1に記載のSiC接合型電界効果トランジスタ。
【請求項5】
SiC基板に、nチャネル接合型電界効果トランジスタと、pチャネル接合型電界効果トランジスタとが形成されたSiC相補型接合型電界効果トランジスタであって、
前記nチャネル接合型電界効果トランジスタ及びpチャネル接合型電界効果トランジスタは、それぞれ、請求項1~4の何れかに記載のSiC接合型電界効果トランジスタで構成されている、SiC相補型接合型電界効果トランジスタ。
【請求項6】
前記nチャネル接合型電界効果トランジスタにおける前記埋込不純物領域の不純物濃度は、前記pチャネル接合型電界効果トランジスタにおける前記埋込不純物領域の不純物濃度よりも小さく設定されており、
前記nチャネル接合型電界効果トランジスタ及び前記pチャネル接合型電界効果トランジスタの各トランジスにおいて、前記埋込チャネル領域の前記一対のゲート領域が対向する方向と垂直な方向のチャネル幅は、略同じ長さに設定されている、請求項5に記載のSiC相補型接合型電界効果トランジスタ。
【請求項7】
SiC基板の主面に形成された第1導電型のチャネル領域と、
前記SiC基板の主面であって、前記チャネル領域を挟んで、互いに対向して形成された第1導電型のソース領域及びドレイン領域と、
前記SiC基板の主面であって、前記チャネル領域を挟んで、前記ソース領域及びドレイン領域が対向する方向と垂直な方向に形成された一対の第2導電型のゲート領域と、
を備えたSiC接合型電界効果トランジスタ。
【請求項8】
SiC基板に、nチャネル接合型電界効果トランジスタと、pチャネル接合型電界効果トランジスタとが形成されたSiC相補型接合型電界効果トランジスタであって、
前記nチャネル接合型電界効果トランジスタ及びpチャネル接合型電界効果トランジスタは、それぞれ、請求項7に記載のSiC接合型電界効果トランジスタで構成されている、SiC相補型接合型電界効果トランジスタ。
【請求項9】
前記nチャネル接合型電界効果トランジスタにおける前記チャネル領域の深さ方向におけるチャネル幅は、前記pチャネル接合型電界効果トランジスタにおける前記チャネル領域の深さ方向におけるチャネル幅よりも短く設定されている、請求項8に記載のSiC相補型接合型電界効果トランジスタ。
【請求項10】
SiC基板の主面に、互いに離間して形成された第1導電型のソース領域及びドレイン領域と、
前記ソース領域の下方に形成された第1導電型の埋込チャネル領域と、
前記SiC基板の主面であって、少なくも前記ソース領域及び前記埋込チャネル領域を含む領域の片側に形成された第2導電型のゲート領域と、
を備え、
前記埋込チャネル領域と、前記ドレイン領域とは、前記ゲート領域より下方に形成された第1導電型の埋込不純物領域によって接続されている、SiC接合型電界効果トランジスタ。
【請求項11】
SiC基板の主面に形成された第1導電型のチャネル領域と、
前記SiC基板の主面であって、前記チャネル領域を挟んで、互いに対向して形成された第1導電型のソース領域及びドレイン領域と、
前記SiC基板の主面であって、前記チャネル領域の片側に、前記ソース領域及びドレイン領域が対向する方向と垂直な方向に形成された第2導電型のゲート領域と、
を備えたSiC接合型電界効果トランジスタ。
【請求項12】
SiC基板の主面に形成された第1導電型のチャネル領域と、
前記SiC基板の主面であって、前記チャネル領域を挟んで、互いに対向して形成された第1導電型のソース領域及びドレイン領域と、
前記SiC基板の主面であって、前記ソース領域及びドレイン領域が対向する方向と垂直な方向に形成された一対の第2導電型のゲート領域と、
を備え、
前記一対のゲート領域は、それぞれ、対向する側の端部が、平面視において、前記チャネル領域と重なって形成されている、SiC接合型電界効果トランジスタ。
【請求項13】
前記一対のゲート領域の深さは、前記チャネル領域の深さよりも深い、請求項12に記載のSiC接合型電界効果トランジスタ。
【請求項14】
前記SiC基板の主面であって、前記ソース領域、ドレイン領域、及び前記チャネル領域を取り囲むように、第2導電型のゲートアクセス領域がリング状に形成されており、
前記一対のゲート領域は、それぞれ、前記ゲートアクセス領域と接続されている、請求項12に記載のSiC接合型電界効果トランジスタ。
【請求項15】
前記SiC基板の主面であって、前記一対のゲート領域との間に、平面視において、前記チャネル領域と重なる複数のゲート領域が、等間隔に形成されている、請求項12に記載のSiC接合型電界効果トランジスタ。
【請求項16】
SiC基板に、nチャネル接合型電界効果トランジスタと、pチャネル接合型電界効果トランジスタとが形成されたSiC相補型接合型電界効果トランジスタであって、
前記nチャネル接合型電界効果トランジスタ及びpチャネル接合型電界効果トランジスタは、それぞれ、請求項12~15の何れかに記載のSiC接合型電界効果トランジスタで構成されている、SiC相補型接合型電界効果トランジスタ。
発明の詳細な説明 【技術分野】
【0001】
本発明は、炭素珪素(SiC)基板を用いて形成されたSiC接合型電界効果トランジスタ(以下、「SiCJFET」という)、及び、このSiC JFETで構成されたnチャネルJFET及びpチャネルJFETを備えたSiC相補型接合型電界効果トランジスタ(以下、「SiC相補型JFET]という)に関する。
【背景技術】
【0002】
炭素珪素(SiC)は、絶縁破壊電界強度がシリコン(Si)に比べて約10倍高いため、Siの限界を超える高耐圧パワーデバイスが開発されている。
【0003】
一方、現在の半導体集積回路は、主にシリコン(Si)で作製されているが、産業分野においては、自動車や航空機のエンジン制御、自動車タイヤのモニター、宇宙用エレクトロニクスなど、Siでは実現不可能な200℃以上の高温において動作する集積回路が渇望されている。
【0004】
SiCは、バンドギャップがSiに比べて約3倍高いため、500℃以上の高温環境下で動作する集積回路が作製可能である。
【0005】
SiC基板を用いて作製した集積回路として、例えば、非特許文献1には、相補型MOSFETで構成された集積回路が開示されている。また、特許文献1には、nチャネルJFETとpチャネルJFETとを半絶縁性のSiC層で絶縁分離した相補型JFETが開示されている。
【先行技術文献】
【0006】

【特許文献1】特開2011-166025号公報
【0007】

【非特許文献1】S.H. Ryu et al., IEEE Trans. Electron Devices, vol.45 (1998), p.45.
【発明の概要】
【発明が解決しようとする課題】
【0008】
しかしながら、非特許文献1に開示された相補型MOSFETは、SiC基板とゲート酸化膜との界面に高密度の欠陥や電荷が存在するため、しきい値電圧が温度により大きく変動し、安定した動作ができないという問題がある。また、ゲート酸化膜が高温で劣化するという問題もある。
【0009】
また、特許文献1に開示された相補型JFETは、nチャネルJFETとpチャネルJFETとを、ホットウォールCVD法で形成されたイントリンシックSiC層で絶縁分離する構造になっており、微細なトレンチ形成、埋め込み成長、表面平坦化研磨を繰り返す必要があるため、作製プロセスが非常に複雑になるという問題がある。
【0010】
今まで、SiC基板を用いた集積回路に関する研究はいくつか報告されているが、高温動作が確認されたに留まり、いずれも、高温で安定に動作しない、相補型論理回路の作製が困難、等の課題を残し、未だ実用化できるレベルには至っていない。
【0011】
本発明は、上記課題に鑑みなされたもので、その主な目的は、広い温度範囲において、安定した動作が可能で、かつ、相補型JFETの作製が容易な、SiC接合型電界効果トランジスタを提供することにある。
【課題を解決するための手段】
【0012】
本発明に係るSiC接合型電界効果トランジスタは、SiC基板の主面に、互いに離間して形成された第1導電型のソース領域及びドレイン領域と、ソース領域の下方に形成された第1導電型の埋込チャネル領域と、SiC基板の主面であって、少なくもソース領域及び埋込チャネル領域を含む領域の両側に形成された一対の第2導電型のゲート領域を備え、埋込チャネル領域と、ドレイン領域とは、一対のゲート領域より下方に形成された第1導電型の埋込不純物領域によって接続されていることを特徴とする。
【0013】
本発明に係る他のSiC接合型電界効果トランジスタは、SiC基板の主面に形成された第1導電型のチャネル領域と、SiC基板の主面であって、チャネル領域を挟んで、互いに対向して形成された第1導電型のソース領域及びドレイン領域と、SiC基板の主面であって、チャネル領域を挟んで、ソース領域及びドレイン領域が対向する方向と垂直な方向に形成された一対の第2導電型のゲート領域とを備えていることを特徴とする。
【発明の効果】
【0014】
本発明によれば、高温で安定に動作が可能で、かつ相補型論理回路の作製が容易な、SiC接合型電界効果トランジスタを提供することができる。
【図面の簡単な説明】
【0015】
【図1】本発明の第1の実施形態におけるSiC JFETの構成を模式的に示した図で、(a)は断面図、(b)は平面図である。
【図2】(a)、(b)は、第1の実施形態におけるSiC JFETの動作を説明した断面図である。
【図3】nチャネル型、及びpチャネル型のSiC JFETのしきい値電圧Vの計算値を、それぞれ、N(D/2)、N(D/2)に対してプロットしたグラフである。
【図4】(a)、(b)は、ゲート電圧を印加したときに、ソース領域、ドレイン領域間に流れるドレイン電流のI-V特性を、シミュレーションを用いて求めたグラフである。
【図5】(a)、(b)は、図4(a)、(b)に示したI-V特性を有するSiCJFETのI-V特性をシミュレーションを用いて求めたグラフである。
【図6】第1の実施形態におけるSiC JFETを用いて構成したSiC相補型JFETの構成を模式的に示した断面図である。
【図7】(a)~(c)は、第1の実施形態におけるSiC相補型JFETの製造方法を示した断面図である。
【図8】(a)~(c)は、第1の実施形態におけるSiC相補型JFETの製造方法を示した断面図である。
【図9】(a)、(b)は、第1の実施形態の変形例におけるSiC相補型JFETの構成を模式的に示した断面図である。
【図10】第1の実施形態の他の変形例におけるSiC JFETの構成を模式的に示した図で、(a)は断面図、(b)は平面図である。
【図11】第1の実施形態の他の変形例におけるSiC JFETの構成を模式的に示した断面図である。
【図12】第1の実施形態の他の変形例におけるSiC JFETの構成を模式的に示した図で、(a)は断面図、(b)は平面図である。
【図13】本発明の第2の本実施形態におけるSiC JFETの構成を模式的に示した図で、(a)は平面図、(b)、(c)は断面図である。
【図14】本発明の第3の実施形態におけるSiC JFETの構成を模式的に示した図で、(a)はnチャネルJFETの平面図、(b)は(a)の線B-Bに沿った断面図、(c)は(a)の線C-Cに沿った断面図である。
【図15】nチャネルJFET及びpチャネルJFETのI-V特性を示したグラフである。
【図16】nチャネルJFET及びpチャネルJFETのI-V特性、及びI-V特性を示したグラフである。
【図17】(a)、(b)は、それぞれ、nチャネルJFET及びpチャネルJFETのオン/オフ比を示したグラフである。
【図18】第3の実施形態におけるSiC JFETを用いて構成したSiC相補型JFETの構成を模式的に示した断面図である。
【図19】第3の実施形態の変形例におけるSiC相補型JFETの構成を模式的に示した断面図である
【図20】第3の実施形態の他の変形例におけるSiC相補型JFETの他の構成を模式的に示した断面図である
【図21】(a)~(d)は、第3の実施形態におけるSiC相補型JFETの製造方法を説明した断面図である。
【図22】nチャネルJFET及びpチャネルJFETのドレイン電流を揃えるための方法を説明した図である。
【図23】多チャネル構造のpチャネルJFETを示した平面図である。
【図24】第3の実施形態の変形例におけるSiC JFETの構成を模式的に示した平面図である。
【図25】(a)は、SiC相補型JFETの構成を模式的に示した平面図で、(b)は、インバータ回路の構成を示した回路図である。
【図26】本願出願人が先の出願の明細書に開示したSiC JFETの構造の代表的な例を示した断面図である。
【発明を実施するための形態】
【0016】
本願出願人は、ゲート電圧の広い範囲でノーマリオフ動作するSiC JFETの構造を、先の出願(特願2016-106386号)の明細書に開示している。図26は、その明細書に開示したSiC JFETの構造の代表的な例を示した断面図である。

【0017】
図26に示すように、上記明細書に開示したSiC JFETは、SiC基板110の主面側に、n型の埋込チャネル領域111が形成され、この埋込チャネル領域111上に、p型のゲート領域114、及びゲート領域114を挟んでn型のソース領域112とドレイン領域113とが形成された構成となっている。

【0018】
このような構成により、ゲート領域114の下にある埋込チャネル領域111の不純物濃度と厚さを調整するだけで、ノーマリオフ動作するSiCJFETを実現することができる。これにより、広い温度範囲において、安定した動作が可能な相補型SiCJFETを実現することができる。

【0019】
しかしながら、n型の埋込チャネル領域111と、p型のゲート領域114とを、それぞれイオン注入で形成する場合、両者のイオン注入領域は、SiC基板110の深さ方向に裾野を広げて形成される。そのため、低濃度の埋込チャネル領域111に、高濃度のゲート領域114の裾野部分の不純物が入り込むため、埋込チャネル領域111の不純物濃度や厚さが、イオン注入条件のバラツキによって大きく変動する。その結果、SiCJFETのしきい値電圧が大きく変動し、安定した動作をすることができないという問題が生じる。また、埋込チャネル領域111とゲート領域114とのpn接合の界面では、両者のイオン注入領域が重なるため、結晶欠陥が生じやすく、そのため、ゲートリーク電流が増加するという問題が生じる。

【0020】
本願発明者等は、SiC JFETにおいて、チャネル領域とゲート領域とを、イオン注入が深さ方向に重ならない領域に形成することによって、上記のような問題を解決できると考え、本発明を想到するに至った。

【0021】
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の実施形態に限定されるものではない。また、本発明の効果を奏する範囲を逸脱しない範囲で、適宜変更は可能である。

【0022】
(第1の実施形態)
図1は、本発明の第1の実施形態におけるSiC JFETの構成を模式的に示した図で、(a)は断面図、(b)は平面図である。

【0023】
図1(a)、(b)に示すように、本実施形態におけるSiC JFET1は、半絶縁性のSiC基板10の主面に、n型のソース領域11とドレイン領域12とが、互いに離間して形成されている。また、ソース領域11の下方には、n型の埋込チャネル領域13が形成されている。なお、埋込チャネル領域の不純物濃度は、ソース領域11の不純物濃度よりも低濃度に設定されている。また、SiC基板10の主面には、少なくともソース領域11と埋込チャネル領域13を含む領域の両側に、一対のp型のゲート領域14a、14bが形成されている。さらに、埋込チャネル領域13と、ドレイン領域12とは、一対のゲート領域14a、14bより下方に形成されたn型の埋込不純物領域15によって接続されている。また、ソース領域11,ドレイン領域12、及び一対のゲート領域14a、14bの表面には、それぞれ、ソース電極S、ドレイン電極D、及びゲート電極Gが形成されている。

【0024】
ここで、図1(a)、(b)に示すように、埋込チャネル領域13において、深さ方向の距離(チャネル長)をL、一対のゲート領域14a、14bに挟まれた方向の距離(チャネル厚さ)をD、一対のゲート領域14a、14bに挟まれた方向と垂直な方向の距離(チャネル幅)をWとする。

【0025】
なお、pチャネル型のSiC JFETは、埋込チャネル領域13をp型に、ソース領域11及びドレイン領域12をp型に、一対のゲート領域14a、14bをn型に、埋込不純物領域15をp型に、それぞれ変えることによって形成することができる。

【0026】
本実施形態におけるSiC JFET1では、図2(a)に示すように、一対のゲート領域14a、14bの表面に形成されたゲート電極Gにゲート電圧を印加することによって、ゲート領域14a、14bに挟まれた埋込チャネル領域13は、その両側から空乏層が広がる。そして、図2(b)に示すように、埋込チャネル領域13において、チャネル厚さDの方向で両側からの空乏層が繋がると、ソース領域11とドレイン領域12との間に流れるドレイン電流が遮断される。なお、通常のSiCJFETでは、ゲート電圧が0V時に、ドレイン電流が流れるノーマリオン特性となる。

【0027】
しかしながら、図2(b)に示すように、ゲート電圧が0V時に、埋込チャネル領域13の両側から形成される空乏層の厚みを、埋込チャネル領域13の厚さDより厚くできれば、ノーマリオフ特性を有するJFETを実現することができる。

【0028】
nチャネル型のSiC JFETのしきい値電圧VTnは、半導体pn接合の空乏層解析モデルを使って、以下の式(1)で表すことができる。

【0029】
【数1】
JP2019091873A_000003t.gif

【0030】
ここで、qは電子の電荷、εsはSiCの誘電率、Nは埋込チャネル領域13の不純物(ドナー)濃度、Dは、埋込チャネル領域13の厚さである。また、Vjnは、ゲート領域14a、14bと埋込チャネル領域13間のpn接合の拡散電位で、以下の式(2)で表される。

【0031】
【数2】
JP2019091873A_000004t.gif

【0032】
ここで、kはボルツマン定数、nは埋込チャネル領域13の電子密度、pはゲート領域14a、14bの正孔密度、nは真性キャリア濃度である。

【0033】
同様に、pチャネル型のSiC JFETのしきい値電圧VTpは、以下の式(3)で表すことができる。

【0034】
【数3】
JP2019091873A_000005t.gif

【0035】
ここで、Nは埋込チャネル領域13の不純物(アクセプタ)濃度、Dは、埋込チャネル領域13の厚さである。また、Vjpは、ゲート領域14a、14bと埋込チャネル領域13間のpn接合の拡散電位で、以下の式(4)で表される。

【0036】
【数4】
JP2019091873A_000006t.gif

【0037】
ここで、nはゲート領域14a、14bの電子密度、pは埋込チャネル領域13の正孔密度である。

【0038】
図3は、上記式(1)~(4)に基づいて、nチャネル型、及びpチャネル型のSiCJFETのしきい値電圧Vの計算値を、それぞれ、N(D/2)、N(Dp/2)に対してプロットしたグラフである。ここで、矢印Aで示したグラフは、nチャネル型のしきい値電圧V、矢印Bで示したグラフは、pチャネル型のしきい値電圧Vを示す。なお、pチャネルJFETでは、Vが負のときノーマリオフとなるので、同図ではnチャネルJFETと比較しやすいように、-Vをプロットしている。

【0039】
図3に示すように、nチャネル型の場合、N(D/2)が3.4×10cm-1(矢印P)より小さいとき、Vが正になり、また、pチャネル型の場合、N(Dp/2)が3.1×10cm-1(矢印Q)より小さいとき、Vが正になる。すなわち、埋込チャネル領域13の不純物濃度をN(cm-3)、一対のゲート領域14a、14bに挟まれた埋込チャネル領域13の厚さをD(cm)としたとき、N(D/2)<3×10cm-1を満たせば、ノーマリオフ特性を有するJFETを実現することができる。

【0040】
例えば、埋込チャネル領域13の不純物濃度Nを1.0×1017cm-3に設定したとき、埋込チャネル領域13の厚さDを0.35μm以下に設定すれば、ノーマリオフ特性を有するJFETを実現することができる。

【0041】
なお、ノーマリオフ型のJFETでは、ゲート電極Gに、0Vより大きいゲート電圧を印加することによって、空乏層の厚みが薄くなり、ソース領域11とドレイン領域12との間にドレイン電流が流れる。

【0042】
図4は、ゲート電極Gにゲート電圧Vを印加したときに、ソース領域11、ドレイン領域12間に流れるドレイン電流IのI-V特性を、シミュレーションを用いて求めたグラフである。ここで、(a)は、nチャネル型のSiCJFETのI-V特性を示し、(b)は、pチャネル型のSiCJFETのI-V特性を示す。なお、シミュレーションは、図1(a)、(b)に示したSiCJFET1の構造において、埋込チャネル領域13のチャネル厚さDを300nm、チャネル長Lを300nm、チャネル幅Wを100μm、埋込チャネル領域13の不純物密度(ドナー濃度、アクセプタ濃度)を1×1017cm-3とし、ソース、ドレイン電極間に印加する電圧を2Vとした。また、シミュレーションは、JFETの理論特性を元に計算を行った。

【0043】
図4(a)、(b)に示すように、nチャネル型SiC JFET、及びpチャネル型のSiC JFETは、それぞれ、しきい値電圧V(絶対値)が約1Vのノーマリオフ特性を示している。

【0044】
また、図5(a)、(b)は、図4(a)、(b)に示したI-V特性を有するnチャネル型のSiCJFET、及びpチャネル型のSiC JFETのI-V特性をシミュレーションを用いて求めたグラフである。

【0045】
本実施形態におけるSiC JFETは、図1に示したように、SiC基板10の主面に、互いに離間して形成された第1導電型のソース領域11及びドレイン領域12と、ソース領域11の下方に形成された第1導電型の埋込チャネル領域13と、SiC基板10の主面であって、少なくもソース領域11及び埋込チャネル領域13を含む領域の両側に形成された一対の第2導電型のゲート領域14a、14bとを備えている。そして、埋込チャネル領域13と、ドレイン領域12とは、一対のゲート領域14a、14bより下方に形成された第1導電型の埋込不純物領域15によって接続されている。ここで、nチャネル型のSiCJFETにおいては、第1導電型をn型、第2導電型をp型とし、pチャネル型のSiC JFETにおいては、第1導電型をp型、第2導電型をn型とする。

【0046】
このように構成されたSiC JFETは、埋込チャネル領域13の不純物濃度と、チャネル厚さDを調整するだけで、ノーマリオフ動作するSiCJFETを実現することができる。これにより、広い温度範囲において、安定した動作が可能な相補型SiCJFETを実現することができる。

【0047】
また、埋込チャネル領域13と、ゲート領域14a、14bとを、それぞれイオン注入で形成した場合、それぞれの領域が、SiC基板10の深さ方向に重ならない位置にあるため、低濃度の埋込チャネル領域13に、高濃度のゲート領域14a、14bの不純物が入り込むことはない。そのため、埋込チャネル領域13の不純物濃度や、チャネル厚さD、チャネル長Lが、イオン注入条件のバラツキによって大きく変動することはない。その結果、SiCJFETのしきい値電圧の変動を抑制することができるため、安定した動作が可能なSiCJFETを実現することができる。

【0048】
また、埋込チャネル領域13とゲート領域14a、14bとのpn接合の界面では、両者のイオン注入領域が重ならないため、結晶欠陥に起因するゲートリーク電流を低減することができる。

【0049】
さらに、ソース領域11の直下に、埋込チャネル領域13が形成されているため、ソース抵抗を大幅に低減することができる。これにより、実効相互コンダクタンスの高いSiCJFETを実現することができる。

【0050】
加えて、埋込チャネル領域13内の空乏層の制御を、埋込チャネル領域13の両側に形成された一対のゲート領域14a、14bによって制御(ダブルゲート)するため、シングルゲートに較べて、同じしきい値電圧のときのドレイン電流を、約2倍に増加させることができる。これにより、電流駆動能力の高いSiCJFETを実現することができる。

【0051】
また、ソース領域11、ドレイン領域12、埋込チャネル領域13、一対のゲート領域14a、14b、及び埋込不純物領域15は、全て、イオン注入で形成された層(イオン注入層)で構成されている。イオン注入層は、通常のフォトリソグラフィ法を用いて、SiC基板10の所定領域に、不純物(ドナー、アクセプタ)を選択的にイオン注入して形成することができる。また、イオン注入の加速エネルギーとドーズ量を調整することによって、イオン注入層の厚さ及び不純物濃度を設定することができる。なお、n型の不純物(ドナー)としては、リン(P)、窒素(N)等を用いることができる。また、p型の不純物(アクセプター)としては、アルミニウム(Al)等を用いることができる。

【0052】
図6は、本実施形態におけるSiC JFETを用いて構成したSiC相補型JFET2の構成を模式的に示した断面図である。ここでは、半絶縁性のSiC基板10に、図1に示した構造からなるノーマリオフ型のnチャネルJFETと、ノーマリオフ型のpチャネルJFETとで、インバータ回路を構成した例を示す。nチャネルJFET及びpチャネルJFETのゲート電極Gは、インバータ回路の入力端子Vinに接続され、nチャネルJFET及びpチャネルJFETのドレイン電極Dは、インバータ回路の出力端子Voutに接続されている。また、nチャネルJFETのソース電極Sはグランドに接続され、pチャネルJFETのソース電極Sは電源(VDD)に接続されている。

【0053】
次に、図7(a)~(c)、及び図8(a)~(c)を参照しながら、本実施形態におけるSiC相補型JFET2の製造方法を説明する。

【0054】
図7(a)に示すように、半絶縁性のSiC基板10の表面に、マスク30Aを用いて、p型不純物(Al)をイオン注入して、nチャネルJFETにおける一対のゲート領域14a、14b、及びpチャネルJFETにおけるドレイン領域22を同時に形成する。ここで、イオン注入のドーズ量は、例えば、1~10×1015cm-2の範囲に、また、加速エネルギーは、10~450keVの範囲に設定することができる。

【0055】
次に、図7(b)に示すように、SiC基板10の表面に、マスク30Bを用いて、n型不純物(P)をイオン注入して、nチャネルJFETにおけるドレイン領域12、及びpチャネルJFETにおける一対のゲート領域24a、24bを同時に形成する。ここで、イオン注入のドーズ量は、例えば、1~10×1015cm-2の範囲に、また、加速エネルギーは、10~600keVの範囲に設定することができる。

【0056】
次に、図7(c)に示すように、SiC基板10の表面に、マスク30Cを用いて、n型不純物(P)をイオン注入して、nチャネルJFETにおけるソース領域11、埋込チャネル領域13、及び埋込不純物領域15Aを形成する。ここで、イオン注入は、同一のマスク30Cを用いて、各領域11、13、15Aの不純物濃度や深さに応じて、注入条件を変えて多段階で行うことができる。イオン注入のドーズ量は、例えば、0.1~10×1015cm-2の範囲に、また、加速エネルギーは、10~1500keVの範囲に設定することができる。

【0057】
なお、上記のイオン注入を、ドレイン領域12にも行うことによって、ドレイン領域12の直下に、埋込不純物領域15Aを同時に形成することができる。

【0058】
次に、図8(a)に示すように、SiC基板10の表面に、マスク30Dを用いて、p型不純物(Al)をイオン注入して、pチャネルJFETにおけるソース領域21、埋込チャネル領域23、及び埋込不純物領域25Aを形成する。ここで、イオン注入は、同一のマスク30Dを用いて、各領域21、23、25Aの不純物濃度や深さに応じて、注入条件を変えて多段階で行うことができる。イオン注入のドーズ量は、例えば、0.1~10×1015cm-2の範囲に、また、加速エネルギーは、10~1500keVの範囲に設定することができる。

【0059】
なお、上記のイオン注入を、ドレイン領域22にも行うことによって、ドレイン領域22の直下に、埋込不純物領域25Aを形成することができる。

【0060】
次に、図8(b)に示すように、SiC基板10に、マスク30Eを用いて、n型不純物(P)をイオン注入して、埋込チャネル領域13の直下に形成された埋込不純物領域15Aと、ドレイン領域12の直下に形成された埋込不純物領域15Aとを接続する埋込不純物領域15Bを形成する。これにより、埋込チャネル領域13とドレイン領域12とは、一対のゲート領域14a、14bより下方に形成された埋込不純物領域15(15A、15B)によって接続される。ここで、イオン注入のドーズ量は、例えば、1~10×1015cm-2の範囲に、また、加速エネルギーは、1000~2000keVの範囲に設定することができる。

【0061】
最後に、図8(c)に示すように、SiC基板10に、マスク30Fを用いて、p型不純物(Al)をイオン注入して、埋込チャネル領域23の直下に形成された埋込不純物領域25Aと、ドレイン領域22の直下に形成された埋込不純物領域25Aとを接続する埋込不純物領域25Bを形成する。これにより、埋込チャネル領域23とドレイン領域22とは、一対のゲート領域24a、24bより下方に形成された埋込不純物領域25(25A、25B)によって接続される。ここで、イオン注入のドーズ量は、例えば、1~10×1015cm-2の範囲に、また、加速エネルギーは、1000~2000keVの範囲に設定することができる。

【0062】
なお、上記の各イオン注入工程において、イオン注入後に、所定の温度、例えば、1400~1900℃の温度でアニールを行って、各不純物の電気的活性化を行うことが好ましい。高温でアニールしても、SiC基板10中にイオン注入された不純物の濃度プロファイルは、注入時の濃度プロファイルと、ほとんど変化することはない。これにより、JFETのソース領域11(21)、ドレイン領域12(22)、埋込チャネル領域13(23)、一対のゲート領域(14a、14b)、(24a、24b)、及び埋込不純物領域15(25)を、全てイオン注入で形成しても、安定した特性のJFETを実現することができる。また、高ドーズ量のイオン注入を行うときに、予め基板温度を上昇させてイオン注入を行うことが好ましい。

【0063】
本実施形態において、JFETのソース領域11(21)、ドレイン領域12(22)、埋込チャネル領域13(23)、一対のゲート領域(14a、14b)、(24a、24b)、及び埋込不純物領域15(25)を、全てイオン注入で形成しているため、相補型JFETを容易に作製することができる。また、イオン注入の加速エネルギーとドーズ量を調整することによって、埋込チャネル領域13の不純物濃度と、チャネル厚さDを設定することができるため、JFETのノーマリオフ化を容易に行うことができる。

【0064】
本実施形態において、半絶縁性のSiC基板10は、nチャネルJFETとpチャネルJFETとを絶縁分離できる程度に高抵抗なものであればよい。例えば、抵抗率ρが10Ωcm以上の半絶縁性SiC基板10を用いることができる。

【0065】
ところで、SiC JFETの場合、アクセプタの活性化率が小さく、また、p型SiCの移動度が小さいため、nチャネルJFET及びpチャネルJFETの埋込チャネル領域13、23の不純物濃度、及びチャネル幅Wを同じ値に設定すると、pチャネルJFETのドレイン電流が、nチャネルJFETのドレイン電流よりも1/10以下に小さくなる。

【0066】
そこで、nチャネルJFET及びpチャネルJFETの埋込チャネル領域13、23の不純物濃度を同じに設定して、nチャネルJFET及びpチャネルJFETのドレイン電流を揃えようとすると、pチャネルJFETのチャネル幅Wを、nチャネルJFETのチャネル幅Wよりも10倍以上大きくする必要がある。

【0067】
しかしながら、pチャネルJFETのチャネル幅Wを大きくすると、デバイス寸法が大きくなるため好ましくない。そこで、pチャネルJFETの埋込不純物領域25の不純物濃度を、nチャネルJFETの埋込不純物領域15の不純物濃度よりも小さく設定することによって、nチャネルJFET及びpチャネルJFETのチャネル幅Wを同じに設定しても、nチャネルJFET及びpチャネルJFETのドレイン電流を揃えることができる。

【0068】
あるいは、pチャネルJFETの埋込不純物領域25の深さ方向の厚さを、nチャネルJFETの埋込不純物領域15の深さ方向の厚さよりも大きく設定することによって、nチャネルJFET及びpチャネルJFETのチャネル幅Wを同じに設定しても、nチャネルJFET及びpチャネルJFETのドレイン電流を揃えることができる。

【0069】
図9(a)は、第1の実施形態の変形例におけるSiC相補型JFET2の構成を模式的に示した断面図である。本変形例におけるSiC相補型JFETは、図1に示したSiCJFETに対して、nチャネルJFET及びpチャネルJFETを、SiC基板10の上に形成されたn型の低濃度エピタキシャル層10Aに形成した点が異なる。

【0070】
すなわち、本変形例におけるSiC相補型JFETは、図9(a)に示すように、nチャネルJFETは、n型の低濃度エピタキシャル層10Aに形成されたp型のウェル領域16内に形成され、pチャネルJFETは、n型の低濃度エピタキシャル層10A内に形成されている。これにより、nチャネルJFETとpチャネルJFETとは、n型の低濃度エピタキシャル層10Aと、p型のウェル領域16とのpn接合に逆バイアスを印加することによって、絶縁分離することができる。

【0071】
多くのSiCパワーデバイスは、表面に低濃度エピタキシャル層が形成された高濃度SiC基板を用いて形成される。そのため、本実施形態におけるSiC相補型JFETは、SiCパワーデバイスと、同一基板上に形成することができる。これにより、SiCパワーデバイスと集積回路とを同一チップ上に作製することが可能となる。

【0072】
なお、本変形例において、n型の低濃度エピタキシャル層10Aの代わりに、p型の低濃度エピタキシャル層を形成し、このp型の低濃度エピタキシャル層にn型のウェル領域を形成して、pチャネルJFETをn型のウェル領域内に形成してもよい。

【0073】
図9(b)は、第1の実施形態の他の変形例におけるSiC相補型JFET2の構成を模式的に示した断面図である。本変形例におけるSiC相補型JFETは、図1に示したSiCJFETに対して、ソース領域11(21)、埋込チャネル領域13(23)、及び一対のゲート領域14a、14b(24a、24b)を、SiC基板10の表面に形成された島領域に形成した点が異なる。

【0074】
すなわち、本変形例におけるSiC相補型JFETは、図9(b)に示すように、SiC基板10に、2つの島領域A1、A2が形成され、それぞれの島領域A1、A2に、nチャネルJFET及びpチャネルJFETにおけるソース領域11、21、埋込チャネル領域13、23、及び一対のゲート領域(14a、14b)、(24a、24b)が形成されている。ここで、島領域A1、A2は、例えば、SiC基板10の表面を選択的にエッチングしたり、あるいは、選択的にエピタキシャル成長させることによって形成することができる。

【0075】
一方、島領域A1、A2との間のSiC基板10表面の領域Bには、nチャネルJFET及びpチャネルJFETにおけるドレイン領域12、22が形成されいる。また、nチャネルJFET及びpチャネルJFETにおける埋込チャネル領域13、23と、ドレイン領域12、22とは、埋込不純物領域15、25によって接続されている。

【0076】
本変形例におけるnチャネルJFET及びpチャネルJFETは、図1に示したSiC JFETに比べて、埋込不純物領域15、25の長さが短くなっている。これにより、ドレイン抵抗を小さくできるため、ON/OFF比が大きいSiCJFETを実現することができる。また、島領域A1、A2を形成することによって、nチャネルJFETとpチャネルJFETとの絶縁性を向上させることができる。

【0077】
図10は、第1の実施形態の他の変形例におけるSiC JFET1(必須ではありませんが、他の箇所に倣って、JFET3と表記してもよいと思いました。無くても支障はありません。)の構成を模式的に示した図で、(a)は断面図、(b)は平面図である。本変形例におけるSiCJFET1は、図1に示したSiC JFETに対して、ソース領域11及び埋込チャネル領域13と、一対のゲート領域14a、14bとの間に隙間を設けた点が異なる。

【0078】
上述したように、本変形例におけるSiC JFET1では、埋込チャネル領域13とゲート領域14a、14bとのpn接合の界面では、両者のイオン注入領域が重ならないため、結晶欠陥に起因するゲートリーク電流を低減することができる。しかしながら、図7(c)に示したように、埋込チャネル領域13をイオン注入で形成する際、マスク30Cの合わせズレが生じると、埋込チャネル領域13とゲート領域14a、14bとのpn接合の界面において、両者のイオン注入領域が重なる場合がある。このような場合には、結晶欠陥に起因するゲートリーク電流の増加を招く畏れがある。

【0079】
そこで、本変形例では、ソース領域11及び埋込チャネル領域13と、一対のゲート領域14a、14bとの間に、一定の隙間を設けることによって、マスク合わせズレに起因するゲートリーク電流を低減することができる。なお、一定の隙間の大きさは、マクス合わせ精度に応じて適宜決めればよい。

【0080】
一方、図11に示すように、ソース領域11及び埋込チャネル領域13と、一対のゲート領域14a、14bとが、領域Cにおいて重なるように形成することによって、一対のゲート領域14a、14bのイオン注入時に、SiCJFETのしきい値電圧の制御を行うことができる。

【0081】
図12は、第1の実施形態の他の変形例におけるSiC JFET1(同上の理由)の構成を模式的に示した図で、(a)は断面図、(b)は平面図である。本変形例におけるSiC JFET1は、図1に示したSiC JFETに対して、ソース領域11及び埋込チャネル領域13の片側のみにゲート領域14を設けた点が異なる。この場合、ソース領域11及び埋込チャネル領域13と、ゲート領域14とが重なるように形成することによって、リソグラフィ工程において、ソース領域11及び埋込チャネル領域13の最小線幅に制限されることなく、チャネル厚を制御することができる。

【0082】
(第2の実施形態)
図13は、本発明の第2の実施形態におけるSiC JFET1の構成を模式的に示した図で、(a)は、nチャネルJFETの平面図、(b)は、(a)の線A-Aに沿った断面図、(c)は、pチャネルJFETの断面図である。

【0083】
図13(a)、(b)に示すように、本実施形態におけるnチャネルJFETは、SiC基板10の表面に、n型のチャネル領域33と、このチャネル領域33を挟んで互いに対向したn型のソース領域31及びドレイン領域32とが形成されている。また、SiC基板10の表面に、チャネル領域33を挟んで、ソース領域31及びドレイン領域32が対向する方向と垂直な方向に、一対のp型のゲート領域34a、34b(ダブルゲート)が形成されている。

【0084】
本実施形態におけるnチャネルJFETは、チャネル領域33内の空乏層の広がりを、チャネル領域33の両側に形成された一対のゲート領域34a、34bに印加するゲート電圧によって制御することができる。これにより、シングルゲートに較べて、同じしきい値電圧のときのドレイン電流を、約2倍に増加させることができる。これにより、電流駆動能力の高いSiCJFETを実現することができる。

【0085】
また、チャネル領域33の不純物濃度及び厚さを調整することによって、容易にノーマリオフ動作するSiCJFETを実現することができる。

【0086】
また、上述したように、SiC JFETの場合、アクセプタの活性化率が小さく、また、p型SiCの移動度が小さいため、nチャネルJFET及びpチャネルJFETのチャネル領域33、43の不純物濃度、及びチャネル幅を同じ値に設定すると、pチャネルJFETのドレイン電流が、nチャネルJFETのドレイン電流よりも1/10以下に小さくなる。

【0087】
そこで、図13(c)に示すように、pチャネルJFETのチャネル領域43の深さ方向の長さ(チャネル幅)を、nチャネルJFETのチャネル領域33の深さ方向の長さ(チャネル幅)よりも大きくすることによって、nチャネルJFET及びpチャネルJFETのドレイン電流を揃えることができる。

【0088】
また、nチャネルJFET及びpチャネルJFETのチャネル領域33、43の不純物濃度を調整することによっても、nチャネルJFET及びpチャネルJFETのドレイン電流を揃えることができる。

【0089】
また、図13(a)~(c)では、SiC基板10の表面に、チャネル領域33を挟んで、一対のp型のゲート領域34a、34b(ダブルゲート)を形成したが、チャネル領域33の片側に、ソース領域31及びドレイン領域32が対向する方向と垂直な方向に、ゲート領域(シングルゲート)を形成してもよい。

【0090】
(第3の実施形態)
図14は、本発明の第3の実施形態におけるSiC JFET1の構成を模式的に示した図で、(a)は、nチャネルJFETの平面図、(b)は、(a)の線B-Bに沿った断面図、(c)は、(a)の線C-Cに沿った断面図である。

【0091】
図14(a)~(c)に示すように、本実施形態におけるnチャネルJFETは、SiC基板10の主面に形成されたn型(第1導電型)のチャネル領域53と、SiC基板10の主面であって、チャネル領域53を挟んで、互いに対向して形成されたn型のソース領域51及びドレイン領域52と、SiC基板10の主面であって、ソース領域51及びドレイン領域52が対向する方向と垂直な方向に形成された一対のp型(第2導電型)のゲート領域(ダブルゲート)54a、54bとを備えている。

【0092】
図13に示したSiC JFETでは、チャネル領域33を挟んで、一対のゲート領域34a、34bを形成したが、本実施形態では、図14(a)に示すように、一対のゲート領域54a、54bを、それぞれ、対向する側の端部が、平面視において、チャネル領域53と重なって形成されている点が異なる。

【0093】
図14(a)~(c)に示すように、本実施形態におけるnチャネルJFETでは、チャネル領域53において、一対のゲート領域54a、54bの幅Lがチャネル長、一対のゲート領域54a、54bに挟まれた距離Dがチャネルの厚さ、チャネル領域53の深さ方向の距離Wがチャネル幅となる。

【0094】
本実施形態におけるnチャネルJFETは、チャネル領域53内の空乏層の広がりを、チャネル領域53の両側に形成された一対のゲート領域54a、54bに印加するゲート電圧によって制御することができる。これにより、シングルゲートに比べて、同じしきい値電圧のときのドレイン電流を、約2倍に増加させることができる。これにより、電流駆動能力の高いSiCJFETを実現することができる。

【0095】
また、式(1)に示したように、チャネル領域53の不純物濃度、及びチャネルの厚さDを調整することによって、容易にノーマリオフ動作するSiCJFETを実現することができる。

【0096】
本実施形態において、チャネル領域53の厚さDは、一対のゲート領域54a、54bの平面的な間隔によって決まるため、ゲート領域形成用のマスク寸法によって、容易に制御することができる。また、一対のゲート領域54a、54bにおいて、対向する側の端部が、それぞれ、チャネル領域53と重なっているため、チャネル領域53と、一対のゲート領域54a、54bとの位置合わせが多少ズレても、チャネル領域の厚みDに影響は出ない。そのため、nチャネルJFETのしきい値電圧のバラツキを抑制することができる。

【0097】
チャネル領域53と、一対のゲート領域54a、54bとが重なった領域では、pn接合が生じるが、チャネル領域のn型不純物濃度が低いため、pn接合によるリーク電流は非常に小さい。そのため、nチャネルJFETのしきい値電圧を、広範囲に制御することができる。

【0098】
さらに、一対のゲート領域54a、54bを、イオン注入で形成する際、横方向のチャネリングを利用して、チャネル領域53の厚さDを制御することができる。これにより、マスク寸法よりも、より寸法の小さいチャネル領域53の厚さDを形成することができる。これにより、より容易にノーマリオフ動作するnチャネルJFETを実現することができる。

【0099】
なお、結晶構造が六方晶からなるSiCは、[11-20]面が、大きなチャネリングを有する。そのため、SiC基板10として、表面に垂直な面が[11-20]の面方位を持つ方向に沿ってチャネルを形成することにより、横方向のチャネリングを利用して、よりチャネル領域53の厚さDの小さいnチャネルJFETを実現することができる。一方、チャネリングを抑制して急峻な接合を形成したい場合は、[1-100]の面方位を持つ方向に沿ってチャネルを形成することができる。

【0100】
なお、pチャネル型のSiC JFETは、チャネル領域53をp型に、ソース領域51及びドレイン領域52をp型に、一対のゲート領域54a、54bをn型に、それぞれ変えることによって形成することができる。

【0101】
図15~図17は、図14(a)~(c)に示した構造のnチャネルJFET及びpチャネルJFETを、それぞれ実際に作製して、電気特性を測定した結果を示したグラフである。なお、作製したnチャネルJFETは、チャネル領域53の不純物濃度を、5×1016cm-3、チャネル厚さDを0.38μm(マスク寸法は1.0μm)、チャネル長Lを4.0μm、チャネル幅Wを0.4μmとした。また、作製したpチャネルJFETは、チャネル領域53の不純物濃度を、5×1016cm-3、チャネル厚さDを0.46μm(マスク寸法は0.8μm)、チャネル長Lを4.0μm、チャネル幅Wを0.4μmとした。

【0102】
図15は、ドレイン電圧に対するドレイン電流(絶対値)の電気特性(I-V特性)を示したグラフである。ここで、(A)のグラフが、nチャネルJFET、(B)のグラフがpチャネルJFETのI-V特性を、それぞれ示す。なお、pチャネルJFETのドレイン電流は、測定値を10倍した値を示している。

【0103】
図15に示すように、nチャネルJFET、及びpチャネルJFETとも、幅広いゲート電圧Vに対して、ノーマリオフ動作を示す良好なI-V特性を確認できた。

【0104】
図16は、ドレイン電圧を2V(pチャネルJFETでは、-2V)にしたときの、ゲート電圧に対するドレイン電流の電気特性(I-V特性)、及び、ゲートリーク電流の電気特性(I-V特性)を、それぞれ示したグラフである。ここで、(A)のグラフが、nチャネルJFET、(B)のグラフが、pチャネルJFETのI-V特性、及びI-V特性を、それぞれ示す。なお、pチャネルJFETのドレイン電流は、測定値を10倍した値を示している。

【0105】
図16に示すように、nチャネルJFETにおいては、しきい値電圧が1V以上、pチャネルJFETにおいても、しきい値電圧(絶対値)が0.6V以上のノーマリオフ動作が確認できた。また、しきい値電圧以上において、ゲートリーク電流Iも、非常に小さな値であった。

【0106】
図17は、ドレイン電圧を0.2V(pチャネルJFETでは、-0.2V)にしたときの、ゲート電圧に対するドレイン電流の電気特性(I-V特性)を示したグラフで、図17(a)が、nチャネルJFETのI-V特性を、図17(b)が、pチャネルJFETのI-V特性を、それぞれ示したグラフである。

【0107】
図17(a)、(b)に示すように、nチャネルJFETにおいては、10倍以上のオン/オフ特性、pチャネルJFETにおいては、10倍以上の非常に高いオン/オフ比が、それぞれ確認できた。

【0108】
なお、本実施形態では、図14(a)~(c)に示したように、チャネル領域53を挟んで、一対のゲート領域54a、54b(ダブルゲート)を形成したが、チャネル領域53の片側に、平面視において、チャネル領域53と重なったゲート領域(シングルゲート)を形成してもよい。

【0109】
図18は、本実施形態におけるSiC JFETを用いて構成したSiC相補型JFETの構成を模式的に示した断面図である。

【0110】
図18に示すように、本実施形態におけるSiC相補型JFETでは、半絶縁性のSiC基板10に、図14に示した構造からなるノーマリオフ型のnチャネルJFETと、ノーマリオフ型のpチャネルJFETとが形成されている。ここで、pチャネルJFETにおいて、符号61、62はソース領域、ドレイン領域、符号63はチャネル領域、符号64a、64bは一対のゲート領域を、それぞれ示す。

【0111】
本実施形態において、半絶縁性のSiC基板10は、nチャネルJFETとpチャネルJFETとを絶縁分離できる程度に高抵抗なものであればよい。例えば、抵抗率ρが10Ωcm以上の半絶縁性SiC基板10を用いることができる。

【0112】
図19は、本実施形態におけるSiC JFETを用いて構成したSiC相補型JFETの構成の変形例を模式的に示した断面図である。本変形例におけるSiC相補型JFETは、図14に示した構造のnチャネルJFET及びpチャネルJFETが、SiC基板10の上に形成されたp型の低濃度エピタキシャル層10Aに形成されている。ここで、pチャネルJFETにおいて、符号61、62はソース領域、ドレイン領域、符号63はチャネル領域、符号64a、64bは一対のゲート領域を、それぞれ示す。

【0113】
図19に示すように、本変形例におけるSiC相補型JFETでは、nチャネルJFETが、p型の低濃度エピタキシャル層10A内に形成され、pチャネルJFETが、p型の低濃度エピタキシャル層10Aに形成されたn型のウェル領域67内に形成されている。これにより、nチャネルJFETとpチャネルJFETとは、p型の低濃度エピタキシャル層10Aと、n型のウェル領域67とのpn接合に、逆バイアスを印加することによって、絶縁分離することができる。

【0114】
図20は、本実施形態におけるSiC JFETを用いて構成したSiC相補型JFETの他の変形例を模式的に示した断面図である。本変形例におけるSiC相補型JFETでは、図14に示した構造のnチャネルJFET及びpチャネルJFETが、SiC基板10の上に形成されたn型の低濃度エピタキシャル層10Bに形成されている。

【0115】
図20に示すように、本変形例におけるSiC相補型JFETでは、pチャネルJFETが、n型の低濃度エピタキシャル層10B内に形成され、nチャネルJFETが、n型の低濃度エピタキシャル層10Bに形成されたp型のウェル領域57内に形成されている。これにより、nチャネルJFETとpチャネルJFETとは、n型の低濃度エピタキシャル層10Bと、p型のウェル領域57とのpn接合に、逆バイアスを印加することによって、絶縁分離することができる。

【0116】
図19及び図20に示したSiC相補型JFETは、SiC基板10上に形成された第1導電型の低濃度エピタキシャル層10A、10Bと、低濃度エピタキシャル層10A、10B内に形成された第2導電型のウェル領域57、67を備えているため、SiC基板10の表面に、横型パワーMOSFETも、同時に作製することができる。これにより、モノリシックパワーICを実現することが可能となる。

【0117】
また、縦型SiCパワーデバイスは、通常、表面に低濃度のnエピタキシャル層が形成された高濃度のnSiC基板を用いて形成される。そのため、図20に示したSiC相補型JFETにおいて、高濃度のnSiC基板10を用いることによって、SiC相補型JFETと、縦型SiCパワーデバイスとを、同一基板上に形成することができる。これにより、SiCパワーデバイスと集積回路とを同一チップ上に作製することが可能となる。

【0118】
同様に、図19に示したSiC相補型JFETにおいて、pエピタキシャル層10Aを用いた縦型パワーデバイスも、同一基板上に形成することができる。なお、pSiC基板上のnエピタキシャル層、n基板上のpエピタキシャル層についても作製可能である。

【0119】
次に、図21(a)~(d)を参照しながら、本実施形態におけるSiC相補型JFETの製造方法を説明する。なお、ここでは、説明を簡単にするために、半絶縁性のSiC基板に、SiC相補型JFETを製造する方法を説明する。また、各イオン注入時に、他の領域に、MOSFET用のマスクを設けることで、同一基板上にMOSFETの形成が可能である。

【0120】
図21(a)に示すように、半絶縁性のSiC基板10の表面に、マスク30Aを用いて、n型不純物(P)をイオン注入して、nチャネルJFETにおけるソース領域51及びドレイン領域52、並びに、pチャネルJFETにおける一対のゲート領域64a、64bを同時に形成する。ここで、イオン注入のドーズ量は、例えば、1~10×1015cm-2の範囲に、また、加速エネルギーは、10~700keVの範囲に設定することができる。

【0121】
次に、図21(b)に示すように、SiC基板10の表面に、マスク30B(n型チャネル53の幅に合うように図中のマスクの幅を訂正してください)を用いて、n型不純物(P)をイオン注入して、nチャネルJFETにおけるチャネル領域53を形成する。ここで、イオン注入のドーズ量は、例えば、1~10×1012cm-2の範囲に、また、加速エネルギーは、10~700keVの範囲に設定することができる。

【0122】
次に、図21(c)に示すように、SiC基板10の表面に、マスク30Cを用いて、p型不純物(Al)をイオン注入して、nチャネルJFETにおける一対のゲート領域54a、54b、並びに、pチャネルJFETにおけるソース領域61及びドレイン領域62を同時に形成する。ここで、イオン注入のドーズ量は、例えば、1~10×1015cm-2の範囲に、また、加速エネルギーは、10~700keVの範囲に設定することができる。

【0123】
最後に、図21(d)に示すように、SiC基板10の表面に、マスク30Dを用いて、p型不純物(Al)をイオン注入して、pチャネルJFETにおけるチャネル領域63を形成する。ここで、イオン注入のドーズ量は、例えば、1~10×1012cm-2の範囲に、また、加速エネルギーは、10~500keVの範囲に設定することができる。

【0124】
上記の各イオン注入工程において、イオン注入後に、所定の温度、例えば、1400~1900℃の温度でアニールを行って、各不純物の電気的活性化を行うことが好ましい。高温でアニールしても、SiC基板10中にイオン注入された不純物の濃度プロファイルは、注入時の濃度プロファイルと、ほとんど変化することはない。これにより、JFETのソース領域51、61、ドレイン領域52、62、チャネル領域53、63、一対のゲート領域(54a、54b)、(64a、64b)を、全てイオン注入で形成しても、安定した特性のJFETを実現することができる。

【0125】
ところで、上述したように、SiC JFETの場合、アクセプタの活性化率が小さく、また、p型SiCの移動度が小さいため、nチャネルJFET及びpチャネルJFETのチャネル領域53、63の不純物濃度、及びチャネル幅Wを同じ値に設定すると、pチャネルJFETのドレイン電流が、nチャネルJFETのドレイン電流よりも1/10以下に小さくなる。

【0126】
そこで、nチャネルJFET及びpチャネルJFETのドレイン電流を、極力揃えるために、図22に示すように、pチャネルJFETのチャネル幅Wを、nチャネルJFETのチャネル幅Wよりも大きくすることが好ましい。

【0127】
しかしながら、pチャネルJFETのチャネル幅Wを大きくするためには、チャネル領域63を形成する際のイオン注入エネルギーを大きくする必要があるが、注入エネルギーに上限があるため、チャネル幅だけの調整では、ドレイン電流を揃えるのは難しい。

【0128】
そこで、さらに、nチャネルJFET及びpチャネルJFETのドレイン電流を、極力揃えるために、pチャネルJFETのチャネル領域63の不純物濃度を、nチャネルJFETのチャネル領域53の不純物濃度よりも大きく設定することが好ましい。

【0129】
しかしながら、チャネル領域53、63の不純物濃度を変化させると、しきい値電圧も同時に変化するため、チャネル領域53、63の不純物濃度の調整にも限界がある。

【0130】
そこで、さらに、nチャネルJFET及びpチャネルJFETのドレイン電流を、極力揃えるために、図22に示すように、nチャネルJFETのソース領域51とゲート領域54a(54b)との間の距離Rを大きくして、pチャネルJFETのソース領域51とゲート領域54a(54b)との間の距離Rを小さくすることが好ましい。これにより、nチャネルJFETの寄生抵抗が大きくなり、pチャネルJFETの寄生抵抗が小さくなるため、nチャネルJFET及びpチャネルJFETのドレイン電流をより揃えることができる。

【0131】
同様に、図22に示すように、nチャネルJFETのチャネル長Lを大きくして、pチャネルJFETのチャネル長Lを小さくすることによって、nチャネルJFETのチャネル抵抗が大きくなり、pチャネルJFETのチャネル抵抗が小さくなるため、nチャネルJFET及びpチャネルJFETのドレイン電流をより揃えることができる。

【0132】
さらに、図23に示すように、pチャネルJFETにおいて、一対のゲート領域64a、64bの間に、チャネル領域63と重なる複数のゲート領域64c~64e(図23では、3個)を、等間隔Dに形成してもよい。これにより、多チャネル構造のpチャネルJFETが得られるため、pチャネルJFETのドレイン電流を大きくすることができ、nチャネルJFET及びpチャネルJFETのドレイン電流をより揃えることができる。

【0133】
このように、種々のパラメータ(チャネル幅、チャネル領域の不純物濃度、ソース、ドレイン領域間の距離、チャネル長)を調整したり、多チャネル構造(pチャネルJFET)を採用することによって、nチャネルJFET及びpチャネルJFETのドレイン電流を極力揃えることができる。なお、これらのパラメータは、単独でも、あるいは、複数のパラメータを組み合わせて調整してもよい。

【0134】
図24は、第3の実施形態の変形例におけるSiC JFETの構成を模式的に示した平面図である。

【0135】
図24に示すように、本変形例におけるSiC JFETは、ソース領域51、ドレイン領域52、及びチャネル領域53を取り囲むように、p型(第2導電型)のゲートアクセス領域56がリング状に形成されている。そして、一対のゲート領域54a、54bは、それぞれ、ゲートアクセス領域56と接続されている。また、ゲートアクセス領域56には、ゲートコンタクト用のパッド55が接続されている。

【0136】
このような構成により、ゲートコンタクト用パッド55に形成された1個のゲート電極を用いて、一対のゲート領域54a、54bに、ゲート電圧を印加することができる。また、n型のソース領域51及びドレイン領域52を、p型のゲートアクセス領域56で取り囲んでいるため、ソース領域51、ドレイン領域52間のリーク電流を抑制することができる。なお、エッチングを行うことにより絶縁性を高めることも当然可能である。

【0137】
なお、図24に示した構成では、一対のゲート領域54a、54bのうち、ゲート領域54bへのゲート電位のアクセスを、ゲートアクセス領域56を用いて行ったが、金属配線を用いて行ってもよい。

【0138】
図25(a)は、図24に示したSiC JFETを用いて構成したSiC相補型JFETの構成を模式的に示した平面図である。ここでは、ノーマリオフ型のnチャネルJFETと、ノーマリオフ型のpチャネルJFETとで、図25(b)に示したインバータ回路を構成した例を示す。

【0139】
図25(a)に示すように、nチャネルJFET及びpチャネルJFETの一対のゲート領域(54a、54b)、(64a、64b)は、それぞれ、ゲートコンタクト用パッド55、65を介して、入力端子Vinに接続された配線70に接続されている。また、nチャネルJFET及びpチャネルJFETのドレイン領域51、61は、出力端子Voutに接続された配線71に接続されている。また、nチャネルJFETのソース領域52は、グランド(GND)に接続された配線73に接続され、pチャネルJFETのソース領域62は、電源(VDD)に接続された配線74に接続されている。

【0140】
以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、もちろん、種々の改変が可能である。

【0141】
例えば、上記実施形態では、SiC相補型JFETをインバータ回路に適用した例を説明したが、他の集積回路に適用しても勿論構わない。

【0142】
また、図9(a)、(b)、図19、図20に示したSiC相補型JFETの構造は、単体のSiCJFETにも適用することができる。

【0143】
また、図14(a)~(c)に示したSIC JFETでは、チャネル領域53を、基板10の表面から下方の領域に形成したが、基板10の表面まで形成されていてもよい。

【0144】
また、上記実施形態では、ノーマリオフ型のSiC JFETを例示したが、勿論、本発明のSiC JFETは、ノーマリオン型にも適用することができる。
【符号の説明】
【0145】
1 SiCJFET
2 SiC相補型JFET
10 SiC基板
10A、10B 低濃度エピタキシャル層
11、21、31 ソース領域
12、22、32 ドレイン領域
13、23 埋込チャネル領域
14a、14b 一対のゲート領域
15、25 埋込不純物領域
16 ウェル領域
21 ソース領域
33、43 チャネル領域
34a、34b 一対のゲート領域
44a、44b 一対のゲート領域
51、61 ソース領域
52、62 ドレイン領域
53、63 チャネル領域
54a、54b 一対のゲート領域
64a、64b 一対のゲート領域
55、65 ゲートコンタクト用パッド
56、66 ゲートアクセス領域
57、67 ウェル領域
64c~64e ゲート領域
70、71、73、74 配線

図面
【図1】
0
【図2】
1
【図3】
2
【図4】
3
【図5】
4
【図6】
5
【図7】
6
【図8】
7
【図9】
8
【図10】
9
【図11】
10
【図12】
11
【図13】
12
【図14】
13
【図15】
14
【図16】
15
【図17】
16
【図18】
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【図19】
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【図20】
19
【図21】
20
【図22】
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【図23】
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【図24】
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【図25】
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【図26】
25