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明細書 :高速スイッチング可能なゲート駆動回路

発行国 日本国特許庁(JP)
公報種別 再公表特許(A1)
発行日 令和2年5月7日(2020.5.7)
発明の名称または考案の名称 高速スイッチング可能なゲート駆動回路
国際特許分類 H02M   1/08        (2006.01)
H03K  17/04        (2006.01)
FI H02M 1/08 A
H03K 17/04 Z
国際予備審査の請求 未請求
全頁数 17
出願番号 特願2019-529074 (P2019-529074)
国際出願番号 PCT/JP2018/025269
国際公開番号 WO2019/013054
国際出願日 平成30年7月3日(2018.7.3)
国際公開日 平成31年1月17日(2019.1.17)
優先権出願番号 2017135683
優先日 平成29年7月11日(2017.7.11)
優先権主張国 日本国(JP)
指定国 AP(BW , GH , GM , KE , LR , LS , MW , MZ , NA , RW , SD , SL , ST , SZ , TZ , UG , ZM , ZW) , EA(AM , AZ , BY , KG , KZ , RU , TJ , TM) , EP(AL , AT , BE , BG , CH , CY , CZ , DE , DK , EE , ES , FI , FR , GB , GR , HR , HU , IE , IS , IT , LT , LU , LV , MC , MK , MT , NL , NO , PL , PT , RO , RS , SE , SI , SK , SM , TR) , OA(BF , BJ , CF , CG , CI , CM , GA , GN , GQ , GW , KM , ML , MR , NE , SN , TD , TG) , AE , AG , AL , AM , AO , AT , AU , AZ , BA , BB , BG , BH , BN , BR , BW , BY , BZ , CA , CH , CL , CN , CO , CR , CU , CZ , DE , DJ , DK , DM , DO , DZ , EC , EE , EG , ES , FI , GB , GD , GE , GH , GM , GT , HN , HR , HU , ID , IL , IN , IR , IS , JO , JP , KE , KG , KH , KN , KP , KR , KW , KZ , LA , LC , LK , LR , LS , LU , LY , MA , MD , ME , MG , MK , MN , MW , MX , MY , MZ , NA , NG , NI , NO , NZ , OM , PA , PE , PG , PH , PL , PT , QA , RO , RS , RU , RW , SA , SC , SD , SE , SG , SK , SL , SM , ST , SV , SY , TH , TJ , TM , TN , TR , TT
発明者または考案者 【氏名】小林 和淑
【氏名】古田 潤
【氏名】稲森 奨
出願人 【識別番号】504255685
【氏名又は名称】国立大学法人京都工芸繊維大学
個別代理人の代理人 【識別番号】110000796、【氏名又は名称】特許業務法人三枝国際特許事務所
審査請求 未請求
テーマコード 5H740
5J055
Fターム 5H740BA12
5H740BB08
5H740BC01
5H740BC02
5H740HH05
5H740JA01
5H740JB01
5H740KK01
5J055AX16
5J055CX07
5J055DX12
5J055DX13
5J055EY05
5J055EY12
5J055GX01
5J055GX04
要約 電力用スイッチング素子(PS)のゲートを駆動するためのゲート駆動回路(1)は、インダクタ(L1)と、インダクタ(L1)の一端と電源電位(VDD)との間に設けられた第1スイッチ(Q1)と、インダクタ(L1)の他端と接地電位との間に設けられた第2スイッチ(Q2)と、第1スイッチ(Q1)とインダクタ(L1)との第1接続ノード(C1)にカソードが接続された第1ダイオード(D1)と、第2スイッチ(Q2)とインダクタ(L1)との第2接続ノード(C2)にアノードが接続された第2ダイオード(D2)と、を備え、第1ダイオード(D1)のアノードと第2ダイオード(D2)のカソードとが接続されており、ゲートは、第1ダイオード(D1)のアノードと第2ダイオード(D2)のカソードとの第3接続ノード(C3)に接続されている。
特許請求の範囲 【請求項1】
電力回路の電力用スイッチング素子のゲートを駆動するためのゲート駆動回路であって、
インダクタと、
前記インダクタの一端と電源電位との間に設けられた第1スイッチと、
前記インダクタの他端と前記電源電位より低い基準電位との間に設けられた第2スイッチと、
前記第1スイッチと前記インダクタとの第1接続ノードにカソードが接続された第1ダイオードと、
前記第2スイッチと前記インダクタとの第2接続ノードにアノードが接続された第2ダイオードと、
前記第1スイッチおよび前記第2スイッチの導通/非導通を制御する制御回路と、
を備え、
前記第1ダイオードのアノードと前記第2ダイオードのカソードとが接続されており、
前記ゲートは、前記第1ダイオードのアノードと前記第2ダイオードのカソードとの第3接続ノードに接続されている、ことを特徴とするゲート駆動回路。
【請求項2】
前記制御回路は、
前記電力用スイッチング素子がオフ状態では、
前記第1スイッチおよび前記第2スイッチをそれぞれ非導通状態および導通状態に制御し、
前記電力用スイッチング素子のターンオンの際には、
前記第1スイッチおよび前記第2スイッチを両方とも導通状態に制御して、所定時間後、前記第2スイッチを非導通状態に制御することを特徴とする請求項1に記載のゲート駆動回路。
【請求項3】
前記制御回路は、
前記電力用スイッチング素子がオン状態では、
前記第1スイッチおよび前記第2スイッチをそれぞれ導通状態および非導通状態に制御し、
前記電力用スイッチング素子のターンオフの際には、
前記第1スイッチおよび前記第2スイッチを両方とも導通状態に制御して、所定時間後、前記第1スイッチを非導通状態に制御することを特徴とする請求項1または2に記載のゲート駆動回路。
【請求項4】
前記基準電位は接地電位であることを特徴とする請求項1~3のいずれかに記載のゲート駆動回路。
発明の詳細な説明 【技術分野】
【0001】
本発明は、電力用スイッチング素子を高速スイッチング可能なゲート駆動回路に関する。
【背景技術】
【0002】
電力エネルギー応用分野においてパルス大電力技術は大きな位置付けであり、FETやIGBTなどの電圧駆動型の電力用半導体スイッチング素子を駆動して電力エネルギーを制御する駆動・制御回路が多く提案されている。そのような駆動・制御回路として、電力用半導体スイッチング素子のゲートにオン電圧を印加するためのオン駆動回路と、オフ電圧を印加するためのオフ駆動回路とを備え、電力用半導体スイッチング素子のオン・オフ状態を制御するものが一般に使用されている。
【0003】
これらの駆動・制御回路では電力効率を高くすることと、電力用半導体スイッチング素子にダメージを与えないこと、および、対象機器や周辺機器への悪影響を防止するために、電力用半導体スイッチング素子のスイッチング時に発生する電磁ノイズを低減することが望まれている。その一つの方法として、電力用半導体スイッチング素子のゲートにゲート抵抗を接続して電力用半導体スイッチング素子に流れるゲート電流を、ターンオン又はターンオフに要する期間中に細かく調整する方法が知られている(例えば、非特許文献1)。
【0004】
非特許文献1には、図10に示す回路が記載されている。図10では、直列接続された2つのスイッチQ11,Q12を備えたゲート駆動回路10によって、SiC-MOSFETで構成される電力用スイッチング素子PSのゲートを駆動する。電力用スイッチング素子PSのゲートには、ゲート抵抗Rが接続されており、スイッチQ11,Q12のオン/オフ制御により、ゲート電流を調整している。ここで、電力用スイッチング素子PSには、ゲートの内部抵抗およびゲート/ソース間に生じる内部容量Cissが存在するため、これらによってスイッチングが律速される。例えば、電力用スイッチング素子PSとして、ローム株式会社製SiC-MOSFET(形名:SCT2450KE)を用いた場合、内部抵抗が25Ω、内部容量が463pFである。そのため、電力用スイッチング素子PSのゲート電圧を95%充電するためには、約35nsの時間を要する。
【0005】
また、電力用スイッチング素子PSのスイッチング動作は、電気回路的には内部容量Cissの充放電プロセスである。従って、ゲート抵抗Rgを小さくすると、ゲート電流の電流が大きくなり、ゲートの内部容量Cissの従放電に要する時間が短くなるためスイッチング損失は低減されるがスイッチングノイズが増大する。逆に、ゲート抵抗Rgを大きくすると、スイッチングノイズは低減されるがスイッチング損失が増大する。
【0006】
この問題を解決するために、ゲート抵抗を低い抵抗値に設定することでソース/ドレイン間電圧が急速に立ち上がる(高速スイッチングされる)ように駆動し、ソース/ドレイン間電圧が所定値に達すると、ゲート抵抗を高い抵抗値に切り替える駆動方法が提案されている。しかし、駆動対象素子として用いられる電圧駆動型の電力用半導体スイッチング素子のスイッチング期間は、通常、数100ns以下であり、極めて短いスイッチング期間内に、抵抗値をタイミング良く切り替えなければならない。従って、ゲート抵抗値を可変にするための高速に動作する素子や、高電圧を検知する高精度なセンサを用いて構成しなければならず、装置が複雑で高価なものとなるだけでなく、制御のタイミングに余裕がないため制御が難しいという問題があり、スイッチングノイズ低減とスイッチング損失低減との間のトレードオフの関係を解消することは困難である。
【0007】
これに対し、非特許文献2では、ゲート駆動回路にインダクタを用いることにより、スイッチング素子のオン動作を高速化している。非特許文献2には図11に示す回路が記載されている。図11では、直列接続されたスイッチQ21,Q22、およびスイッチQ21,Q22間に設けられたインダクタL21を備えたゲート駆動回路20によって、SiC-MOSFETで構成される電力用スイッチング素子PSのゲートを駆動する。ゲート駆動回路20では、スイッチング前にスイッチQ21,Q22をオンすることにより、インダクタL1に磁界のエネルギーを蓄え、その後、インダクタL1からの電流によりゲートを充電する。これにより、ゲートの内部抵抗に関係なく、一定の電流がゲートに供給されるため、電力用スイッチング素子PSのオン動作を高速化することができる。
【0008】
しかし、非特許文献2では、電力用スイッチング素子PSのオフ動作の高速化を行うことはできない。また、インダクタL21に磁界のエネルギーを過剰に蓄積すると、電力用スイッチング素子PSのゲートを破壊してしまうという問題がある。
【先行技術文献】
【0009】

【非特許文献1】Bo Wang、他6名、「An Efficient High-Frequency Drive Circuit for GaN Power HFETs」、IEEE TRANSACTIONS ON INDUSTRY APPLICATIONS、2009年、Vol.45、No.2、p.843—853
【非特許文献2】Philip Anthony、他2名、「High-Speed Resonant Gate Driver With Controlled Peak Gate Voltage for Silicon Carbide MOSFETs」、IEEE TRANSACTIONS ON INDUSTRY APPLICATIONS、2014年、Vol.50、No.1、p.573—583
【発明の概要】
【発明が解決しようとする課題】
【0010】
本発明の目的は以上に述べた問題点を解決し、簡単な回路構成で、電力回路の電力用スイッチング素子のオン・オフ駆動の高速化、および、高信頼性を両立したゲート駆動回路を提供することにある。
【課題を解決するための手段】
【0011】
本発明に係るゲート駆動回路は、電力回路の電力用スイッチング素子のゲートを駆動するためのゲート駆動回路であって、インダクタと、前記インダクタの一端と電源電位との間に設けられた第1スイッチと、前記インダクタの他端と前記電源電位より低い基準電位との間に設けられた第2スイッチと、前記第1スイッチと前記インダクタとの第1接続ノードにカソードが接続された第1ダイオードと、前記第2スイッチと前記インダクタとの第2接続ノードにアノードが接続された第2ダイオードと、前記第1スイッチおよび前記第2スイッチの導通/非導通を制御する制御回路と、を備え、前記第1ダイオードのアノードと前記第2ダイオードのカソードとが接続されており、前記ゲートは、前記第1ダイオードのアノードと前記第2ダイオードのカソードとの第3接続ノードに接続されていることを特徴とする。
【0012】
本発明に係るゲート駆動回路では、前記制御回路は、前記電力用スイッチング素子がオフ状態では、前記第1スイッチおよび前記第2スイッチをそれぞれ非導通状態および導通状態に制御し、前記電力用スイッチング素子のターンオンの際には、前記第1スイッチおよび前記第2スイッチを両方とも導通状態に制御して、所定時間後、前記第2スイッチを非導通状態に制御することを特徴とする。
【0013】
本発明に係るゲート駆動回路では、前記制御回路は、前記電力用スイッチング素子がオン状態では、前記第1スイッチおよび前記第2スイッチをそれぞれ導通状態および非導通状態に制御し、前記電力用スイッチング素子のターンオフの際には、前記第1スイッチおよび前記第2スイッチを両方とも導通状態に制御して、所定時間後、前記第1スイッチを非導通状態に制御することを特徴とする。
【0014】
本発明に係るゲート駆動回路では、前記基準電位は接地電位であってもよい。
【発明の効果】
【0015】
本発明によれば、簡単な回路構成で、電力回路の電力用スイッチング素子のオン・オフ駆動の高速化、および、高信頼性を両立したゲート駆動回路を提供することができる。
【図面の簡単な説明】
【0016】
【図1】本発明の実施形態に係る電力用スイッチング素子およびゲート駆動回路の構成を示す回路図である。
【図2】図1に示すゲート駆動回路による電力用スイッチング素子のオン/オフ制御を説明するための回路図である。
【図3】図1に示すゲート駆動回路による電力用スイッチング素子のオン/オフ制御を説明するための回路図である。
【図4】図1に示すゲート駆動回路による電力用スイッチング素子のオン/オフ制御を説明するための回路図である。
【図5】本発明の実施例において、ダブルパルス試験を実施するための回路構成を示す回路図である。
【図6】電力用スイッチング素子のオン時間およびオフ時間の定義を説明するためのグラフである。
【図7】本発明の実施例におけるダブルパルス試験の結果を示すグラフであり、(a)は電力用スイッチング素子のゲート-ソース間電圧の波形であり、(b)は電力用スイッチング素子のドレイン-ソース間電圧の波形であり、(c)は電力用スイッチング素子のドレイン電流の波形である。
【図8】本発明の実施例における電力用スイッチング素子のドレイン電流を変えたときのスイッチング時間の変化を示したグラフである。
【図9】本発明のゲート駆動回路および従来のゲート駆動回路による電力用スイッチング素子の応答特性のシミュレーション結果であり、(a)は電力用スイッチング素子のゲート-ソース間電圧のオフ時およびオン時のスイッチング特性のシミュレーション結果であり、(b)は電力用スイッチング素子のドレイン-ソース間電圧のオフ時およびオン時のスイッチング特性のシミュレーション結果である。
【図10】従来のゲート駆動回路の構成を示す回路図である。
【図11】従来の他のゲート駆動回路の構成を示す回路図である。
【発明を実施するための形態】
【0017】
以下、本発明に係る実施形態について図面を参照して説明する。

【0018】
図1は、本実施形態に係る電力用スイッチング素子PSおよびゲート駆動回路1の構成を示す回路図である。電力用スイッチング素子PSは、ソースが接地されたSiC-MOSFETで構成されている。

【0019】
ゲート駆動回路1は、被駆動素子である電力用スイッチング素子PSのゲートを駆動するための回路であり、インダクタL1と、第1スイッチQ1と、第2スイッチQ2と、第1ダイオードD1と、第2ダイオードD2と、制御回路2とを備えている。実際には、第1スイッチQ1と、第2スイッチQ2として、MOSFET、バイポーラトランジスタなどの素子を用いることができる。ここでは、説明をわかりやすくするために単なるスイッチとして表現している。

【0020】
インダクタL1は、あらかじめ設定された大きさのインダクタンスを有しており、インダクタンスは例えば50~150nHである。

【0021】
第1スイッチQ1は、インダクタL1の一端と電源電位VDD(本実施形態では直流18V)との間に設けられている。また、第2スイッチQ2は、インダクタL1の他端と電源電位VDDより低い基準電位(本実施形態では接地電位)との間に設けられている。すなわち、第1スイッチQ1、インダクタL1および第2スイッチQ2は、この順で電源電位VDDと接地電位との間に直列接続されている。

【0022】
第1ダイオードD1は、カソードが第1スイッチQ1とインダクタL1との第1接続ノードC1に接続されており、第2ダイオードD2は、アノードが第2スイッチQ2とインダクタL1との第2接続ノードC2に接続されている。さらに、第1ダイオードD1のアノードと第2ダイオードD2のカソードとが接続されており、電力用スイッチング素子PSのゲートは、第1ダイオードD1のアノードと第2ダイオードD2のカソードとの第3接続ノードC3に接続されている。

【0023】
すなわち、第1ダイオードD1は、電力用スイッチング素子PSのゲートから第1スイッチQ1とインダクタL1との第1接続ノードC1に向かって順方向になるように設けられている。また、第2ダイオードD2は、第2スイッチQ2とインダクタL1との第2接続ノードC2から電力用スイッチング素子PSのゲートに向かって順方向になるように設けられている。

【0024】
第1スイッチQ1および第2スイッチQ2は、電流の導通/非導通を切り換え可能な素子であれば特に限定されず、例えば、上述したようにMOSFETまたはバイポーラトランジスタ等で構成することができる。制御回路2は、第1スイッチQ1および第2スイッチQ2の制御端子に制御信号を出力して、第1スイッチQ1および第2スイッチQ2の導通/非導通を制御することができる。これにより、電力用スイッチング素子PSのゲートにオン電圧およびオフ電圧を印加して、電力用スイッチング素子PSのオン/オフを制御することができる。電力用スイッチング素子PSのオン/オフ制御について、図2~図4を参照して説明する。

【0025】
電力用スイッチング素子PSがオフ状態では、図2に示すように、制御回路2は、第1スイッチQ1および第2スイッチQ2をそれぞれ非導通および導通状態に制御し、電力用スイッチング素子PSのゲートは接地電位に固定されている。

【0026】
電力用スイッチング素子PSのターンオンの際には、図3に示すように、制御回路2は、第1スイッチQ1および第2スイッチQ2を両方とも導通状態に制御して、インダクタL1に電流を流して磁場のエネルギーを蓄える。所定時間(例えば10ns)後、図4に示すように、制御回路2は第2スイッチQ2を非導通状態に制御して、インダクタL1から第2ダイオードD2を介して電力用スイッチング素子PSのゲートに電流を供給する。これにより、電力用スイッチング素子PSはゲートの内部抵抗に関係なく短時間でオン状態となり、電力用スイッチング素子PSのゲートはゲート駆動回路1の電源電位VDDに固定される。

【0027】
ここで、電力用スイッチング素子PSのゲート端子の電圧は、ゲート駆動回路1の電源電位VDDに第1ダイオードD1の順方向電圧を加えた値を長時間超えることはない。このように、ゲート駆動回路1が保護回路の機能を有しているため、ターンオンの際にインダクタL1に磁界のエネルギーを過剰に蓄積した場合であっても、電力用スイッチング素子PSのゲートが破壊されることを防止できる。

【0028】
電力用スイッチング素子PSのターンオフの際には、図3に示すように、制御回路2は、第1スイッチQ1および第2スイッチQ2を両方とも導通状態に制御して、インダクタL1に電流を流して磁場のエネルギーを蓄える。所定時間(例えば10ns)後、図2に示すように、制御回路2は、第1スイッチQ1を非導通状態に制御してインダクタL1から第1ダイオードD1を介して電力用スイッチング素子PSのゲートから電流を引き出す。これにより、電力用スイッチング素子PSはゲートの内部抵抗に関係なく短時間でオフ状態となり、電力用スイッチング素子PSのゲートは接地電位に固定される。

【0029】
ここで、電力用スイッチング素子PSのゲート端子の電圧は、接地電位から第2ダイオードD2の順方向電圧を減じた値を長時間下回ることはなく、ターンオフの際にインダクタL1に磁界のエネルギーを過剰に蓄積した場合であっても、電力用スイッチング素子PSのゲートが破壊されることを防止できる。また、電力用スイッチング素子PSのターンオン、およびターンオフにおいて、インダクタL1に流れる電流の方向は同じであり、磁場の反転をともなう電流方向の反転は生じない。

【0030】
以上のように、本実施形態に係るゲート駆動回路1は、電力回路の電力用スイッチング素子PSのオン動作の高速化だけでなくオフ動作の高速化も可能である。これにより、従来のゲート駆動回路に比べ、Duty比の設定可能範囲を拡大することができ、電力の制御範囲を拡大し、制御電力の精度を向上することができる。また、インダクタL1に磁界のエネルギーを過剰に蓄積した場合であっても、第1ダイオードD1および第2ダイオードD2によって、電力用スイッチング素子PSのゲート端子に過大な電圧がかかることがないため、電力用スイッチング素子PSのゲートの破壊を防止でき、電磁ノイズの低減を実現することができる。また、ゲート駆動回路1は、受動素子の小型化が可能であり、特にインダクタL1をプリント基板上に形成することにより、電力変換回路の小型化および軽量化を容易に実現できる。よって、簡単な回路構成で、電力用スイッチング素子PSのスイッチング動作の高速化、および、高信頼性を両立したゲート駆動回路を提供することができる。

【0031】
以上、本発明の実施形態について説明したが、本発明は前記の実施形態に限定されるものではなく、その趣旨を逸脱しない限りにおいて、種々の変更が可能である。

【0032】
前記の実施形態では、電力用スイッチング素子PSがSiC-MOSFETであったが、これに限定されず、例えばGaN-MOSFET、Si-MOSFET等の電力用スイッチッグ素子であってもよい。

【0033】
また、前記の実施形態では、第1ダイオードD1および第2ダイオードD2がPN接合ダイオードであったが、これに限定されず、例えばショットキバリアダイオードであってもよい。
【実施例】
【0034】
以下、本発明の実施例について説明する。なお、以下の実施例において、前記の実施形態におけるものと同様の機能を有する構成要素については同一の符号を付している。
【実施例】
【0035】
本実施例では、前記の実施形態において説明したゲート駆動回路1、および従来のゲート駆動回路101を作製し、ダブルパルス試験によってスイッチング時間を評価した。具体的には、図5に示すように、ゲート駆動回路1およびゲート駆動回路101を切り換えスイッチSWを介して、電力回路の電力用スイッチング素子PSを組み込んだダブルパルス試験の主回路3に接続した。
【実施例】
【0036】
図5では、従来のゲート駆動回路101が電力用スイッチング素子PSのゲートに接続されている。従来のゲート駆動回路101は電力用スイッチング素子PSのゲートに電流を供給する制御回路102で構成した。
【実施例】
【0037】
本実施例では、電力用スイッチング素子PSとして、ローム株式会社製SiC-MOSFET(形名:SCT2450KE)を用いた。
【実施例】
【0038】
ゲート駆動回路1については、第1スイッチQ1および第2スイッチQ2は、それぞれP型MOSFETおよびN型MOSFETであり、本実施例では、フェアチャイルドセミコンダクター社製のp/nMOSFET(形名:FDS8958A)を用いた。第1ダイオードD1および第2ダイオードはそれぞれ、並列接続された2つのダイオードで構成されており、本実施例では、オン・セミコンダクター社製の整流器(形名:MURD620CT)を用いた。インダクタL1としては、インダクタンスが79nHのものを用いた。ゲート駆動回路1の制御回路2としては、シリコン・ラボラトリーズ社製のドライバIC(形名:SI8235)を用いた。
【実施例】
【0039】
従来のゲート駆動回路101の制御回路102も、ゲート駆動回路1の制御回路2と同様に、マウザーエレクトロニクス社製のドライバIC(形名:SI8235)を用いた。
【実施例】
【0040】
主回路3は、ダイオード接続されたスイッチング素子(ローム株式会社製SiC-MOSFET(形名:SCT2450KE))、インダクタ(145μH)、容量素子(100μF)およびDC電源(120V)で主に構成した。
【実施例】
【0041】
なお、ノイズを低減するため、本実施例のゲート駆動回路1、従来のゲート駆動回路101および主回路3は、同一基板上に実装した。
【実施例】
【0042】
ダブルパルス試験において、まず、従来のゲート駆動回路101を電力用スイッチング素子PSのゲートに接続し、図5に示す制御回路102からパルス(幅7.4μs)を入力し、主回路3のインダクタ及びスイッチング素子PS(ドレイン-ソース間)に5Aの電流が流れる状態にして、スイッチング素子PSをオン/オフ駆動した。続いて、本実施例のゲート駆動回路1を電力用スイッチング素子PSのゲートに接続し、第1スイッチQ1および第2スイッチQ2の導通/非導通を図2~図4に示すように制御して、電力用スイッチング素子PSをオン/オフ駆動した。このようにして、ゲート駆動回路101およびゲート駆動回路1による電力用スイッチング素子PSのスイッチング特性を測定した。
【実施例】
【0043】
具体的には、電力用スイッチング素子PSのオン/オフ駆動時のゲート-ソース間電圧VGS、ドレイン-ソース間電圧VDS、およびドレイン電流Iの波形を測定した。そして、これらの波形に基づいて、電力用スイッチング素子PSのオフ時のスイッチング時間toffおよびオン時のスイッチング時間tonを評価した。本実施例では図6に示すように、オフ時のスイッチング時間toffを、ゲート-ソース間電圧VGSがオン時の90%に立ち下がった時点からドレイン-ソース間電圧VDSがオフ時の90%に立ち上った時点までの時間と定義した。また、オン時のスイッチング時間tonを、ゲート-ソース間電圧VGSがオン時の10%に立ち上がった時点からドレイン-ソース間電圧VDSがオフ時の10%に立ち下った時点までの時間と定義した。
【実施例】
【0044】
図7は、ゲート駆動回路1およびゲート駆動回路101による電力用スイッチング素子PSのスイッチング特性を示すグラフである。図7において、(a)は電力用スイッチング素子PSのゲート-ソース間電圧VGSの波形であり、(b)は電力用スイッチング素子PSのドレイン-ソース間電圧VDSの波形であり、(c)は電力用スイッチング素子PSのドレイン電流Iの波形である。図7(a)~(c)において、破線は従来のゲート駆動回路101を電力用スイッチング素子PSのゲートに接続したときの波形であり、実線は本発明のゲート駆動回路1を電力用スイッチング素子PSのゲートに接続したときの特性を示している。
【実施例】
【0045】
図7より、従来のゲート駆動回路101を電力用スイッチング素子PSのゲートに接続したときのオフ時間toffは18ns、オン時間tonは31.2nsであった。一方、本発明のゲート駆動回路1を電力用スイッチング素子PSのゲートに接続したときのオフ時間toffは15ns、オン時間tonは20.2nsであった。したがって、本発明のゲート駆動回路1は、従来のゲート駆動回路101に比べ、電力用スイッチング素子PSのオフ動作およびオン動作の両方において高速化を実現できていることが分かる。
【実施例】
【0046】
なお、図7(a)において、ゲート-ソース間電圧VGSは、一時的に電源電位(18V)を大きく超えているが、ダイオードD1により電源電圧に収束している。同様に、ゲート-ソース間電圧VGSは、一時的に接地電位(0V)を大きく下回っているが、ダイオードD2により接地電位に収束している。通常、電力用スイッチング素子PSのゲートは、300ns程度であれば電源電位を大きく超える電圧、または接地電位を大きく下回る電圧が印加されても破壊されないため、信頼性には影響しない。
【実施例】
【0047】
図8は、本実施例における電力用スイッチング素子PSのドレイン電流Iを変えたときのスイッチング時間(オン時間tonおよびオフ時間toff)の変化を示したグラフである。図8において、電力用スイッチング素子PSのオフ時間toffはドレイン電流Iの増加とともに短くなり、オン時間tonはドレイン電流Iの増加とともに長くなっている。ドレイン電流Iの大きさに係らず、オン動作およびオフ動作のいずれにおいても、従来のゲート駆動回路101を電力用スイッチング素子PSのゲートに接続したときよりも、本発明のゲート駆動回路1を電力用スイッチング素子PSのゲートに接続したときの方が、高速化が実現できていることが分かる。具体的には、従来のゲート駆動回路101を電力用スイッチング素子PSのゲートに接続したときの平均オフ時間は32nsであり、平均オン時間は25nsであった。一方、本発明のゲート駆動回路1を電力用スイッチング素子PSのゲートに接続したときの平均オフ時間は26nsであり、平均オン時間は18nsであった。すなわち、本発明のゲート駆動回路1によって、従来のゲート駆動回路101に比べ、オフ時間について20%、オン時間について30%の高速化を実現することができた。
【実施例】
【0048】
図9は、本発明のゲート駆動回路1および従来のゲート駆動回路101による電力用スイッチング素子PSの応答特性のシミュレーション結果である。具体的には、Agilent ADSにより応答特性を過渡解析した。解析時間は20μsであり、最大時間刻み幅は1nsであった。図9において、(a)は電力用スイッチング素子PSのゲート-ソース間電圧VGSのオフ時およびオン時のスイッチング特性のシミュレーション結果であり、(b)は電力用スイッチング素子PSのドレイン-ソース間電圧VDSのオフ時およびオン時のスイッチング特性のシミュレーション結果である。図9(a)および(b)において、破線は従来のゲート駆動回路101を電力用スイッチング素子PSのゲートに接続したときのシミュレーションによる波形であり、実線は本発明のゲート駆動回路1を電力用スイッチング素子PSのゲートに接続したときのシミュレーションによる波形である。
【実施例】
【0049】
図9より、従来のゲート駆動回路101を電力用スイッチング素子PSのゲートに接続したときのオフ時間toffは59.9ns、オン時間tonは33.5nsであった。一方、本実施例のゲート駆動回路1を電力用スイッチング素子PSのゲートに接続したときのオフ時間toffは47.8ns、オン時間tonは23.0nsであった。したがって、シミュレーション結果からも、本実施例のゲート駆動回路1は、従来のゲート駆動回路101に比べ、電力用スイッチング素子PSのオフ動作およびオン動作の両方において高速化が実現できていることが分かる。
【産業上の利用可能性】
【0050】
本発明の電力回路用の高速スイッチング可能なゲート駆動回路は、発電や送電等の電力分野、回転機・ファン・ポンプ等の産業分野、通信システム工場などの電源装置、電気鉄道分野、自動車分野、家電分野等のパワーエレクトロニクスの広い分野への適用が可能である。
【符号の説明】
【0051】
1 ゲート駆動回路
2 制御回路
C1 第1接続ノード
C2 第2接続ノード
C3 第3接続ノード
D1 第1ダイオード
D2 第2ダイオード
L1 インダクタ
PS 電力用スイッチング素子
Q1 第1スイッチ
Q2 第2スイッチ
図面
【図1】
0
【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【図7】
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【図8】
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【図9】
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【図10】
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【図11】
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