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明細書 :トンネル電界効果トランジスタおよび電子デバイス

発行国 日本国特許庁(JP)
公報種別 再公表特許(A1)
発行日 令和2年12月17日(2020.12.17)
発明の名称または考案の名称 トンネル電界効果トランジスタおよび電子デバイス
国際特許分類 H01L  29/66        (2006.01)
H01L  21/336       (2006.01)
H01L  29/78        (2006.01)
H01L  29/786       (2006.01)
FI H01L 29/66 T
H01L 29/78 301J
H01L 29/78 622
H01L 29/78 618B
国際予備審査の請求 未請求
全頁数 61
出願番号 特願2019-557267 (P2019-557267)
新規性喪失の例外の表示 特許法第30条第2項適用申請有り ▲1▼発行日 平成29年12月2日 ▲2▼刊行物 Technical Digest of 2017 IEEE International Electron Devices Meeting,pp.377-380,IEEE ▲1▼開催日 平成29年12月5日 ▲2▼集会名 2017 IEEE International Electron Devices Meeting ▲1▼発行日 平成30年1月18日 ▲2▼刊行物 電子デバイス界面テクノロジー研究会-材料・プロセス・デバイス特性の物理-(第23回研究会)予稿集、5-8頁 ▲1▼開催日 平成30年1月19日 ▲2▼集会名 電子デバイス界面テクノロジー研究会-材料・プロセス・デバイス特性の物理-(第23回研究会) ▲1▼発行日 平成30年1月23日 ▲2▼刊行物 信学技報,vol.117,no.427,SDM2017-92,pp.5-8,2018年1月,電子情報通信学会 ▲1▼開催日 平成30年1月30日 ▲2▼集会名 電子情報通信学会シリコン材料・デバイス研究会 ▲1▼発行日 平成30年3月5日 ▲2▼刊行物 第65回応用物理学会春季学術講演会 講演予稿集,pp.12-183,応用物理学会 ▲1▼開催日 平成30年3月18日 ▲2▼集会名 第65回応用物理学会春季学術講演会 ▲1▼発行日 平成30年3月5日 ▲2▼刊行物 第65回応用物理学会春季学術講演会 講演予稿集,pp.12-184,応用物理学会 ▲1▼開催日 平成30年3月18日 ▲2▼集会名 第65回応用物理学会春季学術講演会 ▲1▼発行日 平成30年4月17日 ▲2▼刊行物 Applied Physics Letters 112,162105(2018) ▲1▼発行日 平成30年5月13日 ▲2▼刊行物 ECS Transactions,85(8)27-37(2018) ▲1▼開催日 平成30年5月14日 ▲2▼集会名 233rd The Electrochemical Society Meeting ▲1▼発行日 平成30年7月2日 ▲2▼刊行物 2018 Asia-Pacific Workshop on Fundamentals and Applications of Advanced Semiconductor Devices,pp.21-26 ▲1
国際出願番号 PCT/JP2018/043787
国際公開番号 WO2019/107411
国際出願日 平成30年11月28日(2018.11.28)
国際公開日 令和元年6月6日(2019.6.6)
優先権出願番号 62/591,798
優先日 平成29年11月29日(2017.11.29)
優先権主張国 アメリカ合衆国(US)
指定国 AP(BW , GH , GM , KE , LR , LS , MW , MZ , NA , RW , SD , SL , ST , SZ , TZ , UG , ZM , ZW) , EA(AM , AZ , BY , KG , KZ , RU , TJ , TM) , EP(AL , AT , BE , BG , CH , CY , CZ , DE , DK , EE , ES , FI , FR , GB , GR , HR , HU , IE , IS , IT , LT , LU , LV , MC , MK , MT , NL , NO , PL , PT , RO , RS , SE , SI , SK , SM , TR) , OA(BF , BJ , CF , CG , CI , CM , GA , GN , GQ , GW , KM , ML , MR , NE , SN , TD , TG) , AE , AG , AL , AM , AO , AT , AU , AZ , BA , BB , BG , BH , BN , BR , BW , BY , BZ , CA , CH , CL , CN , CO , CR , CU , CZ , DE , DJ , DK , DM , DO , DZ , EC , EE , EG , ES , FI , GB , GD , GE , GH , GM , GT , HN , HR , HU , ID , IL , IN , IR , IS , JO , JP , KE , KG , KH , KN , KP , KR , KW , KZ , LA , LC , LK , LR , LS , LU , LY , MA , MD , ME , MG , MK , MN , MW , MX , MY , MZ , NA , NG , NI , NO , NZ , OM , PA , PE , PG , PH , PL , PT , QA , RO , RS , RU , RW , SA , SC , SD , SE , SG , SK , SL , SM , ST , SV , SY , TH , TJ , TM , TN , TR , TT
発明者または考案者 【氏名】加藤 公彦
【氏名】高木 信一
【氏名】竹中 充
【氏名】田畑 仁
【氏名】松井 裕章
出願人 【識別番号】503360115
【氏名又は名称】国立研究開発法人科学技術振興機構
個別代理人の代理人 【識別番号】110000408、【氏名又は名称】特許業務法人高橋・林アンドパートナーズ
審査請求 未請求
テーマコード 5F110
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Fターム 5F110AA07
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5F140CB04
要約 本発明の一実施形態におけるトンネル電界効果トランジスタは、第1導電型の第1半導体層と、第1領域において第1半導体層に対してヘテロ接合を実現する第2導電型の第2半導体層と、第1領域において第2半導体層を覆うゲート絶縁層と、ゲート絶縁層を覆うゲート電極層と、第1半導体層に電気的に接続された第1電極層と、第2半導体層に電気的に接続された第2電極層と、第1領域に対して第2電極層側に隣接した第2領域において第1半導体層と第2半導体層との間に挟まれた第1絶縁層と、を含む。
特許請求の範囲 【請求項1】
第1導電型の第1半導体層と、
第1領域において前記第1半導体層に対してヘテロ接合を実現する第2導電型の第2半導体層と、
前記第1領域において前記第2半導体層を覆うゲート絶縁層と、
前記ゲート絶縁層を覆うゲート電極層と、
前記第1半導体層に電気的に接続された第1電極層と、
前記第2半導体層に電気的に接続された第2電極層と、
前記第1領域に対して前記第2電極層側に隣接した第2領域において前記第1半導体層と前記第2半導体層との間に挟まれた第1絶縁層と、
を含む、トンネル電界効果トランジスタ。
【請求項2】
前記第1半導体層および前記第2半導体層は、前記ヘテロ接合によってtype-IIバンド構造を形成するエネルギーバンド構造を有する材料である、請求項1に記載のトンネル電界効果トランジスタ。
【請求項3】
前記第2半導体層は、伝導帯の下端のエネルギーが前記第1半導体層のバンドギャップ内に存在する材料である、請求項2に記載のトンネル電界効果トランジスタ。
【請求項4】
前記第2半導体層は、前記第1半導体層のバンドギャップよりも大きい材料である、請求項3に記載のトンネル電界効果トランジスタ。
【請求項5】
前記第1半導体層は、p型半導体であり、
前記第2半導体層は、n型半導体である、請求項1に記載のトンネル電界効果トランジスタ。
【請求項6】
前記第1半導体層は、IV族の半導体であり、
前記第2半導体層は、IIーVI族の半導体である、請求項5に記載のトンネル電界効果トランジスタ。
【請求項7】
前記第1半導体層は、IV族の半導体であり、
前記第2半導体層は、金属酸化物を含む、請求項5に記載のトンネル電界効果トランジスタ。
【請求項8】
前記第1半導体層は、Siを含む、請求項7に記載のトンネル電界効果トランジスタ。
【請求項9】
前記第1半導体層は、SiおよびGeを含む、請求項7に記載のトンネル電界効果トランジスタ。
【請求項10】
前記第1半導体層は、n型半導体であり、
前記第2半導体層は、p型半導体である、請求項1に記載のトンネル電界効果トランジスタ。
【請求項11】
前記第2半導体層の誘電率は、前記第1半導体層の誘電率よりも低い、請求項1に記載のトンネル電界効果トランジスタ。
【請求項12】
前記ゲート絶縁層および前記ゲート電極層は、前記第1領域から前記第2領域に拡がって配置されている、請求項1に記載のトンネル電界効果トランジスタ。
【請求項13】
前記第2領域は、前記第1領域に対して前記第1電極層側にも隣接している、請求項1に記載のトンネル電界効果トランジスタ。
【請求項14】
前記第2領域は、前記第1領域を囲んでいる、請求項1に記載のトンネル電界効果トランジスタ。
【請求項15】
前記ヘテロ接合が実現される部分における前記第1半導体層と前記第2半導体層との間に、前記第1半導体層を成分に含む接合絶縁層が配置されている、請求項1に記載のトンネル電界効果トランジスタ。
【請求項16】
前記第1半導体層は、p型半導体であり、
前記第2半導体層は、n型半導体であり、
前記接合絶縁層は、前記第1半導体層の酸化物を含む、請求項15に記載のトンネル電界効果トランジスタ。
【請求項17】
前記第1半導体層は、n型半導体であり、
前記第2半導体層は、p型半導体であり、
前記接合絶縁層は、前記第2半導体層の酸化物を含む、請求項15に記載のトンネル電界効果トランジスタ。
【請求項18】
第1導電型の第1半導体層と、
第1領域において前記第1半導体層に対してヘテロ接合を実現する第2導電型の第2半導体層と、
前記第1領域において前記第2半導体層を覆うゲート絶縁層と、
前記ゲート絶縁層を覆うゲート電極層と、
前記第1半導体層に電気的に接続された第1電極層と、
前記第2半導体層に電気的に接続された第2電極層と、
を含み、
前記ヘテロ接合の面に対して垂直に見た場合に、前記第1半導体層と前記第2半導体層とが重畳する領域は、前記第1領域よりも広い、トンネル電界効果トランジスタ。
【請求項19】
請求項1から請求項18のいずれかに記載の複数のトンネル電界効果トランジスタと、
前記トンネル電界効果トランジスタに信号を供給するための導電体と、
を含む、電子デバイス。
【請求項20】
前記複数のトンネル電界効果トランジスタは、Nchのトンネル電界効果トランジスタと、Pchのトンネル電界効果トランジスタとを少なくとも含み、
前記Nchのトンネル電界効果トランジスタと、前記Pchのトンネル電界効果トランジスタとを接続する導電体をさらに含む、請求項19に記載の電子デバイス。
発明の詳細な説明 【技術分野】
【0001】
本発明は、トンネル電界効果トランジスタに関する。
【背景技術】
【0002】
電子デバイスの低消費電力化に向け、大規模集積回路を構成するMOS型電界効果トランジスタ(MOSFET)の低電圧動作が強く求められている。近年、量子トンネル現象を新たな動作原理として用いたトンネル電界効果トランジスタ(以下、「TFET」という場合がある)が着目されている。量子トンネル現象を用いることで、温度および電子の統計分布に従わない動作、すなわち、小さな掃引電圧幅での急峻なON/OFF動作が可能となる。トンネル電界効果トランジスタは、例えば、特許文献1~9に開示されているように、様々な構成が検討されている。
【先行技術文献】
【0003】

【特許文献1】特開2014-229713号公報
【特許文献2】国際公開第2017-086921号
【特許文献3】特表2018-511936号公報
【特許文献4】特開2018-14359号公報
【特許文献5】特開2013-187291号公報
【特許文献6】米国特許出願公開2016/0043234号明細書
【特許文献7】米国特許出願公開2012/0032227号明細書
【特許文献8】米国特許出願公開2016/0204224号明細書
【特許文献9】米国特許出願公開2018/0204953号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
ON状態での電流値は量子トンネル現象により律速されるため、十分に大きな値が得られていない。そのため、TFETの実用化のために、高いON電流および急峻なON/OFF動作を両立させることが求められている。
【0005】
本発明の目的の一つは、高いON電流および急峻なON/OFF動作を両立させたTFETを実現することにある。
【課題を解決するための手段】
【0006】
本発明の一実施形態によると、第1導電型の第1半導体層と、第1領域において前記第1半導体層に対してヘテロ接合を実現する第2導電型の第2半導体層と、前記第1領域において前記第2半導体層を覆うゲート絶縁層と、前記ゲート絶縁層を覆うゲート電極層と、前記第1半導体層に電気的に接続された第1電極層と、前記第2半導体層に電気的に接続された第2電極層と、前記第1領域に対して前記第2電極層側に隣接した第2領域において前記第1半導体層と前記第2半導体層との間に挟まれた第1絶縁層と、を含む、トンネル電界効果トランジスタが提供される。
【0007】
前記第1半導体層および前記第2半導体層は、前記ヘテロ接合によってtype-IIバンド構造を形成するエネルギーバンド構造を有する材料であってもよい。
【0008】
前記第2半導体層は、伝導帯の下端のエネルギーが前記第1半導体層のバンドギャップ内に存在する材料であってもよい。
【0009】
前記第2半導体層は、前記第1半導体層のバンドギャップよりも大きい材料であってもよい。
【0010】
前記第1半導体層は、p型半導体であり、前記第2半導体層は、n型半導体であってもよい。
【0011】
前記第1半導体層は、IV族の半導体であり、前記第2半導体層は、IIーVI族の半導体であってもよい。
【0012】
前記第1半導体層は、IV族の半導体であり、前記第2半導体層は、金属酸化物を含んでもよい。
【0013】
前記第1半導体層は、Siを含んでもよい。
【0014】
前記第1半導体層は、SiおよびGeを含んでもよい。
【0015】
前記第1半導体層は、n型半導体であり、
前記第2半導体層は、p型半導体であってもよい。
【0016】
前記第2半導体層の誘電率は、前記第1半導体層の誘電率よりも低くてもよい。
【0017】
前記ゲート絶縁層および前記ゲート電極層は、前記第1領域から前記第2領域に拡がって配置されてもよい。
【0018】
前記第2領域は、前記第1領域に対して前記第1電極層側にも隣接してもよい。
【0019】
前記第2領域は、前記第1領域を囲んでもよい。
【0020】
前記ヘテロ接合が実現される部分における前記第1半導体層と前記第2半導体層との間に、前記第1半導体層を成分に含む接合絶縁層が配置されてもよい。
【0021】
前記第1半導体層は、p型半導体であり、前記第2半導体層は、n型半導体であり、前記接合絶縁層は、前記第1半導体層の酸化物を含んでもよい。
【0022】
前記第1半導体層は、n型半導体であり、前記第2半導体層は、p型半導体であり、前記接合絶縁層は、前記第2半導体層の酸化物を含んでもよい。
【0023】
また、本発明の一実施形態によれば、第1導電型の第1半導体層と、第1領域において前記第1半導体層に対してヘテロ接合を実現する第2導電型の第2半導体層と、前記第1領域において前記第2半導体層を覆うゲート絶縁層と、前記ゲート絶縁層を覆うゲート電極層と、前記第1半導体層に電気的に接続された第1電極層と、前記第2半導体層に電気的に接続された第2電極層と、を含み、前記ヘテロ接合の面に対して垂直に見た場合に、前記第1半導体層と前記第2半導体層とが重畳する領域は、前記第1領域よりも広い、トンネル電界効果トランジスタが提供される。
【0024】
上記いずれかに記載の複数のトンネル電界効果トランジスタと、前記トンネル電界効果トランジスタに信号を供給するための導電体と、を含む、電子デバイスが提供されてもよい。
【0025】
前記複数のトンネル電界効果トランジスタは、Nchのトンネル電界効果トランジスタと、Pchのトンネル電界効果トランジスタとを少なくとも含み、前記Nchのトンネル電界効果トランジスタと、前記Pchのトンネル電界効果トランジスタとを接続する導電体をさらに含んでもよい。
【発明の効果】
【0026】
本発明の一実施形態によれば、高いON電流および急峻なON/OFF動作を両立させたTFETを実現することができる。
【図面の簡単な説明】
【0027】
【図1】本発明の第1実施形態におけるTFETの構造を示す断面図である。
【図2】本発明の第1実施形態におけるTFETの構造を示す上面図である。
【図3】本発明の第1実施形態におけるTFETの製造方法を説明する図である。
【図4】本発明の第1実施形態におけるTFETの製造方法を説明する図である。
【図5】本発明の第1実施形態におけるTFETの製造方法を説明する図である。
【図6】本発明の第1実施形態におけるTFETの製造方法を説明する図である。
【図7】本発明の第1実施形態におけるTFETの製造方法を説明する図である。
【図8】本発明の第1実施形態におけるTFETの製造方法を説明する図である。
【図9】本発明の第1実施形態におけるTFETの製造方法を説明する図である。
【図10】本発明の第2実施形態におけるTFETの構造を示す断面図である。
【図11】本発明の第3実施形態におけるTFETの構造を示す断面図である。
【図12】本発明の第3実施形態におけるTFETの製造方法を説明する図である。
【図13】本発明の第3実施形態におけるTFETの製造方法を説明する図である。
【図14】本発明の第3実施形態におけるTFETの製造方法を説明する図である。
【図15】本発明の第3実施形態におけるTFETの製造方法を説明する図である。
【図16】本発明の第3実施形態におけるTFETの製造方法を説明する図である。
【図17】本発明の第4実施形態におけるTFETの構造を示す断面図である。
【図18】本発明の第4実施形態におけるTFETの製造方法を説明する図である。
【図19】本発明の第4実施形態におけるTFETの製造方法を説明する図である。
【図20】本発明の第4実施形態におけるTFETの製造方法を説明する図である。
【図21】本発明の第4実施形態におけるTFETの製造方法を説明する図である。
【図22】本発明の第4実施形態におけるTFETの製造方法を説明する図である。
【図23】本発明の第4実施形態におけるTFETの製造方法を説明する図である。
【図24】本発明の第4実施形態におけるTFETの製造方法を説明する図である。
【図25】本発明の第5実施形態におけるTFETの構造を示す断面図である。
【図26】本発明の第6実施形態におけるTFETの構造を示す断面図である。
【図27】本発明の第7実施形態における電子デバイスの構造を示す断面図である。
【図28】本発明の第8実施形態における電子デバイスの構造を示す断面図である。
【図29】本発明の第9実施形態におけるTFETの構造を示す断面図である。
【図30】本発明の第10実施形態におけるTFETの構造を示す断面図である。
【図31】本発明の第11実施形態におけるTFETの構造を示す断面図である。
【図32】本発明の第12実施形態におけるTFETの構造の第1の例を示す上面図である。
【図33】本発明の第12実施形態におけるTFETの構造の第2の例を示す上面図である。
【図34】本発明の第13実施形態におけるTFETの構造を示す上面図である。
【図35】本発明の第14実施形態におけるTFETの構造を示す上面図である。
【図36】本発明の第14実施形態におけるTFETの構造を示す断面図である。
【図37】本発明の第15実施形態におけるTFETの構造を示す上面図である。
【図38】本発明の第15実施形態におけるTFETの構造を示す断面図である。
【図39】本発明の第16実施形態におけるTFETの構造を示す上面図である。
【図40】本発明の第16実施形態におけるTFETの構造を示す断面図である。
【図41】本発明の第17実施形態におけるTFETの構造を示す上面図である。
【図42】本発明の第17実施形態におけるTFETの構造を示す水平断面図である。
【図43】本発明の第17実施形態におけるTFETの構造を示す垂直断面図である。
【図44】本発明の第17実施形態におけるTFETの製造方法を説明する図である。
【図45】本発明の第17実施形態におけるTFETの製造方法を説明する図である。
【図46】本発明の第17実施形態におけるTFETの製造方法を説明する図である。
【図47】本発明の第17実施形態におけるTFETの製造方法を説明する図である。
【図48】本発明の第17実施形態におけるTFETの製造方法を説明する図である。
【図49】本発明の第18実施形態におけるTFETの構造を示す上面図である。
【図50】本発明の第18実施形態におけるTFETの構造を示す水平断面図である。
【図51】本発明の第18実施形態におけるTFETの構造を示す垂直断面図である。
【図52】酸化物半導体/IV族半導体積層型トンネル電界効果トランジスタの、(a)素子構造概念図、(b)OFF状態および(c)ON状態におけるエネルギーバンド図。
【図53】材料候補のまとめ。p型IV族半導体の価電子帯からn型酸化物半導体の伝導帯へとband-to-bandトンネルが生じる。括弧内には各材料の比誘電率を示している。
【図54】(a)SiGeのエネルギーバンド構造、および、(b)band-to-bandトンネルの還元有効質量。
【図55】n-ZnO/p-SiGeトンネル接合におけるWKBトンネル確率のGe濃度依存性。
【図56】TCADシミュレーションに用いた3次元デバイス構造模式図と主要なパラメータ。
【図57】(a)p-Geソースからn-ZnOチャネル表面へのband-to-bandトンネルの2次元イメージ図。(b)n-ZnO/p-Ge、および(c)n-Ge/p-Geトンネル接合におけるエネルギーバンド図。
【図58】シミュレーションにより得られたn-ZnO/p-Ge TFETのId-Vg特性。
【図59】シミュレーションにより得られたn-ZnO/p-Ge TFETのId-Vd特性。(a)線形表記、および(b)対数表記で示している。
【図60】(a)酸化物半導体膜厚、および(b)EOTがn-OS/p-Ge TFETのVBTBTに与える影響。
【図61】(a)酸化物半導体膜厚、および(b)EOTがn-OS/p-Ge TFETのON電流に与える影響。
【図62】Si、SiGe、Geソースを有するTFETにおけるON電流と酸化物半導体のEc-OS位置の関係。
【図63】Si、SiGe、Geソースを有するTFETにおける(a)最小SS値、および、(b)平均SS値と酸化物半導体のEc-OS位置の関係。最小SS値は電流値1pA/μm付近において得られた値、平均SS値は電流値1pA/μmから0.3VのVg掃引幅を想定した際の値を用いている。
【図64】様々なGe中不純物濃度(Na)を仮定した場合のId-Vg特性。酸化物半導体中の不純物濃度(Nd)は5×1018cm-3とした。
【図65】様々な酸化物半導体中不純物濃度(Nd)を仮定した場合の、(a)ON電流および(b)ON/OFF電流比とGe中不純物濃度(Na)の関係。
【図66】界面準位がId-Vg特性の劣化に与える影響。均一に分布した界面準位密度(Dit)を想定した。
【図67】n-ZnO/p-(SiもしくはGe) TFETの素子作製プロセスフロー。不純物を添加しないZnO膜はパルスレーザー堆積(PLD)法により形成され、ゲート絶縁膜のEOTは5.8nmである。TFET動作を実験的に証明するため、トップゲートの薄膜トランジスタ(TFT)も同一チップ上に作製されている。
【図68】n-ZnO/p-Si TFETの断面透過電子顕微鏡像(cross-sectional transmission electron microscopy, XTEM)。柱状の多結晶ZnOの形成、およびZnO/Siにおける膜厚約1.5nmのSiO2界面層も観測される。
【図69】ZnO/Si表面の原子間力顕微鏡像(atomic force microscopy, AFM)。400℃のO2アニール後の結果を示している。
【図70】(a)Si2pおよびZn3p、ならびに(b)価電子帯端のX線光電子分光スペクトル、さらに(c)得られたn-ZnO/SiO2界面層/p-Si積層構造のエネルギーバンド構造。
【図71】初めてのZnO/Si TFET動作実証を示す、素子のId-Vg特性。素子構造の断面図を図中に示している。
【図72】TFETのSS-Id特性。最小SS値は71mV/dec.を達成した。比較としてZnO TFTの結果も併せて示している。
【図73】ZnO/Si TFETのId-Vd特性。縦軸は線形表記。
【図74】Siソース中の不純物濃度に依存したId-Vg特性の変化。約1019cm-3の不純物濃度が、高いON電流とON/OFF電流比の両立に最適であることが分かる。
【図75】ZnO/Si TFETのId-Vd特性。Si中の不純物濃度は2×1020cm-3で、縦軸は対数表記。負性微分抵抗(NDR)を示唆する特性が観測される。
【図76】ZnO/Si TFETにおける、ON電流とトンネル接合面積の依存性。
【図77】様々な測定条件により得られたZnO/Si TFETのSS-Id特性。
【図78】ZnO/SiおよびZnO/Ge TFETにおけるId-Vg特性の比較。
【図79】様々な後処理を施して作製したZnO薄膜トランジスタ(TFT)のId-Vg特性。TFETではないことに注意。(a)いずれの後処理も施していない試料、(b)後O2熱処理(POA)のみ施した試料、(c)後プラズマ酸化(PPO)のみ施した試料、(d)PPOとPOAを共に施した試料。トップゲート動作のId-Vg特性が悪く、Al23/ZnO界面制御の重要性が示唆される。
【図80】ゲートスタック制御(I):TFETのId-Vg特性に対するPPOの影響。PPOは、1nmのAl23を堆積した時点で施している。
【図81】ゲートスタック制御(II):TFETのId-Vg特性に対する350℃におけるPOAおよびPNAの影響。PPOも事前に施した試料の結果を示している。
【図82】Nch-Pch単一構造TFETにおける動作模式図である。
【図83】NchTFETおよびPchTFETのそれぞれにおける動作模式図である。
【図84】NchTFETのId-Vg特性およびId-Vd特性を示す図である。
【図85】PchTFETのId-Vg特性およびId-Vd特性を示す図である。
【図86】NchTFETのId-Vg特性の温度依存性を示す図である。
【図87】NchTFETの様々な特性値の温度依存性を示す図である。
【図88】ZnOとZnSnOとの表面状態および断面状態を比較する図である。
【図89】ZnOとZnSnOとについて様々な特性を比較する図である。
【発明を実施するための形態】
【0028】
以下、図面を参照して本発明の一実施形態について説明する。なお、以下に示す各実施形態は一例であって、本発明は、これらの実施形態に限定して解釈されるものではない。すなわち、以下に説明する複数の実施形態を互いに組み合わせたり、各実施形態に対して公知の技術を適用して変形をしたりして、様々な態様で実施をすることが可能である。

【0029】
本実施形態で参照する図面において、同一部分または同様な機能を有する部分には同一の符号または類似の符号(数字の後にA、B等を付しただけの符号)を付し、その繰り返しの説明は省略する場合がある。また、図面の寸法比率は説明の都合上実際の比率とは異なったり、構成の一部が図面から省略されたりする場合がある。本件明細書に添付する図面においては、図示と理解のしやすさの便宜上、適宜縮尺および縦横の寸法比等を、実物のそれらから変更し誇張したり、構成の一部が図面から省略されたりする場合がある。さらに、以下の説明において、構造間の位置関係を規定するときに、「上」または「下」は、一方の構造の直上または直下に他の構造が配置される場合に限らず、構造間においてさらに他の構造を介在する場合を含む。

【0030】
まず、トンネル電界効果トランジスタ(TFET)の様々な実施形態について説明する。TFETの動作に関するシミュレーション結果および実証結果については、各実施形態の説明の後にまとめて記載する。

【0031】
<第1実施形態>
[1.トンネル電界効果トランジスタの構造]
本発明の第1実施形態に係るTFETの構造について、図1、2を用いて説明する。第1実施形態においては、NchのTFETを示している。すなわち、ゲートの電圧がソースに対して高くする方向でON状態(ソース-ドレイン間を導通)とし、低くする方向でOFF状態(ソース-ドレイン間を非導通)とする。

【0032】
図1は、本発明の第1実施形態におけるTFETの構造を示す断面図である。図2は、本発明の第1実施形態におけるTFETの構造を示す上面図である。図1は、図2における切断線C1-C2における断面図に対応する。TFET10は、トンネル接合を用いた電界効果トランジスタであって、p型IV族半導体層110、n型酸化物半導体層200、ゲート絶縁層300、ゲート電極層400、分離絶縁層500、ソース電極層710、およびドレイン電極層720を含む。トンネル接合は、p型IV族半導体層110とn型酸化物半導体層200とがヘテロ接合をする部分(ヘテロ接合部900)によって形成される。ヘテロ接合部900は、領域A1(第1領域)において実現される。なお、ヘテロ接合部900においては、p型IV族半導体層110とn型酸化物半導体層200とが接触する場合に限らず、トンネル接合を維持できる程度に非常に薄い絶縁層が存在してもよい。例えば、p型IV族半導体層110の酸化物または窒化物が1nm程度の厚さで存在したとしても、事実上、p型IV族半導体層110とn型酸化物半導体層200とがヘテロ接合部900を形成しているものとみなす。

【0033】
p型IV族半導体層110は、半導体基板100の一部に形成され、n型IV族半導体層120に囲まれることによってトランジスタ毎に分離された半導体層である。p型IV族半導体層110は、この例では、主成分としてSi(シリコン)を含み、不純物の添加によってp型の導電型を有する。半導体基板100は、Si基板である。n型IV族半導体層120は、主成分としてSiを含み、不純物の添加によってn型の導電型を有する。なお、p型IV族半導体層110は、p型のGe(ゲルマニウム)、p型のSiGe(シリコンゲルマニウム)など、他のIV族の半導体を主成分としてもよい。

【0034】
n型酸化物半導体層200は、この例では、主成分としてZnO(酸化亜鉛)を含み、不純物の添加および欠陥の導入の少なくとも一方によってn型の導電型を有する。n型酸化物半導体層200の厚さは、5nm以上15nm以下であることが好ましく、この例では、10nmである。n型酸化物半導体層200は、Zn(亜鉛)、In(インジウム)、Sn(錫)、Ga(ガリウム)およびTi(チタン)の少なくとも一つの酸化物、およびこれらを組み合わせた材料で形成された金属酸化物半導体であってもよく、例えば、In23(酸化インジウム)、InGaZnO(酸化インジウムガリウム亜鉛)など、他の酸化物半導体を主成分としてもよい。なお、以下の説明において酸化物半導体を「OS」またはn型であることを含めて「n-OS」と記載することがある。

【0035】
上述したように、p型IV族半導体層110とn型酸化物半導体層200とは、領域A1においてヘテロ接合部900を形成し、それ以外の部分においては、分離絶縁層500によって分離されている。すなわち、図2に示すように、ヘテロ接合部900の面に対して垂直に見た場合に、p型IV族半導体層110とn型酸化物半導体層200とが重畳する領域A3は、領域A1よりも広くなっている。この例では、領域A3の縁部の全体は、領域A1の縁部よりも外側に配置されている。

【0036】
分離絶縁層500(第1絶縁層)は、この例では、主成分としてSiO2(酸化シリコン)を含む。分離絶縁層500は、絶縁性を有する材料であればSiO2に限られず、例えば、Si34(窒化シリコン)、その他の金属酸化物であってもよい。分離絶縁層500の厚さは、10nm以上20nm以下であることが好ましく、この例では、15nmである。分離絶縁層500は、ヘテロ接合部900の領域A1以外の領域A2(第2領域)において、p型IV族半導体層110とn型酸化物半導体層200とを分離する。分離絶縁層500の領域A1に対応する部分には、接合開口部550が形成され、これによって分離絶縁層500に囲まれたヘテロ接合部900が形成される。接合開口部550の側面は、この例では傾斜している。

【0037】
ここで、領域A3は、領域A1と領域A2とを合わせた領域に対応する。領域A2は、少なくとも、領域A1に対してドレイン電極層720側に隣接した領域を含む。図1、2に示す例では、領域A2は、領域A1を囲んでいる。すなわち、この例では、領域A2は、領域A1に対してソース電極層710側に隣接した領域も含んでいる。

【0038】
領域A2のうち、特に、領域A1(ヘテロ接合部900)に対してドレイン電極層720側に隣接した領域における分離絶縁層500の存在によって、ヘテロ接合部900からドレイン電極層720までのn型酸化物半導体層200において、p型IV族半導体層110の影響により空乏化することを抑制することができる。空乏化を抑制することによって、n型酸化物半導体層200が高抵抗化してしまうことを抑制することができる。また、このような構造を採用することで、後述するように、p型IV族半導体層110またはn型酸化物半導体層200の外縁での電界集中を避けることができるため、急峻なON/OFF動作(小さいSS値)を実現することができる。

【0039】
ゲート絶縁層300は、この例では、主成分としてAl23(酸化アルミニウム)を含む。ゲート絶縁層300の厚さは、1nm以上15nm以下であることが好ましく、この例では、10nmである。ゲート絶縁層300は、例えば、HfO2(酸化ハフニウム)、ZrO2(酸化ジルコニウム)、La23(酸化ランタン)、Y23(酸化イットリウム)など、他の高誘電率の絶縁材料で形成されてもよく、これらの組み合わせた材料を用いてもよい。また、ゲート絶縁層300は、SiO2など、いわゆる高誘電率とはいわれていない絶縁材料で形成されてもよい。

【0040】
ゲート絶縁層300は、少なくとも領域A1においてn型酸化物半導体層200を覆い、ゲート電極層400とn型酸化物半導体層200とに挟まれている。この例では、n型酸化物半導体層200の外縁と、ゲート絶縁層300の外縁とは、一致しているが、必ずしも一致していなくてもよい。

【0041】
ゲート電極層400は、この例では、主成分としてTiN(窒化チタン)を含む。ゲート電極層400は、Al(アルミニウム)、W(タングステン)、Ta(タンタル)、Ti(チタン)、Co(コバルト)、Mo(モリブデン)、TaN(窒化タンタル)、WN(窒化タングステン)など、他の導電体であってもよい。閾値(Vth)の調整のため、n型酸化物半導体層200との関係で、適切な仕事関数を有する導電体を用いることが望ましい。なお、ゲート電極層400に対して、さらにAl等の低抵抗の導電体を積層することによって、電極層全体として低抵抗化するようにしてもよい。

【0042】
ゲート電極層400は、ゲート絶縁層300を覆う。ゲート電極層400は、この例では、領域A1だけではなく、領域A1の外側まで拡がって配置されている。すなわち、この例では、ゲート絶縁層300およびゲート電極層400は、接合開口部550を塞ぐように配置されている。なお、ゲート電極層400の縁部とヘテロ接合部900の縁部とが一致していてもよい。

【0043】
ソース電極層710(第1電極層)は、この例では、主成分としてNi(ニッケル)を含む。ソース電極層710は、Al、W、Ta、Ti、Co、Mo、TiN、TaN、WNなど、他の導電体であってもよい。ソース電極層710は、分離絶縁層500に形成された開口部570を介して、p型IV族半導体層110に電気的に接続される。なお、ソース電極層710に対して、さらにAl等の低抵抗の導電体を積層することによって、電極層全体として低抵抗化するようにしてもよい。

【0044】
ドレイン電極層720(第2電極層)は、この例では、主成分としてAlを含む。ドレイン電極層720は、W、Ta、Ti、Co、Mo、TiN、TaN、WNなど、他の導電体であってもよい。ドレイン電極層720は、ゲート絶縁層300に形成された開口部370を介して、n型酸化物半導体層200に電気的に接続される。この例では、ソース電極層710とドレイン電極層720とは、ヘテロ接合部900を介して反対側に配置されている。

【0045】
[2.ヘテロ接合]
続いて、ヘテロ接合部900について説明する。TFETの動作原理である量子トンネル現象は、後述する図52に示すように、p型IV族半導体層110の価電子帯中の電子がn型酸化物半導体層200の伝導帯中の準位へと遷移する過程である。トンネル確率は、電子が感じるエネルギー障壁の高さとトンネル距離とが指数関数的に影響する。したがって、これらを共に小さくする材料と構造の選択が求められる。加えて理想的なエネルギーバンド構造(エネルギーバンドアライメント)を実現するためには、接合界面近傍における元素の組成および不純物濃度(分布)を精密に制御する必要がある。

【0046】
p型IV族半導体層110とn型酸化物半導体層200とのヘテロ接合によって、type-IIバンド構造を形成するエネルギーバンド構造が実現される。このエネルギーバンド構造は、後述する図52に例示されている。また、様々な材料のエネルギーバンドは、後述する図53に例示されている。

【0047】
type-IIバンド構造を実現するために、n型酸化物半導体層200は、伝導帯の下端のエネルギーEc-OSが、p型IV族半導体層110のバンドギャップ内に存在する材料である。すなわち、p型IV族半導体層110の伝導帯の下端のエネルギーEc-IVと価電子帯の上端のエネルギーEv-IVとの間に、Ec-OSが存在する。また、Ec-OSとn型酸化物半導体層200の価電子帯の上端のエネルギーEv-OSとの間に、Ev-IVが存在する。このような条件を満たす材料が、p型IV族半導体層110とn型酸化物半導体層200との材料として選択される。このとき、Ev-IVとEc-OSとの差が小さくなる材料が選択されることで、エネルギー障壁の高さを小さくすることができる。このとき、p型IV族半導体層110において、SiGeを用い、SiとGeとの組成比を変えてもよい。これによって、後述する図54に示すように、n型酸化物半導体層200の種類に応じたエネルギーバンドの関係を自由に調整することもできる。

【0048】
p型IV族半導体層110のバンドギャップの大きさよりも、n型酸化物半導体層200のバンドギャップの大きさが大きくなるように、それぞれの材料が選択されてもよい。このような関係にすることによって、OFF状態での漏れ電流を小さくすることができる。

【0049】
ヘテロ接合部900によって、トンネル接合が面によって形成されるため、接合面全体にトンネル現象を誘起することができる。そのため、電流値を増大させることができる。また、この構造によって、n型酸化物半導体層200の厚さでトンネル距離を制御することができる。n型酸化物半導体層200を薄くすると、トンネル距離を小さくすることができる一方、接合面からドレイン電極層720に至る経路の抵抗が上昇するため、膜の抵抗率との関係で適切な厚さが設定されればよい。

【0050】
さらに、ヘテロ接合部900のうちトンネル接合として寄与する部分(ヘテロ接合部900のうちゲート絶縁層300を介してゲート電極層400に覆われている部分)の外縁が、p型IV族半導体層110の外縁とn型酸化物半導体層200の外縁とのいずれとも一致しないように配置されることによって、p型IV族半導体層110の外縁またはn型酸化物半導体層200の外縁でのトンネル現象を抑制することができる。これによって、トンネル現象をより均一に誘発することができ、より急峻なON/OFF動作を実現することもできる。なお、第1実施形態では、ヘテロ接合部900と、トンネル接合として寄与する部分(ヘテロ接合部900のうちゲート絶縁層300を介してゲート電極層400に覆われている部分)とは同じ領域になるが、後述する図32、図33に例示される構成のように、同じ領域にはならない場合がある。

【0051】
p型IV族半導体層110の誘電率よりもn型酸化物半導体層200の誘電率が小さくなるように、それぞれの材料が選択されてもよい。例えば、図53に示すように、Siの誘電率は11.2、Geの誘電率は16.2である一方、ZnOの誘電率は、8.8である。電束密度(誘電率×電界)一定の原理により、誘電率が小さい膜のエネルギーバンドが優先的に変調される。そのため、ゲート電極層400側の半導体層(n型酸化物半導体層200)に誘電率が相対的に低い材料を用いることでトンネル距離が小さくなり、n型酸化物半導体層200の膜厚に近づけることができる(後述する図52(c)および図57参照)。

【0052】
一般的に、SiGeおよびGeは、点欠陥によりp型の導電型を有する傾向が強い。一方、酸化物半導体は、点欠陥によりn型の導電型を有する傾向が強い。そのため、不純物元素の添加がなくても材料固有の性質を利用してp-nトンネル接合を形成することで、材料界面とキャリア伝導の界面とが自己整合的に一致し、かつ、非常に急峻であるため、理想的なエネルギーバンド構造を実現することができる。後述する実証結果(図67から図81)に示すように、p型IV族半導体層110としてp型Siまたはp型Geと、不純物添加のないZnOとを組み合わせることで、量子トンネル効果を示唆する動作特性が得られている。

【0053】
[3.トンネル電界効果トランジスタの製造方法]
TFET10の製造方法について、図3から図9を用いて説明する。

【0054】
図3から図9は、本発明の第1実施形態におけるTFETの製造方法を説明する図である。まず、n型IV族半導体層120を含む半導体基板100において、p型の導電型を付与する不純物イオン(例えば、Bイオン)を注入することによってp型IV族半導体層110を形成する(図3)。このとき、不純物濃度(Na)は、1018cm-3~1020cm-3で、n型酸化物半導体層200の不純物濃度(Nd)に応じて適宜設定される。

【0055】
続いて、半導体基板100のうちp型IV族半導体層110が形成された面を覆うように分離絶縁層500を形成する(図4)。この例では、分離絶縁層500として、15nmのSiO2が堆積される。

【0056】
続いて、分離絶縁層500のうち、ヘテロ接合部900が形成される領域A1に対応する部分を除去して、接合開口部550を形成する(図5)。この例では、フォトリソグラフィ技術を用い、接合開口部550が形成される。接合開口部550が化学エッチング(ウェットエッチング)によって形成されることで、傾斜を有する側面が形成される。プラズマエッチングによって基板に対して垂直に近い側面を有する接合開口部550が形成されてもよい。接合開口部550の大きさは、一辺が5nm~500nm程度、好ましくは10nm~200nm程度の大きさで設定される。

【0057】
続いて、分離絶縁層500および接合開口部550によって露出されたp型IV族半導体層110を覆うように、n型酸化物半導体層200およびゲート絶縁層300を順に堆積する(図6)。この例では、n型酸化物半導体層200として10nmのZnOがスパッタ法などの物理気相堆積(PVD)法により堆積される。ZnOは、化学気相成長(CVD)法または原子層堆積(ALD)法によって堆積されてもよい。このとき、n型酸化物半導体層200の不純物濃度(Nd)は、1018cm-3~1020cm-3で、p型IV族半導体層110の不純物濃度(Na)に応じて適宜設定される。これは、不純物を添加する場合と、ZnOにおける点欠陥(酸素空孔および格子間亜鉛)をそのまま電子を生成する欠陥準位として使用する場合とがある。欠陥量制御には、熱処理が用いられる。

【0058】
また、この例では、ゲート絶縁層300として1nmのAl23がALD法によって堆積される。ゲート絶縁層300を堆積後、酸素プラズマ処理によって、ゲート絶縁層300とn型酸化物半導体層200との界面の欠陥密度を低減させてもよい。この場合、酸素プラズマ処理の後に、漏れ電流の抑制のため、さらに絶縁膜を9nm堆積する。この絶縁膜は、最初に形成したAl23とするが、別の高誘電率の絶縁材料で形成されてもよい。ゲート絶縁層300を堆積後に、熱処理によってゲート絶縁層300およびn型酸化物半導体層200の膜質の高品質化を行ってもよい。なお、この処理は、以下に説明する所定パターンへの加工後に行ってもよい。

【0059】
続いて、n型酸化物半導体層200およびゲート絶縁層300を所定のパターンに形成する(図7)。この例では、フォトリソグラフィ技術を用い、化学エッチング(ウェットエッチング)またはプラズマエッチングによって、n型酸化物半導体層200およびゲート絶縁層300が加工される。この例では、n型酸化物半導体層200およびゲート絶縁層300は、同じパターンで加工されるが、別々のパターンで加工されてもよい。

【0060】
続いて、ゲート電極層400を、ゲート絶縁層300上に形成する(図8)。この例では、ゲート電極層400は、まず、ゲート絶縁層300および分離絶縁層500を覆うように堆積され、フォトリソグラフィ技術を用い、プラズマエッチング等により所定のパターンに加工される。この例では、ゲート電極層400として、TiNがスパッタ法により堆積されるが、原子層堆積(ALD)法などの別の方法で堆積されてもよい。

【0061】
続いて、分離絶縁層500に開口部570を形成し、p型IV族半導体層110の一部を露出し、ソース電極層710をこの露出された部分に電気的に接続されるように形成する(図9)。まず、フォトリソグラフィ技術を用い、化学エッチング等により開口部570を形成する。そして、ソース電極層710は、少なくともp型IV族半導体層110の露出された部分を覆うように堆積され、フォトリソグラフィ技術を用い、プラズマエッチング等により所定のパターンに加工される。この例では、ソース電極層710として、Niがスパッタ法により堆積される。

【0062】
続いて、ゲート絶縁層300に開口部370を形成し、n型酸化物半導体層200の一部を露出し、ドレイン電極層720をこの露出された部分に電気的に接続されるように形成する(図1)。これによって、図1に示すTFET10が形成される。まず、フォトリソグラフィ技術を用い、化学エッチング等により開口部370を形成する。

【0063】
そして、ドレイン電極層720は、少なくともn型酸化物半導体層200の露出された部分を覆うように堆積され、フォトリソグラフィ技術を用い、プラズマエッチング等により所定のパターンに加工される。この例では、ドレイン電極層720として、Alがスパッタ法により形成される。なお、ドレイン電極層720を形成するときに、ソース電極層710およびゲート電極層400の少なくとも一方に対して、ドレイン電極層720の材料であるAlをさらに積層する形態で残存させてもよい。

【0064】
なお、この製造方法については一例であって、所望の構造を製造できるのであれば、別の方法が適用されてもよい。例えば、ソース電極層710を形成する前に、ドレイン電極層720が形成されるようにしてもよい。以上が、TFET10の製造方法についての説明である。

【0065】
<第2実施形態>
第1実施形態では、NchのTFET10を示していたが、第2実施形態では、PchのTFET10Aを実現する構成について説明する。すなわち、ゲートの電圧がソースに対して低くする方向でON状態(ソース-ドレイン間を導通)とし、高くする方向でOFF状態(ソース-ドレイン間を非導通)とする。

【0066】
ヘテロ接合部900を実現する第1導電型の第1半導体層と第2導電型の第2半導体層とのうち、ゲート電極層400に近い側が第2半導体層と定義する。ON状態にするときには、NchであってもPchであっても、n型の半導体層がp型の半導体層よりも高い電位になるようにゲート電圧が制御される(後述する図83参照)。この場合、NchのTFETであれば、第1導電型がp型であり、第2導電型がn型である。一方、PchのTFETであれば、第1導電型がn型であり、第2導電型がp型である。このように、PchのTFETであれば、NchのTFETとは逆に、ゲート電極層400に近い半導体層がp型の半導体となるようにすればよい。

【0067】
図10は、本発明の第2実施形態におけるTFETの構造を示す断面図である。図10に示すPchのTFET10Aの例では、ヘテロ接合部900を形成するp型IV族半導体層110Aとn型酸化物半導体層200Aとにおいて、p型IV族半導体層110Aの方がゲート電極層400に近い側に配置される。そのため、ゲート電極層400から遠い側に配置されるn型酸化物半導体層200Aは、絶縁基板1000上に形成されて、TFET毎に分離される。したがって、PchTFET(第2実施形態)は、NchのTFET10(第1実施形態)におけるp型IV族半導体層110とn型酸化物半導体層200との位置関係が入れ替わった構成である。

【0068】
この構成においても、少なくとも領域A2において、p型IV族半導体層110Aとn型酸化物半導体層200Aとを分離するための分離絶縁層500が配置される。これによって、ヘテロ接合部900からドレイン電極層720までにおいてp型IV族半導体層110Aが空乏化により高抵抗化してしまうことを抑制することができる。

【0069】
なお、この例では、ゲート電極層400側においては、p型IV族半導体層110Aが配置されるため、n型酸化物半導体層200Aの誘電率よりもp型IV族半導体層110Aの誘電率が低くなるようにすることが好ましい。例えば、n型酸化物半導体層200Aとして、SiまたはGeに比べて高い誘電率を有するTiO2を用いてもよい。

【0070】
<第3実施形態>
第3実施形態では、第1実施形態におけるゲート絶縁層300およびゲート電極層400をn型酸化物半導体層200側からp型IV族半導体層110側に変更することによってPchのTFET10Bを実現した例について説明する。

【0071】
図11は、本発明の第3実施形態におけるTFETの構造を示す断面図である。図11に示す例では、導電性(n型またはp型)を有するSi基板、Si基板上に設けられた埋込酸化膜(SiO2)、および埋込酸化膜上に設けられたp型のSi薄膜を用いて、PchのTFET10Bが形成されている。ここで、Si基板からゲート電極層400Bが形成され、埋込酸化膜からゲート絶縁層300Bが形成され、p型のSi薄膜からp型IV族半導体層110Bが形成される。したがって、p型IV族半導体層110Bとして、p型のGe、p型のSiGeなど、他のIV族の半導体を用いる場合には、埋込酸化膜上に設けられる薄膜についてもGe薄膜、SiGe薄膜を用いればよい。他の実施形態においても同様である。

【0072】
Pchで動作させるためには、ゲート電極層400B側に配置されるp型IV族半導体層110Bを薄くする必要がある。この例では、p型IV族半導体層110Bの膜厚は10nmである。この結果、領域A2は、少なくとも、p型IV族半導体層110Bに接続されるドレイン電極層720と、ヘテロ接合部900との間に設けられる。一方、n型酸化物半導体層200は、ゲート電極層400Bとは反対側に位置する半導体であるため、第1実施形態におけるn型酸化物半導体層200よりも厚くてもよい。

【0073】
ドレイン電極層720は、分離絶縁層500に形成された開口部570を介して、p型IV族半導体層110Bに電気的に接続されている。ソース電極層710は、n型酸化物半導体層200に電気的に接続されている。なお、n型酸化物半導体層200の表面に絶縁層を形成し、その絶縁層に形成された開口部を介してソース電極層710とn型酸化物半導体層200とが接続されてもよい。ゲート引き出し電極層740は、分離絶縁層500およびゲート絶縁層300Bを貫通して、ゲート電極層400Bに電気的に接続される。

【0074】
図12から図16は、本発明の第3実施形態におけるTFETの製造方法を説明する図である。半導体基板100Bを準備する(図12)。半導体基板100Bは、ゲート電極層400BとなるSi基板420B、Si基板上に設けられゲート絶縁層300Bとなる埋込酸化膜(SiO2)、および埋込酸化膜上に設けられp型IV族半導体層110Bとなるp型のSi薄膜を含む。

【0075】
まず、p型IV族半導体層110BをTFETごとに分離する(図13)。p型IV族半導体層110Bは、フォトリソグラフィ技術を用い、プラズマエッチング等により所定のパターンに加工される。続いて、分離絶縁層500を堆積し、接合開口部550を形成する(図14)。そして、n型酸化物半導体層200、ソース電極層710およびドレイン電極層720を形成する(図15)。

【0076】
Si基板420Bを薄化し、さらに所定のパターンに加工することによってゲート電極層400Bを形成する(図16)。その後、分離絶縁層500およびゲート絶縁層300Bに開口を形成し、ゲート電極層400Bに電気的に接続されるゲート引き出し電極層740を形成する(図11)。ゲート引き出し電極層740は、導電性を有する材料であればよく、例えば、ソース電極層710またはドレイン電極層720と同一の材料であってもよい。

【0077】
<第4実施形態>
第4実施形態では、第3実施形態におけるPchのTFET10Bとは異なる方法で形成されたゲート電極層400Cを有するPchのTFET10Cの例について説明する。

【0078】
図17は、本発明の第4実施形態におけるTFETの構造を示す断面図である。図17に示すTFET10Cでは、図11に示す第3実施形態におけるTFET10Bの構造に対して、p型IV族半導体層110C、ゲート絶縁層300C、ゲート電極層400Cおよび平坦化絶縁層600を含む点で異なっている。この例では、ゲート絶縁層300Cおよびゲート電極層400Cについては、第1実施形態におけるゲート絶縁層300およびゲート電極層400と同様の材料で形成されることができる。また、平坦化絶縁層600は、この例では、SiO2であって、ゲート電極層400Cと同一面を形成するように、配置されている。このTFET10Cは、通常では、平坦化絶縁層600およびゲート電極層400が形成された面に対して別の構造体2000に貼り合わされる。

【0079】
図18から図24は、本発明の第4実施形態におけるTFETの製造方法を説明する図である。まず、半導体基板100Cを準備する(図18)。半導体基板100Cは、Si基板120C、Si基板120C上に設けられた埋込酸化膜130C、および埋込酸化膜130C上に設けられp型IV族半導体層110Cとなるp型のSi薄膜を含む。

【0080】
まず、p型IV族半導体層110CをTFETごとに分離する(図19)。p型IV族半導体層110Cは、フォトリソグラフィ技術を用い、プラズマエッチング等により所定のパターンに加工される。続いて、ゲート絶縁層300Cを堆積する(図20)。続いて、ゲート電極層400Cを形成し、ゲート電極層400Cが配置されていない領域に平坦化絶縁層600を形成する(図21)。平坦化絶縁層600は、ゲート電極層400Cを形成した後に、例えばSiO2などの絶縁材料が堆積され、CMP(化学機械研磨)等によって平坦化されればよい。

【0081】
このようにして、ゲート電極層400C側において平坦化絶縁層600を用いて、全体的に平坦化することによって、後述する図27で説明するように、TFET10Cを別の構造体に貼り合わせた構造を実現することが容易になる。

【0082】
別の構造体2000に貼り合わせた後に、埋込酸化膜130Cを除去することによって、Si基板120Cをp型IV族半導体層110Cから分離する(図22)。続いて、p型IV族半導体層110Cのうち埋込酸化膜130Cに接していた面側に分離絶縁層500を堆積し、接合開口部550を形成する(図23)。そして、n型酸化物半導体層200、ソース電極層710およびドレイン電極層720を形成する(図24)。その後、分離絶縁層500およびゲート絶縁層300Cに開口を形成し、ゲート電極層400Cに電気的に接続されるゲート引き出し電極層740を形成する(図17)。

【0083】
<第5実施形態>
第1実施形態におけるNchのTFET10に対して、第3実施形態におけるPchのTFET10Bまたは第4実施形態におけるPchのTFET10Cを組み合わせることによって、単一構造として実現されたTFET10Dを第5実施形態として説明する。

【0084】
図25は、本発明の第5実施形態におけるTFETの構造を示す断面図である。図25に示すTFET10Dによれば、ヘテロ接合部900よりp型IV族半導体層110C側においては、図17に示す構造によってPchのTFET構造を実現する。一方、ヘテロ接合部900よりn型酸化物半導体層200側においては、図1に示す構造によってNchのTFET構造を実現する。

【0085】
この構成により、TFET10Dは、p側電極層712をソース、n側電極層721をドレイン、およびゲート電極層400の各電位を制御することによって、Nchのトランジスタとして用いることができる。一方、TFET10Dは、p側電極層712をドレイン、n側電極層721をソース、およびゲート電極層400Cの各電位を制御することによって、Pchのトランジスタとして用いることができる。

【0086】
このような構造においては、p型IV族半導体層110Cおよびn型酸化物半導体層200のいずれも10nm程度と薄い膜を用いる必要がある。そのため、領域A2は、領域A1に対してp側電極層712側の領域A2p、および領域A1に対してn側電極層721側の領域A2nの双方を含むことが好ましい。

【0087】
<第6実施形態>
第6実施形態では、第1実施形態におけるTFET10に対して、p型IV族半導体層110をTFETごとに分離したTFET10Eについて説明する。

【0088】
図26は、本発明の第6実施形態におけるTFETの構造を示す断面図である。図26に示すTFET10Eでは、図1に示す第1実施形態におけるTFET10の構造に対して、p型IV族半導体層110Eを用いる点で異なっている。p型IV族半導体層110Eは、埋込酸化膜130E上に配置されたp型の半導体層をTFET毎に分離するように加工されている。埋込酸化膜130Eは、Si基板120E上に配置されている。なお、Si基板120Eは、ガラス等の絶縁基板であってもよい。このようなTFET10Eは、SOI(Si on Insulator)などの基板を用いて製造することができる。

【0089】
なお、p型IV族半導体層110をTFET毎に分離する方法については、P型MOSFETにおいてP+領域を分離する方法として一般的に採用される様々な方法が適用可能である。このとき、STI(Shallow Trench Isolation)の技術が使用されてもよい。

【0090】
<第7実施形態>
第7実施形態では、第4実施形態におけるPchのTFET10Cと、第6実施形態におけるNchのTFT10Eとを組み合わせたインバータを含む電子デバイス1について説明する。この例では、TFET10CとTFET10Eとが異なる層に配置された例について説明する。

【0091】
図27は、本発明の第7実施形態における電子デバイスの構造を示す断面図である。図27に示す例では、電子デバイス1のうち、一つのインバータを想定した構成が抽出され、Nchトランジスタ部1Tn、Pchトランジスタ部1Tpおよび配線部1Twが示されている。

【0092】
Nchトランジスタ部1Tnには、NchのTFET10Eが配置され、下部層間絶縁層610に覆われている。下部層間絶縁層610には、TFET10Eに接続される配線が配置されている。この例では、Nchトランジスタ部1Tnの上面は平坦に形成されている。

【0093】
Pchトランジスタ部1Tpには、PchのTFET10Cが配置され、配線部1Twとともに、上部層間絶縁層620に覆われている。Pchトランジスタ部1Tpは、図25に示すように、その下面が平坦に形成され、Nchトランジスタ部1Tnの上面と接続されている。

【0094】
TFET10Eのゲート電極層400Eと、TFET10Cのゲート電極層400Cとが電気的に接続され、さらにゲート入力用配線810に接続される。TFET10Eのドレイン電極層720EとTFET10Cのドレイン電極層720Cとが、ドレイン出力用配線830を介して接続されている。TFET10Eのソース電極層710Eは、低電源線860に接続される。TFET10Cのソース電極層710Cは、高電源線880に接続される。このように、TFET10EとTFET10Cとを接続する導電体が、少なくとも配線部1Twに配置されている。

【0095】
低電源線860には電源の低電位側が接続され、高電源線880には電源の高電位側が接続される。また、ゲート入力用配線810には、デジタル信号として、例えば前段のインバータの出力信号が入力される。ドレイン出力用配線830には、TFET10EとTFET10Cとによって構成されるインバータにより、ゲート入力用配線810に入力された信号の反転信号が出力される。なお、ゲート入力用配線810は、初段のインバータであれば、デジタル信号が供給される端子であるともいえる。

【0096】
<第8実施形態>
第8実施形態では、第3実施形態におけるPchのTFET10Bと、第6実施形態におけるNchのTFT10Eとを組み合わせたインバータを含む電子デバイス1Aについて説明する。この例では、TFET10BとTFET10Eとが互いに一部の構成を同じ層で実現するように配置された例について説明する。なお、第7実施形態と同様に、PchのTFETとして、第4実施形態におけるTFET10Cが適用されてもよい。

【0097】
図28は、本発明の第8実施形態における電子デバイスの構造を示す断面図である。図28に示す例では、電子デバイス1Aのうち、一つのインバータを想定した構成が抽出され、Nchトランジスタ部1ATnおよびPchトランジスタ部1ATpが示されている。

【0098】
Nchトランジスタ部1ATnには、NchのTFET10Eが配置され、Pchトランジスタ部1ATpには、PchのTFET10Bが配置され、それぞれ層間絶縁層630に覆われている。

【0099】
TFET10Eのゲート電極層400Eと、TFET10Bのゲート電極層400Bとが、ゲート入力用配線810を介して接続される。TFET10Eのドレイン電極層720EとTFET10Bのドレイン電極層720Bとが、ドレイン出力用配線830を介して接続されている。TFET10Eのソース電極層710Eは、低電源線860に接続される。TFET10Bのソース電極層710Bは、高電源線880に接続される。このように、TFET10EとTFET10Bとが導電体によって接続される。

【0100】
低電源線860には電源の低電位側が接続され、高電源線880には電源の高電位側が接続される。また、ゲート入力用配線810には、デジタル信号として、例えば前段のインバータの出力信号が入力される。ドレイン出力用配線830には、TFET10EとTFET10Bとによって構成されるインバータにより、ゲート入力用配線810に入力された信号の反転信号が出力される。なお、ゲート入力用配線810は、初段のインバータであれば、デジタル信号が供給される端子であるともいえる。

【0101】
<第9実施形態>
第9実施形態におけるTFET10Fについて説明する。

【0102】
図29は、本発明の第9実施形態におけるTFETの構造を示す断面図である。第1実施形態におけるTFET10では、ドレイン電極層720がヘテロ接合部900に対してソース電極層710とは反対側に配置されていた。第9実施形態におけるTFET10Fでは、図29に示すように、ドレイン電極層720がヘテロ接合部900に対してソース電極層710と同じ側に配置されている。この場合、ヘテロ接合部900からソース電極層710に至る経路およびヘテロ接合部900からドレイン電極層720に至るまでの経路のいずれも共通の領域A2を通過することになる。

【0103】
<第10実施形態>
ヘテロ接合部900には、上述したようにp型IV族半導体層110とn型酸化物半導体層200との間に非常に薄い絶縁層が配置されていてもよい。第10実施形態では、そのような絶縁層が存在するTFET10Gについて説明する。

【0104】
図30は、本発明の第10実施形態におけるTFETの構造を示す断面図である。TFET10Gにおいては、ヘテロ接合部900において、1nm程度の接合絶縁層115が配置されている。この例では、接合絶縁層115は、p型IV族半導体層110を成分に含む絶縁材料であり、例えば、この成分の酸化膜または窒化膜である。n型酸化物半導体層200に含まれる酸素成分の影響により、接合絶縁層115として、p型IV族半導体層110の酸化膜が形成されてもよい。

【0105】
<第11実施形態>
第1実施形態では、接合開口部550の側面が傾斜を有していたが、傾斜を有していなくてもよい。第11実施形態では、ヘテロ接合部900に対して垂直な側面をもつ接合開口部550Hが形成されたTFET10Hについて説明する。

【0106】
図31は、本発明の第11実施形態におけるTFETの構造を示す断面図である。図31に示すように、分離絶縁層500Hには、側面がヘテロ接合部900に対して垂直になっている接合開口部550Hが形成されている。この場合、n型酸化物半導体層200H、ゲート絶縁層300Hおよびゲート電極層400Hは、接合開口部550Hの側面を段切れなく覆われるように形成される。

【0107】
<第12実施形態>
第1実施形態では、図2に示すようにゲート電極層400がヘテロ接合部900の全体を覆うことで、ヘテロ接合部900とトンネル接合部とが同じ領域であった。第12実施形態では、ヘテロ接合部900の一部においてトンネル接合が実現される例について説明する。

【0108】
図32は、本発明の第12実施形態におけるTFETの構造の第1の例を示す上面図である。図32に示すTFET10J1では、第1実施形態におけるTFET10に対して、ヘテロ接合部900の一部のみを覆うゲート電極層400Jを有している点が異なっている。この例では、ヘテロ接合部900のうち、ソース電極層710側およびドレイン電極層720側については、第1実施形態と同様な構造でゲート電極層400Jが形成されているが、ソース電極層710とドレイン電極層720を結ぶ方向に垂直な方向については、ゲート電極層400Jの外縁がヘテロ接合部900に重畳する位置になっている。

【0109】
図33は、本発明の第12実施形態におけるTFETの構造の第2の例を示す上面図である。図33に示すTFET10J2では、図32に示すTFET10J1に対して、さらにヘテロ接合部900が接合開口部550よりも狭い範囲になっている点が異なっている。この例では、ヘテロ接合部900のうち、ソース電極層710側およびドレイン電極層720側については、第1実施形態と同様な構造でn型酸化物半導体層200Jおよびゲート絶縁層300Jが形成されているが、ソース電極層710とドレイン電極層720を結ぶ方向に垂直な方向については、n型酸化物半導体層200Jの外縁がヘテロ接合部900に重畳する位置になっている。すなわち、この方向においては、n型酸化物半導体層200Jの外縁は、接合開口部550の開口端と、ゲート電極層400Jの外縁との間に存在するようになっている。なお、図においては、n型酸化物半導体層200Jとゲート絶縁層300Jの外縁とは一致しているが、ゲート絶縁層300Jの外縁は、より外側に存在してもよい。

【0110】
TFET10J1およびTFET10J2のいずれにおいても、トンネル現象は、ヘテロ接合部900全体で生じるのではなく、ヘテロ接合部900とゲート電極層400Jとが重畳する領域で生じることになる。この構成においても、p型IV族半導体層110の外縁またはn型酸化物半導体層200の外縁でのトンネル現象の発生を抑制することができる。仮に外縁部分でトンネル現象が生じたとしても、ヘテロ接合部900が、ソース電極層710とドレイン電極層720を結ぶ方向の長さに対してこれに垂直な方向の長さが十分に長ければ、特性への影響は無視できる。

【0111】
<第13実施形態>
第1実施形態ではヘテロ接合部900は矩形であったが、矩形以外の形状であってもよい。第13実施形態では、円形のヘテロ接合部900Kを含むTFET10Kについて説明する。なお、ヘテロ接合部900の外縁は、矩形のように直線のみで形成されてもよいし、曲線で形成されてもよいし、直線と曲線とを含んで形成されてもよい。

【0112】
図34は、本発明の第13実施形態におけるTFETの構造を示す上面図である。図34に示すTFET10Kでは、分離絶縁層500において円形の接合開口部550Kが形成されている。その結果、円形のヘテロ接合部900Kが形成される。このように円形のような曲線の外縁をヘテロ接合部900Kが有することで、トンネル現象を生じる領域から角となる部分を無くすこともできる。

【0113】
<第14実施形態>
第1実施形態では、1つのTFET10において1つのヘテロ接合部900が配置されていたが、複数のヘテロ接合部900が配置されてもよい。第14実施形態では、2つのヘテロ接合部900L1、900L2を含むTFET10Lについて説明する。

【0114】
図35は、本発明の第14実施形態におけるTFETの構造を示す上面図である。図36は、本発明の第14実施形態におけるTFETの構造を示す断面図である。図36は、図35における切断線D1-D2における断面図に対応する。なお、切断線C1-C2における断面図は、図1と同様である。図35に示すように、TFET10Lでは、分離絶縁層500に対して2つの接合開口部550L1、550L2が形成されている。この部分において、ヘテロ接合部900L1、900L2が配置されている。

【0115】
この例では、2つのヘテロ接合部900L1、900L2は、ソース電極層710とドレイン電極層720を結ぶ方向に垂直な方向に並んで配置されている。原理的には、2つのヘテロ接合部900L1、900L2をまとめた面積と、第1実施形態のように1つのヘテロ接合部900の面積とが同じであれば、ON電流は同じになる。ただし、p型IV族半導体層110とn型酸化物半導体層200との膜条件によっては、ヘテロ接合部の重心位置から縁部までの最短長が短い方が、同じ面積でもON電流が高くなる場合がある。

【0116】
なお、2つのヘテロ接合部900L1、900L2は、ソース電極層710とドレイン電極層720を結ぶ方向に並んで配置されてもよいし、この方向に対して斜めに配置されてもよい。また、2つのヘテロ接合部900L1、900L2は、互いに同じ面積であってもよいし、異なる面積であってもよく、また、互いに同じ形状であってもよいし、異なる形状であってもよい。

【0117】
<第15実施形態>
第14実施形態では、2つのヘテロ接合部900L1、900L2は、ソース電極層710とドレイン電極層720との間に配置されていた。第15実施形態では、2つのヘテロ接合部900M1、900M2の間に配置されたドレイン電極層720を有するTFET10Mについて説明する。

【0118】
図37は、本発明の第15実施形態におけるTFETの構造を示す上面図である。図38は、本発明の第15実施形態におけるTFETの構造を示す断面図である。図38は、図37における切断線E1-E2における断面図に対応する。図37、図38に示すように、TFET10Mでは、分離絶縁層500に対して2つの接合開口部550M1、550M2が形成されている。この部分において、ヘテロ接合部900M1、900M2が配置されている。

【0119】
ドレイン電極層720は、ヘテロ接合部900M1とヘテロ接合部900M2との間に配置されている。それぞれのヘテロ接合部900M1、900M2に対応して、ゲート電極層400M1、400M2が配置され、互いにドレイン電極層720の上方に配置された配線470を介して電気的に接続されている。なお、ゲート電極層400M1とゲート電極層400M2とが、ドレイン電極層720を平面上で迂回することで直接的に接続されていてもよい。

【0120】
ソース電極層710はドレイン電極層720に対してゲート電極層400M1側にのみ配置されていたが、ドレイン電極層720に対してゲート電極層400M2側にも配置されてもよい。p型IV族半導体層110の抵抗が高く、n型酸化物半導体層200に近い場合には、このような構造にすることが好ましい。このようにすることで、ドレイン電極層720を中心にして、線対称になるように2つのソース電極層および2つのヘテロ接合部が配置されるようにして、いずれのヘテロ接合部においてもできるだけ等価になるようにしてもよい。

【0121】
<第16実施形態>
第16実施形態では、ドレイン電極層720Nを囲んで配置されたヘテロ接合部900Nを有するTFET10Nについて説明する。

【0122】
図39は、本発明の第16実施形態におけるTFETの構造を示す上面図である。図40は、本発明の第16実施形態におけるTFETの構造を示す断面図である。図40は、図39における切断線F1-F2における断面図に対応する。図39に示すように、TFET10Nでは、分離絶縁層500に対して環状の接合開口部550Nが形成されている。この部分において、環状のヘテロ接合部900Nが配置されている。ゲート電極層400Nについても、環状に形成されている。

【0123】
環状に配置されたヘテロ接合部900Nおよびゲート電極層400Nに囲まれた中心部分には、ゲート絶縁層300に形成された開口部370Nを介してドレイン電極層720Nが配置されている。なお、ドレイン電極層720Nとソース電極層710との関係を入れ替えて、ヘテロ接合部900Nにソース電極層710が囲まれるようにしてもよい。

【0124】
ソース電極層710とp型IV族半導体層110とが接続される領域(開口部570に対応)は、ヘテロ接合部900Nの外側を囲むように環状に配置されてもよい。p型IV族半導体層110の抵抗が高く、n型酸化物半導体層200に近い場合には、このような構造にすることが好ましい。このようにすることで、ドレイン電極層720を中心にして、点対称(または回転対称)になるように2つのソース電極層および2つのヘテロ接合部が配置されるようにして、ドレイン電極層720Nからいずれの方向に対しても等価になるようにしてもよい。

【0125】
<第17実施形態>
第17実施形態では、フィン型のトランジスタの形状を適用したNchのTFET10Pについて説明する。

【0126】
図41は、本発明の第17実施形態におけるTFETの構造を示す上面図である。図42は、本発明の第17実施形態におけるTFETの構造を示す水平断面図である。図43は、本発明の第17実施形態におけるTFETの構造を示す垂直断面図である。図43は、図41における切断線Ga1-Ga2、切断線Gb1-Gb2、切断線Gc1-Gc2、切断線Gd1-Gd2および切断線Ge1-Ge2における断面図に対応する。図42は、フィン型に形成されたp型IV族半導体層110Pの半分の高さにおけるTFET10Pの水平断面を示している。

【0127】
p型IV族半導体層110Pは、基板表面に垂直に延びて形成されている。ソース電極層710Pが接続される部分は、他の部分に比べて幅広の形状に形成されているが、必ずしもこのような形状でなくてもよい。p型IV族半導体層110Pを覆うように、分離絶縁層500Pが配置されている。分離絶縁層500Pの一部(領域A1)には、接合開口部550Pが形成され、p型IV族半導体層110Pの両面の一部が露出される。さらに外側には、n型酸化物半導体層200Pが配置されている。そのため、接合開口部550Pの位置に対応して、p型IV族半導体層110Pの両面においてn型酸化物半導体層200Pとヘテロ接合が実現されている。したがって、ヘテロ接合部900Pがp型IV族半導体層110Pの両面に配置される。

【0128】
n型酸化物半導体層200Pのさらに外側にゲート絶縁層300Pが配置され、そのさらに外側にゲート電極層400Pが配置されている。図42に示す領域A1の断面構造(切断線Gc1-Gc2の断面構造)において、p型IV族半導体層110Pの頂部には、分離絶縁層500P1が配置されている。したがって、ヘテロ接合部900Pの面に対して垂直に見た場合に、ヘテロ接合部900Pは、分離絶縁層500P、500P1によって囲まれた領域となる。なお、分離絶縁層500P1は、存在しなくてもよい。分離絶縁層500P1が存在しない場合には、後述する製造方法において、図45、46における処理は不要である。

【0129】
ソース電極層710Pは、p型IV族半導体層110Pの頂部において電気的に接続されている。なお、ソース電極層710Pは、p型IV族半導体層110Pにおけるフィン形状部分以外の領域で電気的に接続されてもよい。

【0130】
ドレイン電極層720Pは、分離絶縁層500Pの頂部を覆う部分のn型酸化物半導体層200Pに電気的に接続されている。なお、ドレイン電極層720Pとn型酸化物半導体層200Pとは、分離絶縁層500Pの頂部を覆う部分以外において電気的に接続されていてもよい。

【0131】
続いて、TFET10Pを製造する方法について説明する。

【0132】
図44から図48は、本発明の第17実施形態におけるTFETの製造方法を説明する図である。これらの図は、図42に示す領域A1の断面構造(切断線Gc1-Gc2の断面構造)に対応している。まず、p型IV族半導体層110Pをフィン形状に加工する(図44)。続いて、分離絶縁層500Pを堆積し、ソースドレイン側を除いた領域A1およびその周囲において、p型IV族半導体層110Pの頂部が露出されるように分離絶縁層500Pを除去する(図45)。

【0133】
続いて、p型IV族半導体層110P露出された頂部に熱酸化膜により分離絶縁層500P1を形成する(図46)。続いて、p型IV族半導体層110Pのフィン形状部分において両面の一部(ヘテロ接合部900Pになる領域)が露出されるように、分離絶縁層500Pを除去する(図47)。このとき、p型IV族半導体層110Pのうちフィン形状部分以外の表面については、分離絶縁層500Pが残存するように加工する。この例では、フィン形状部分以外においても分離絶縁層500Pを一旦除去し、必要な部分のみ再び分離絶縁層500Pを堆積させる。

【0134】
続いて、n型酸化物半導体層200Pおよびゲート絶縁層300Pを順に形成する(図48)。そして、ゲート電極層400Pを形成する(図43)。この後に、ソース電極層710Pをp型IV族半導体層110Pに電気的に接続されるように形成し、ドレイン電極層720Pをn型酸化物半導体層200Pに電気的に接続されるように形成する。

【0135】
<第18実施形態>
第18実施形態では、フィン型のトランジスタの形状を適用したPchのTFET10Qについて説明する。

【0136】
図49は、本発明の第18実施形態におけるTFETの構造を示す上面図である。図50は、本発明の第18実施形態におけるTFETの構造を示す水平断面図である。図51は、本発明の第18実施形態におけるTFETの構造を示す垂直断面図である。図51は、図49における切断線Ha1-Ha2、切断線Hb1-Hb2、切断線Hc1-Hc2、切断線Hd1-Hd2および切断線He1-He2における断面図に対応する。図50は、フィン型に形成されたp型IV族半導体層110Qの半分の高さにおけるTFET10Qの水平断面を示している。

【0137】
p型IV族半導体層110Qは、基板表面に垂直に延びて形成されている。ソース電極層710Qが接続される部分は、他の部分に比べて幅広の形状に形成されている。すなわち、PchのTFET10Qであるため、領域A1に対応する部分はNchのTFET10Pの場合よりも薄くする必要がある。p型IV族半導体層110Qを覆うように、分離絶縁層500Qが配置されている。分離絶縁層500Qの一部(領域A1)には、接合開口部550Qが形成され、p型IV族半導体層110Qの両面の一部が露出される。この構成までは、第17実施形態におけるTFET10Pと同様である。

【0138】
さらに外側には、n型酸化物半導体層200Qがp型IV族半導体層110Qの片側のみ配置されている。そのため、接合開口部550Qの位置に対応して、p型IV族半導体層110Qの片面においてn型酸化物半導体層200Qとヘテロ接合が実現されている。したがって、ヘテロ接合部900Qがp型IV族半導体層110Qの片面に配置される。

【0139】
n型酸化物半導体層200Qのさらに外側にゲート絶縁層300Qが配置され、そのさらに外側にゲート電極層400Qが配置されている。ゲート絶縁層300Qは、少なくともp型IV族半導体層110Qに対して、n型酸化物半導体層200Qが配置された側とは反対側において、接合開口部550Qを塞ぐように配置され、p型IV族半導体層110Qと接触している。ゲート電極層400Qは、p型IV族半導体層110Qに対して、n型酸化物半導体層200Qが配置された側と反対側に配置される。すなわち、領域A1において、ゲート電極層400Qとp型IV族半導体層110Qとでゲート絶縁層300Qが挟まれている。

【0140】
図51に示す領域A1の断面構造(切断線Hc1-Hc2の断面構造)において、p型IV族半導体層110Qの頂部には、分離絶縁層500Q1が配置されている。したがって、ヘテロ接合部900Qの面に対して垂直に見た場合に、ヘテロ接合部900Qは、分離絶縁層500Q、500Q1によって囲まれた領域となる。

【0141】
ソース電極層710Qは、p型IV族半導体層110Qの頂部において電気的に接続されている。なお、ソース電極層710Qは、p型IV族半導体層110Qにおけるフィン形状部分以外の領域で電気的に接続されてもよい。

【0142】
ドレイン電極層720Qは、分離絶縁層500Qの頂部を覆う部分のn型酸化物半導体層200Qに電気的に接続されている。なお、ドレイン電極層720Qとn型酸化物半導体層200Qとは、分離絶縁層500Qの頂部を覆う部分以外において電気的に接続されていてもよい。

【0143】
以上、トンネル電界効果トランジスタについて、様々な実施形態を説明した。

【0144】
<シミュレーション結果と実証実験>
Type-IIエネルギーバンド構造を実現する新たな材料系の組み合わせとして酸化物半導体とIV族半導体を組み合わせた新規の積層型トンネル電界効果トランジスタ(TFET)を提案し、TCADシミュレーションを用いて急峻スイッチング(Steep-slope)トランジスタとしてのポテンシャルを検証した。さらに、n-ZnO/p-Siトンネル接合またはn-ZnO/p-Geトンネル接合、およびトンネル接合からドレイン電極にかけて材料接合の無いZnOチャネル構造を有するTFETの動作実証を初めて行った。不純物濃度の適切な制御やゲートスタック構造制御により、TFETにおいて最高の108を上回るON/OFF電流比と最小SS値~71mV/dec.を達成した。

【0145】
[1.導入]
ゲートに対して垂直方向のトンネルを持つ積層型トンネル電界効果トランジスタ(TFET)は、究極的に小さく限りなくゼロに近いサブスレショルドスィング(SS値)を達成しうる理想的な構造である。これは、トンネル接合全域に渡り、ソース中とチャネル中の状態密度(density of state, DOS)を効率的かつ均一にゲート電圧にて制御可能なためである。

【0146】
加えて、積層型TFETでは、大きなトンネル接合面積や短いトンネル距離により大きなON電流の実現も期待される。トンネル距離は上部のチャネル厚さにより制御可能である。しかしながら、このようなコンセプトを実現した例は非常に限られている。例えば、単一材料を使用した場合は大きなバンドギャップがON電流増大を阻害し、III-V材料を用いた異種接合の場合ではバンドギャップが小さい材料もあり、ON/OFF電流比が減少する。

【0147】
このような本質的な難しさを克服するため、本研究では新たに、酸化物半導体とSi、Ge、SiGeなどのIV族半導体を接合させた新たなトンネル接合を提案する(図52)。

【0148】
図52は、酸化物半導体/IV族半導体積層型トンネル電界効果トランジスタにおける(a)素子構造概念図、(b)OFF状態および(c)ON状態におけるエネルギーバンド図である。このような材料の組み合わせでは、実効エネルギー障壁高さ(Eb-eff = Ec-OS - Ev-IV、酸化物半導体の伝導帯端とIV族半導体の価電子帯端のエネルギー差で定義される)の小さなType-IIエネルギーバンド構造を実現する。これは、ON電流の増大に効果的である一方、材料のバンドギャップそのものは大きいため、OFF電流の低減も同時に達成できる。

【0149】
加えて、Eb-effは、材料の組み合わせおよび組成の制御によって、連続的に制御可能である(図53)。

【0150】
図53は、材料候補のまとめである。p型IV族半導体の価電子帯からn型酸化物半導体の伝導帯へとband-to-bandトンネルが生じる。括弧内には各材料の比誘電率を示している。実際、ZnO、In23、およびSnO2のような酸化物半導体の伝導帯端は低く、SiおよびGeの価電子帯端は高い。加えて、酸化物半導体はn型伝導を示す傾向が強い。そのため、トンネル接合からドレインまでにおいて材料接合をしなくても形成でき、かつ、ドレイン端の電界集中により引き起こされがちな電流リークを抑制できる。

【0151】
そこで本研究では、初めに、TCADシミュレーションを用いて提案する酸化物半導体/IV族半導体を用いた積層型TFETの利点を明らかにし、デバイス設計指針を示す。

【0152】
[2.酸化物半導体/SiGe 積層型TFET]
初めに、type-IIエネルギーバンド構造のEb-effがトンネル特性に与える影響を調査した。酸化物半導体/IV族半導体を用いることで、Eb-effは連続的に調整可能である。この時、SiGeソースの場合のEv-IV位置および軽いホールの有効質量は、SiとGeの値より線形補完することで求めた(図54)。

【0153】
図54は、(a)SiGeのエネルギーバンド構造、および、(b)band-to-bandトンネルの還元有効質量を示す図である。図55は、n-ZnO/p-SiGeトンネル接合におけるWKBトンネル確率のGe濃度依存性である。図55は、WKB近似を用いたトンネル確率(TWKB)を、Ec-OSを変化させるとともに横軸をSiGeソース中のGe組成として示した図である。このとき、簡単のため、ゲート電圧Vgにより酸化物半導体のエネルギーバンドのみが変調すると仮定した。

【0154】
エネルギーバンド構造の模式図を図52(c)に示す。酸化物半導体によりEc-OS位置を下げる、もしくは、IV族半導体中のEv-IV位置を上げることによりEb-effが小さくなり、これによりTWKBが指数関数的に増大していることが分かる。このとき、ZnOは直接遷移型半導体であるため、p-SiやGeからn-ZnOへのトンネリングは、Γ点における直接遷移過程に対応するため、運動量変化は考慮しなくてよい。

【0155】
以上より、電子デバイスに適した酸化物半導体を選択した後に、SiGe技術を用いGe組成を変化することでエネルギーバンド構造を最適に調整することができ、その結果、TFET性能も高性能化が見込まれる。

【0156】
[3.TCADシミュレーションを用いた構造最適化]
図56は、TCADシミュレーションに用いた3次元デバイス構造模式図と主要なパラメータである。図56に示す素子構造を用い、酸化物半導体/IV族半導体を用いた積層型TFETのSentaurus TCADシミュレーションを行った。Sentaurusはソフトウエア名である。酸化物半導体の物性については、Ec-OS位置を除き、ZnOの値を用いた。

【0157】
図57は、(a)p-Geソースからn-ZnOチャネル表面へのband-to-bandトンネルの2次元イメージ図、(b)n-ZnO/p-Ge、および(c)n-Ge/p-Geトンネル接合におけるエネルギーバンド図である。図57(a)のトンネル現象の二次元像に示す通り、Vgを印加することで、p-Geの表面近傍から酸化物半導体の最表面、つまりHigh-k絶縁膜と酸化物半導体との界面、に向けて、均一なトンネルが生成されていることが分かる。これにより、限りなくゼロに近いSS値を有するON/OFFスイッチングが実現される(図58)。

【0158】
加えて、n-OS/p-Geヘテロトンネル接合の場合、n-Ge/p-Geホモ接合の場合に比べてON電流が2桁以上増大している。このとき、酸化物半導体のEc-OS位置はさほど低くない状態で既にON電流の増大が実現されていることに注目すべきである。この要因の一つとして、酸化物半導体の誘電率(ε)がGeに比べて小さいことが挙げられる(図57(b))。このような相対関係では、Geに比べて酸化物半導体のエネルギーバンドが優先的に変調されるため、図52(c)に示すような、トンネル距離を短く抑えた理想的に近いエネルギーバンド構造が実現される。実際、酸化物半導体の多くは、SiやGeに比べて小さな値を有する(図53)。

【0159】
図58は、シミュレーションにより得られたn-ZnO/p-Ge TFETのId-Vg特性である。この効果により、図58のId-Vg特性に示す通り、0.3V以下の電源電圧(Vdd)でFET動作が期待できる。その一方で、酸化物半導体の電気伝導性が高いため、ドレイン電圧の影響によりVBTBT(band-to-bandトンネルが生じる最小のVg)がシフトするのには注意が必要である。

【0160】
図59は、シミュレーションにより得られたn-ZnO/p-Ge TFETのId-Vd特性であり、(a)線形表記、および(b)対数表記で示している。ここで、0.3V動作のVddを想定した場合、ON電流は約70μA/μm、OFF電流は~1pA/μmがそれぞれ期待され、3nm-ノード世代の低電力動作デバイスや低待機時電力デバイスとして非常に有望である(図59(a))。また、対数軸のId-Vdグラフ(図59(b))においては、負のVd領域において負性微分抵抗(NDR)が観測されている。これは量子トンネル効果で動作する電子デバイスの特徴である。

【0161】
図60は、(a)酸化物半導体膜厚、および(b)EOTがn-OS/p-Ge TFETのVBTBTに与える影響を示す図である。図61は、(a)酸化物半導体膜厚、および(b)EOTがn-OS/p-Ge TFETのON電流に与える影響を示す図である。積層型TFETの構造パラメータの一つとして、酸化物半導体厚さ(dOS)やEOTの影響を調査した。VBTBT、つまりband-to-bandoトンネルが生じ始める電圧は、酸化物半導体最表面のEc-OS位置で決定される。酸化物表面のEc-OS位置はVgで直接的に制御されるため、dOSによるVBTBT変化は小さい。対して、EOTの影響は大きい(図60)。一方、dOSはトンネル確率に強く影響し、dOS増大と共にON電流(VgがVBTBT+0.3Vの際の電流値)は指数関数的に減少する(図61)。

【0162】
冒頭で述べた通り、本研究で提案する酸化物半導体/IV族半導体ヘテロ接合の最大の利点は、酸化物半導体のEc-OSとIV族半導体のEv-IVのエネルギー位置関係により、Eb-effを自由に調整可能な点である。そこで、Ec-OS位置の異なる様々な酸化物半導体に対し、ソース材料(Si、SiGe、Ge)を組み合わせた場合のON電流の変化を系統的に調査した(図62)。

【0163】
図62は、Si、SiGe、Geソースを有するTFETにおけるON電流と酸化物半導体のEc-OS位置の関係を示す図である。例えば、既にSiテクノロジーで使用されているSi0.7Ge0.3を用いて僅かにEv-IV位置を変化させるだけで、ON電流は飛躍的に増大する。一方で、前述の通り、Geや高Ge組成のSiGeの大きな誘電率はトンネル距離を短く保つことに効果的であり、SS値の低減にも効果的である。

【0164】
例えば、VBTBT付近の最小SS値においては限りなくゼロに近く、0.3V動作を想定した場合の全動作範囲に渡る平均SS値についても60mV/dec.を下回る値が期待できる(図63)。

【0165】
図63は、Si、SiGe、Geソースを有するTFETにおける(a)最小SS値、および、(b)平均SS値と酸化物半導体のEc-OS位置の関係。最小SS値は電流値1pA/μm付近において得られた値を示す図であり、平均SS値は電流値1pA/μmから0.3VのVg掃引幅を想定した際の値を用いている。

【0166】
続いては、ソース中およびチャネル中の不純物濃度の影響について議論する。

【0167】
図64は、様々なGe中不純物濃度(Na)を仮定した場合のId-Vg特性を示す図である。酸化物半導体中の不純物濃度(Nd)は5×1018cm-3とした。図65は、様々な酸化物半導体中不純物濃度(Nd)を仮定した場合において、(a)ON電流および(b)ON/OFF電流比とGe中不純物濃度(Na)の関係を示す図である。各領域の不純物濃度は、トンネル接合近傍のバンドの曲がりに影響を及ぼす(図64)。チャネル中の不純物濃度(Nd)やソース中の不純物濃度(Na)の組み合わせには、高いON電流と大きなON/OFF電流比の実現のために最適値が存在することが分かる(図65)。

【0168】
不純物濃度が低い場合、空乏層がより遠くまで伸びるため、トンネル距離が増大し、ON電流は減少する。それに対し、NdやNaが非常に濃い場合、チャネル-ソース間での状態密度の重畳をゲートバイアスで解くことができず、十分小さなOFF電流が実現し得ない。

【0169】
また、high-k/酸化物半導体界面の界面準位密度(Dit)の影響を調査したところ、本素子はDitに対して非常に耐性が高いことが分かる。

【0170】
図66は、界面準位がId-Vg特性の劣化に与える影響を示す図である。均一に分布した界面準位密度(Dit)を想定した。これは、ON/OFF電流変化に必要なVg動作範囲でのエネルギーバンド変調が極めて小さく、界面準位へのチャージトラップ量が極めて小さいためと考えられる(図66)。

【0171】
以上のTCADシミュレーションの結果より、本研究で提案する酸化物半導体/IV族半導体を用いたtype-IIエネルギーバンド構造を有する積層型TFETにより、0.3Vの小さな動作電圧Vddにおいて、高いON電流(~70μA/μm)、小さなOFF電流(<1pA/μm)、小さな平均SS値(~40mV/dec.)など、理想的な特性が得られることが明らかとなった。

【0172】
[4.ZnO/(Si,Ge) TFETの実証]
図67は、n-ZnO/p-(SiもしくはGe) TFETの素子作製プロセスフローを説明する図である。不純物を添加しないZnO膜はパルスレーザー堆積(PLD)法により形成され、ゲート絶縁膜のEOTは5.8nmである。TFET動作を実験的に証明するため、トップゲートの薄膜トランジスタ(TFT)も同一チップ上に作製されている。図67に示す手順に従い、パルスレーザー堆積(PLD)法を用いてノンドープのZnO層を堆積し、n-ZnO/p-(SiまたはGe)TFETを作製した。ここで、ZnO中の格子間Znや酸素空孔などの点欠陥はn型半導体のドナーとして働くことが知られている。実際に堆積した膜のキャリア密度も1018cm-3程度と見積もられた。

【0173】
ZnOをパターニングした後、原子層堆積(ALD)法によりAl23ゲート絶縁膜を形成した。途中、Al23/ZnO界面特性向上のため、後プラズマ酸化(PPO:Post Plasma Oxidation)や後O2/N2熱処理(POA/PNA:Post O2/N2 Annealing)を施している。最後に、TiNゲート、Niソースコンタクト、およびAlドレインコンタクトを形成し、300℃のPMAを施した。

【0174】
図68は、n-ZnO/p-Si TFETの断面透過電子顕微鏡像(cross-sectional transmission electron microscopy, XTEM)を示す図である。柱状の多結晶ZnOの形成、およびZnO/Siにおける膜厚約1.5nmのSiO2界面層も観測される。図69は、ZnO/Si表面の原子間力顕微鏡像(atomic force microscopy, AFM)を示す図である。400℃のO2アニール後の結果を示している。図70は、(a)Si2pおよびZn3p、ならびに(b)価電子帯端のX線光電子分光スペクトル、さらに(c)得られたn-ZnO/SiO2界面層/p-Si積層構造のエネルギーバンド構造を示す図である。

【0175】
図68の高分解断面TEM像より、比較的平坦なZnOおよびAl23膜の積層構造が形成されていることが分かる。その一方で、ZnO/Si界面には膜厚約1.5nmの意図しないSiO2界面層が形成されている。さらに、ZnO膜は柱状の多結晶構造を形成している。結晶粒径は約20nmであり、トンネル接合面積に比べてはるかに小さい。多結晶構造形成に起因する表面ラフネスはZnO/SiのAFM表面においても観測される(図69)。また、ZnO/Si界面のSiO2界面層については、XPS分析からも確認される(図70)。

【0176】
ZnOが電気的非接触の状態でエネルギーバンド構造を評価したところ、おそらくSiO2を横切るように大きなバンドベンディングが生じており、ZnOのEc-OS位置はSiのEv-IV位置より低いエネルギーに位置する。これは、膜中の固定電荷や界面ダイポールに起因するものと考えられ、後に示すTFETの負方向への閾値シフトの要因となり得る。

【0177】
図71は、初めてのZnO/Si TFET動作実証を示す、素子のId-Vg特性である。素子構造の断面図を図中に示している。図72は、TFETのSS-Id特性を示す図である。最小SS値は71mV/dec.を達成した。比較としてZnO TFTの結果も併せて示している。図73は、ZnO/Si TFETのId-Vd特性を示す図である。縦軸は線形表記である。

【0178】
図71に示す通り、ZnO/Si TFETの動作実証に初めて成功した。同一基板内に同時に作製したZnO薄膜トランジスタ(TFT)の特性と比較すると、TFETの閾値は正のVg方向にシフトしており、またId値も低い。これらの結果は共に、TFETの電流がZnO/Siトンネル接合で制限されていることを示唆している。Id値自体は低いものの、OFF電流も極めて小さいため、非常に大きなON/OFF電流比が達成されている。図72に示す通りSS値を評価したところ、TFETのSS値はTFTの物に比べて小さく、室温で最小値71mV/dec.を達成した。図73に示すId-Vdにおいては、良好な電流カットオフが確認される。

【0179】
一方、現時点でのON電流はTCADシミュレーションで予測される値に比べて小さく、ZnO/Si界面のSiO2界面層によりトンネル確率が制限されていると考えられる。

【0180】
図74は、Siソース中の不純物濃度に依存したId-Vg特性の変化を示す図である。約1019cm-3の不純物濃度が、高いON電流とON/OFF電流比の両立に最適であることが分かる。図75は、ZnO/Si TFETのId-Vd特性を示す図である。Si中の不純物濃度は2×1020cm-3で、縦軸は対数表記である。負性微分抵抗(NDR)を示唆する特性が観測される。

【0181】
Siソース中の不純物濃度(Na)がON電流に与える影響も非常に大きいことが分かる(図74)。ON電流は、Siソース中の不純物濃度(Na)の増大と共に増大する。これは、ZnO/Si界面のトンネル距離が、不純物濃度(Na)の増大と共に減少するためである。しかしながら、不純物濃度(Na)が1020cm-3を上回る状況では、状態密度の重畳が非常に強く、十分なOFF状態を実現できない。ただし、不純物濃度(Na)が1020cm-3の素子のId-Vd特性において、低Vg(off-like)領域においてNDRを示唆する電流特性が観測された(図75)。これらの結果はいずれも、作製した素子が狙い通りTFET動作をしていることを支持するものである。

【0182】
図76は、ZnO/Si TFETにおける、ON電流とトンネル接合面積の依存性を示す図である。ON電流とトンネル接合面積の関係を調べたところ、ON電流は面積におおよそ比例して増大していることが分かる。ここで、閾値(Vth)は線形軸のId-Vg特性の切片より求め、ON電流はVg=Vth+1VでのIdとした(図76)。ここで、本図には様々なZnO/Siトンネル接合長・幅の素子の結果が示されている。また、図71に示す通り、素子分離のSiO2上のZnO TFTは寄生抵抗とみなされる。したがって、図76の結果もまた、本素子のON電流が確かにトンネル接合で制御されていることを示唆するものである。

【0183】
図77は、様々な測定条件により得られたZnO/Si TFETのSS-Id特性を示す図である。図77では、様々な測定速度やVg電圧ステップにおいて測定した結果を示す。各条件において顕著な差は無いことから、正確にSS値が評価できていることが分かる。その一方で、SS値-Id特性は大きく揺らいでおり、ZnOが多結晶を形成したためEc-OS位置が面内で揺らいでいるためと推測される。そのため、ZnO膜の結晶性を向上することで、更なるSS値の改善が見込める。

【0184】
さらに本研究では、Geソースを用いた素子の動作実証にも成功した(図78)。

【0185】
図78は、ZnO/SiおよびZnO/Ge TFETにおけるId-Vg特性の比較を示す図である。ZnO/Ge TFETとZnO/Si TFETを比較したところ、Geソースの方がSiに比べ不純物濃度(Na)が低いにもかかわらず、ZnO/Ge TFETにおいてより高いON電流が得られた。これは、Geを用いたことによるEb-effの低減やトンネル有効質量の低減による効果と考えられる。

【0186】
特に、ZnO/Ge TFETにおいても大きなON/OFF電流比が測定されており、これまで報告された中で最高の108を上回る値が実現されている。これらの結果は提案する酸化物半導体/IV族半導体積層型TFETがいかに有望であるかを示す結果である。

【0187】
最後に、Al23/ZnOゲートスタックエンジニアリングの重要性を、ZnO薄膜トランジスタ(TFT)およびTFETの特性を元に議論する。

【0188】
図79は、様々な後処理を施して作製したZnO薄膜トランジスタ(TFT)のId-Vg特性を示す図である。TFETではないことに注意されたい。(a)いずれの後処理も施していない試料、(b)後O2熱処理(POA)のみ施した試料、(c)後プラズマ酸化(PPO)のみ施した試料、(d)PPOとPOAを共に施した試料に対応する。トップゲート動作のId-Vg特性が悪く、Al23/ZnO界面制御の重要性が示唆される。

【0189】
図79に示す通り、TFTをバックゲートで動かした場合は、特別な処理を施していない場合においてもON/OFFスイッチングができているが、トップゲートの場合はON/OFFスイッチングできない。これより、Al23/ZnO界面特性が良好でないことが示唆される。適切な処理を施したTFT試料においては、トップゲート動作においてもON/OFFスイッチングが実現され、SS値は~130mV/dec.、界面準位密度(Dit)は~1×1013cm-2eV-1と見積もられる。

【0190】
続いてTFETの場合について詳細に議論する。

【0191】
図80は、ゲートスタック制御(I):TFETのId-Vg特性に対するPPOの影響を示す図である。図81は、ゲートスタック制御(II):TFETのId-Vg特性に対する350℃におけるPOAおよびPNAの影響を示す図である。PPOも事前に施した試料の結果を示している。

【0192】
PPOは、1nmのAl23を堆積した時点で施している。後プラズマ酸化(PPO)は電流カットオフに必須のプロセスであり、Ec-OS付近の界面準位密度(Dit)を低減させていると考えられる(図80)。しかし、ON電流の値は非常に低く、フェルミレベルは伝導帯から離れた深いエネルギー位置でピンニング(pinning)されていると考えられる。

【0193】
一方、後O2/N2熱処理(POA/PNA)によりON電流は増大する。POAとPNAで大きな差が無いことから、プロセス中の熱処理の効果によりエネルギー的に深い界面準位密度(Dit)の低減やZnOの結晶性の向上による移動度増大などが示唆される(図81)。そして、POA時間の最適化により、効果的なON電流の増大と閾値(Vth)調整が両立された。

【0194】
上記の結果を元にすると、更なるゲートスタック技術の確立、ZnO/IV族半導体界面に形成された界面層の除去、およびZnO膜の均一性の向上により、デバイスシミュレーションによって予測されたようなTFET性能への飛躍的な向上が期待される。

【0195】
[5.結論]
酸化物半導体とIV族半導体とを接合させたtype-IIエネルギーバンド構造を有する積層型TFETについて、新たなコンセプトに基づいた素子構造を提案した。

【0196】
TCADシミュレーションより、高いON電流(>70μA/μm)、限りなくゼロに近い最小SS値、0.3動作を想定した場合の平均SS値~40mV/dec.など、提案する素子の高いポテンシャルが示された。また、この新たな提案は、n-ZnO/p-(SiまたはGe)トンネル接合を用いて作製したTFETにおいても実験的に実証された。

【0197】
室温動作において、急峻なON/OFFスイッチングと極めて低いOFF電流が実現され、108を上回る過去最高のON/OFF電流比および最小SS値71mV/dec.を達成した。

【0198】
また、ソース濃度の影響、ZnO/Geトンネル接合によるON電流の増大、ゲートスタック構造制御の重要性などが実験的に示された。

【0199】
<Nch-TFETとPch-TFETとの比較>
続いて、NchのTFETとPchのTFETとを比較して説明する。

【0200】
図82は、Nch-Pch単一構造TFETにおける動作模式図である。図82では、図25に示す第5実施形態におけるTFET10Dのように、NchとしてもPchとしても動作可能なTFETについて、それぞれのチャンネルでの動作の模式図を示したものである。ゲート電圧の制御にON状態にする場合には、Nchでは、主としてn型酸化物半導体層のバンドが曲がるのに対し、Pchでは、主としてp型IV族半導体層のバンドが曲がる。

【0201】
図83は、NchTFETおよびPchTFETのそれぞれにおける動作模式図である。図83では、NchのTFETとPchのTFETとのバンドの曲がりを示している。それぞれのチャンネルにおけるバンドの曲がり方としては、基本的には、図82に示す例と同じである。

【0202】
図84は、NchTFETのId-Vg特性およびId-Vd特性を示す図である。図85は、PchTFETのId-Vg特性およびId-Vd特性を示す図である。これらの特性は、以下の条件によりシミュレーションした結果である。p型IV族半導体層としてGeを用い、n型酸化物半導体層としてZnO(電子親和力は4.2eV)を用いた。それぞれの層における不純物濃度は、3×1018cm-3とした。EOTは1nmとする。p型IV族半導体層は、Nchの場合10nm、Pchの場合5nmであり、n型酸化物半導体層は、Nchの場合5nm、Pchの場合10nmであるものとして設定した。これらの結果によれば、TFETは、NchであってもPchであっても実用に耐える特性を得ることができる。

【0203】
<NchTFETの特性の温度依存性>
続いて、p型IV族半導体層としてSiを用い、n型酸化物半導体層としてZnOを用いたNchのTFETの特性の温度依存性について示す。

【0204】
図86は、NchTFETのId-Vg特性の温度依存性を示す図である。図87は、NchTFETの様々な特性値の温度依存性を示す図である。これらの特性によれば、温度依存性が非常に小さい。これはトンネル電界効果トランジスタに特有の性能である。また、n型酸化物半導体層における大きなエネルギーギャップの影響により、200℃のような高温であっても、非常に小さいOFF電流(<1pA/μm)が得られた。

【0205】
<n型酸化物半導体層の材料比較(ZnO、ZnSnO)>
NchのTFETにおいて、n型酸化物半導体層にZnOを用いた場合とまたはZnSnO(ここでは、Zn/Sn=1.5)を用いた場合の比較をした。なお、p型IV族半導体層は、Siである。

【0206】
図88は、ZnOとZnSnOとの表面状態および断面状態を比較する図である。図88の上図はn型酸化物半導体層の表面のAFM像であり、下図は断面TEM像である。図88に示すように、ZnSnOでは、ZnOに比べて表面の粗さが非常に小さくなっている。

【0207】
図89は、ZnOとZnSnOとについて様々な特性を比較する図である。ZnSnOでは、ZnOに対して高いON電流が実現され、平均SS値の向上も見られた。また、ZnSnOでは、ZnOに比べて閾値が0V付近に移動し、EOTスケーリングに有効な特性が得られることがわかった。

【0208】
<TFETの応用例>
上記のシミュレーション結果によれば、国際半導体ロードマップ(ITRS)が示す低消費電力素子の性能指標予測に匹敵するパフォーマンスである。ITRSでは、約0.7Vでの動作が想定されているのに対し、今回の結果は大きく改善されて、かつ、既存の量子トンネルMOSFETに比べても低電圧での実現が見込まれている。このことから、低消費電力半導体デバイス産業に直結する極めて利用価値が高いものと考える。加えて、異種材料にもかかわらず、エピタキシャル成長などの高温かつ高コストなプロセスを使わなくてもよいため、近年急速に発展しているディスプレイ、フレキシブルデバイス、ウェアラブルデバイス等への応用発展にも直結する。

【0209】
応用例として、例えば、環境発電との融合、バッテリーレスのモバイル端末、およびメモリとの融合が考えられる。

【0210】
最近の研究では、環境(光、熱(人の体温などを含む))により発電した電力をそのまま利用し、バッテリーを必要としない端末が考えられている。特に、ヘルスケア、ヘルスモニターなどは、情報量は多くはないものの、常時、動かしておく必要がある。そのため、バッテリーを用いないデバイスの利点は大きい。環境発電の多くは電圧の確保が難しく、多数のセルを直列につなぎ、トランジスタなどの動作に必要な電圧を作り出している。イ一般的なMOSFETの動作電圧>0.7Vが、今回の応用によって動作電圧<0.3Vとなるため、その利点は大きい。

【0211】
メモリ回路は、情報を記憶する素子(メモリ素子)と、回路組み換えのためのスイッチ(トランジスタ)との双方が、多数組み込まれている。最近のメモリ素子の発展もめざましく、低電圧での情報の書き込み、読み出しが可能なものが数多く報告されている。こちらも、最近は0.3V程度の駆動例が報告されている。、しかしながら、メモリ素子単体が0.3Vで動作可能であっても、回路内に組み込まれるMOSFETが0.7Vを必要とするならば、当該回路全体を駆動するための電圧は0.7V以上になってしまう。それに対し、今回のTFETでは0.3Vでの動作が可能となるため、メモリ素子の利点を生かした回路設計を行うことが可能である。

【0212】
<変形例>
以上、本発明の一実施形態について説明したが、上述した各実施形態は、互いに組み合わせたり、置換したりして適用することが可能である。また、上述した各実施形態では、以下の通り変形して実施することも可能である。以下の変形例では、第1実施形態に適用した例を述べるが、他の実施形態に対しても適用される。

【0213】
(1)p型IV族半導体層110は、上述したトンネル接合を実現することができるエネルギーバンド構造を有するp型の半導体であれば、IV族の半導体でなくてもよい。

【0214】
(2)n型酸化物半導体層200は、上述したトンネル接合を実現することができるエネルギーバンド構造を有するn型の半導体であれば、酸化物半導体以外の半導体であってもよく、例えば、バンドギャップが大きくなりやすいII-VI族半導体であってもよい。

【0215】
(3)分離絶縁層500が配置される領域A2はヘテロ接合部900に対して少なくともドレイン電極層720側にあればよい。例えば、ヘテロ接合部900に対してソース電極層710側においては、必ずしも分離絶縁層500が配置されていなくてもよい。

【0216】
(4)ゲート絶縁層300に開口部370を形成する際に、ゲート絶縁層300とn型酸化物半導体層200とでエッチング選択性がとれない場合には、予め金属をn型酸化物半導体層200の下部に埋め込んでおいてもよい。
【符号の説明】
【0217】
10…TFET、100…半導体基板、110…p型IV族半導体層、115…接合絶縁層、120…n型IV族半導体層、200…n型酸化物半導体層、300…ゲート絶縁層、370…開口部、400…ゲート電極層、500…分離絶縁層、550…接合開口部、570…開口部、600…平坦化絶縁層、610…下部層間絶縁層、620…上部層間絶縁層、630…層間絶縁層、710…ソース電極層、712…p側電極層、720…ドレイン電極層、721…n側電極層、740…ゲート引き出し電極層、810…ゲート入力用配線、830…ドレイン出力用配線、860…低電源線、880…高電源線、900…ヘテロ接合部
図面
【図1】
0
【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【図7】
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【図8】
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【図9】
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【図10】
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【図11】
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【図12】
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【図13】
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【図14】
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【図15】
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【図16】
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【図17】
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【図18】
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【図19】
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【図20】
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【図21】
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【図22】
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【図23】
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【図24】
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【図25】
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【図26】
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【図27】
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【図28】
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【図29】
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【図30】
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【図34】
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【図35】
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【図36】
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【図37】
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【図41】
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【図42】
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【図44】
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【図49】
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【図58】
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【図68】
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【図69】
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【図70】
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【図71】
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【図72】
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【図73】
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【図74】
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【図76】
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【図77】
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【図78】
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【図79】
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【図80】
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【図81】
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【図82】
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【図83】
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【図84】
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【図85】
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【図86】
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【図87】
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【図88】
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【図89】
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