明細書 :個別昇圧回路、昇圧回路、及び電子機器

発行国	日本国特許庁(JP)
公報種別	特許公報(B1)
特許番号	特許第6664736号 (P6664736)
登録日	令和2年2月21日(2020.2.21)
発行日	令和2年3月13日(2020.3.13)
発明の名称または考案の名称	個別昇圧回路、昇圧回路、及び電子機器
国際特許分類	H02M   3/07        (2006.01)
ＦＩ	H02M 3/07
請求項の数または発明の数	21
全頁数	35
出願番号	特願2019-571749 (P2019-571749)
出願日	令和元年8月26日(2019.8.26)
国際出願番号	PCT/JP2019/033311
優先権出願番号	2018159617
優先日	平成30年8月28日(2018.8.28)
優先権主張国	日本国(JP)
審査請求日	令和元年12月25日(2019.12.25)
特許権者または実用新案権者	【識別番号】504157024 【氏名又は名称】国立大学法人東北大学
発明者または考案者	【氏名】吉田 慎哉 【氏名】中村 力
早期審査対象出願または早期審理対象出願	早期審査対象出願
個別代理人の代理人	【識別番号】110000626、【氏名又は名称】特許業務法人 英知国際特許事務所
審査官	【審査官】麻生 哲朗
参考文献・文献	特開２０１７－４１９２２（ＪＰ，Ａ） 特開２０１０－１４８２６３（ＪＰ，Ａ） 特開２００９－１３６１１２（ＪＰ，Ａ） 特開２０１８－２７０１４（ＪＰ，Ａ）
調査した分野	Ｈ０２Ｍ ３／０７
要約	微弱な電源電圧からより確実に目標となる電圧まで昇圧できる個別昇圧回路を提供することである。 第１クロック電圧がゲートに印加されて、オン、オフ動作を行う第１PMOSトランジスタと、前記第１クロック電圧と相反関係にある第２クロック電圧がゲートに印加されて、オン、オフ動作を行う第２PMOSトランジスタと、補助コンデンサと、昇圧コンデンサと、第１PMOSトランジスタがオフ状態で、第２PMOSトランジスタがオン状態となるときに、外部電源からの電源電圧によって第２PMOSトランジスタを通して補助コンデンサを充電させる補助充電回路２１１と、第１PMOSトランジスタがオン状態で、第２スイッチングトランジスタがオフ状態となるときに、補助コンデンサを介して前記第２クロック電圧によって第１PMOSトランジスタを通して昇圧コンデンサを充電させる昇圧充電回路２１２と、を有する構成となる。
特許請求の範囲	【請求項1】 高電圧値と該高電圧値より低い低電圧値との間で変化する第１クロック電圧に同期して動作し、前記第１クロック電圧が高電圧値のときオフ状態であって、前記第１クロック電圧が低電圧値のときにオン状態となる前記第１クロック電圧がゲートに印加する第１PMOSトランジスタと、 前記第１クロック電圧と相反関係にある第２クロック電圧に同期して動作し、前記第２クロック電圧が高電圧値のときにオフ状態であって、前記第２クロック電圧が低電圧値のときオン状態となる前記第２クロック電圧がゲートに印加する第２PMOSトランジスタと、 補助コンデンサと、 前記第１PMOSトランジスタがオフ状態で、前記第２PMOSトランジスタがオン状態となるときに、供給電圧によって前記第２PMOSトランジスタを通して前記補助コンデンサを充電させる補助充電回路と、 前記第１PMOSトランジスタがオン状態で、前記第２PMOSトランジスタがオフ状態となるときに、前記供給電圧によって充電された前記補助コンデンサを介し、前記第２クロック電圧に対応する電圧によって前記第１PMOSトランジスタを通して後段の回路に電圧を供給する昇圧充電回路と、を有する個別昇圧回路。 【請求項2】 前記第１PMOSトランジスタのソースが前記後段の回路に接続され、 前記第２PMOSトランジスタのソースが、前記補助コンデンサに接続されるとともに、前記第１PMOSトランジスタのドレインに接続され、 前記第２PMOSトランジスタのドレインが前記供給電圧の電源に接続され、 前記補助充電回路は、前記電源から前記第２PMOSトランジスタのドレインを通ってソースを抜けて前記補助コンデンサに至る回路を含み、 前記昇圧充電回路は、前記補助コンデンサから前記第１PMOSトランジスタのドレインを通ってソースを抜けて前記後段の回路に至る回路を含む、請求項１記載の個別昇圧回路。 【請求項3】 前記補助コンデンサを通して前記第２クロック電圧を前記第２PMOSトランジスタのゲートに印加させる回路を有する、請求項２記載の個別昇圧回路。 【請求項4】 第１基準クロック電圧から前記第１PMOSトランジスタのゲートに前記第１クロック電圧として印加されるクロック電圧を生成する第１クロックバッファ回路と、 前記第１基準クロック電圧と相反関係にある第２基準クロック電圧から前記第２PMOSトランジスタのゲートに前記第２クロック電圧として印加されるクロック電圧を生成する第２クロックバッファ回路と、を有する請求項２記載の個別昇圧回路。 【請求項5】 第１PMOSトランジスタと、 第２PMOSトランジスタと、 補助コンデンサと、 後段の回路と、 を備え、 前記第１PMOSトランジスタのソースが前記後段の回路に接続され、 前記第２PMOSトランジスタのゲート及びソースが、前記補助コンデンサに接続されるとともに、前記第１PMOSトランジスタのドレインに接続され、 前記第２PMOSトランジスタのドレインは供給電圧の電源に接続され、 前記第１PMOSトランジスタのゲートと、前記補助コンデンサとは、相反関係にある第１クロック電圧及び第２クロック電圧にそれぞれ接続される、 個別昇圧回路。 【請求項6】 前記第１PMOSトランジスタのｐ型基板内のｎウェルが、前記後段の回路に接続され、 前記第２PMOSトランジスタのｐ型基板のｎウェルが、前記補助コンデンサに接続される、請求項５記載の個別昇圧回路。 【請求項7】 高電圧値と該高電圧値より低い低電圧値との間で変化する第１クロック電圧に同期して動作し、前記第１クロック電圧が高電圧値のときにオフ状態であって、前記第１クロック電圧が低電圧値のときにオン状態となる、第１スイッチングトランジスタ及び第４スイッチングトランジスタと、 前記第１クロック電圧と相反関係にある第２クロック電圧に同期して動作し、前記第２クロック電圧が高電圧値のときにオフ状態であって、前記第２クロック電圧が低電圧値のときにオン状態となる、第２スイッチングトランジスタ及び第３スイッチングトランジスタと、 第１補助コンデンサと、 第２補助コンデンサと、 前記第２スイッチングトランジスタがオフ状態で、前記第４スイッチングトランジスタがオン状態となるときに、供給電圧によって前記第４スイッチングトランジスタを通して前記第１補助コンデンサを充電させる第１補助充電回路と、 前記第２スイッチングトランジスタがオン状態で、前記第４スイッチングトランジスタがオフ状態となるときに、前記供給電圧によって充電された前記第１補助コンデンサを介し、前記第１クロック電圧に対応する電圧によって前記第２スイッチングトランジスタを通して後段の回路に電圧を供給する第１昇圧充電回路と、 第１スイッチングトランジスタがオフ状態で、前記第３スイッチングトランジスタがオン状態となるときに、前記供給電圧によって前記第３スイッチングトランジスタを通して前記第２補助コンデンサを充電させる第２補助充電回路と、 前記第１スイッチングトランジスタがオン状態で、前記第３スイッチングトランジスタがオフ状態となるときに、前記供給電圧によって充電された前記第２補助コンデンサを介し、前記第２クロック電圧に対応する電圧によって前記第１スイッチングトランジスタを通して前記後段の回路に電圧を供給する第２昇圧充電回路と、を有する個別昇圧回路。 【請求項8】 前記第１スイッチングトランジスタは、前記第１クロック電圧がゲートに印加する第１PMOSトランジスタであり、前記第２スイッチングトランジスタは、前記第２クロック電圧がゲートに印加する第２PMOSトランジスタであり、前記第３スイッチングトランジスタは、前記第２クロック電圧がゲートに印加する第３PMOSトランジスタであり、前記第４スイッチングトランジスタは、前記第１クロック電圧がゲートに印加する第４PMOSトランジスタである、請求項７記載の個別昇圧回路。 【請求項9】 前記第１PMOSトランジスタのソースが後段の回路に接続され、 前記第２PMOSトランジスタのソースが前記後段の回路に接続され、 前記第３PMOSトランジスタのソースが、前記第２補助コンデンサに接続されるとともに、前記第１PMOSトランジスタのドレインに接続され、 前記第４PMOSトランジスタのソースが、前記第１補助コンデンサに接続されるとともに、前記第２PMOSトランジスタのドレインに接続され、 前記第１補助充電回路は、前記供給電圧の電源から前記第４PMOSトランジスタのドレインを通ってソースを抜けて前記第１補助コンデンサに至る回路を含み、 前記第２補助充電回路は、前記電源から前記第３PMOSトランジスタのドレインを通ってソースを抜けて前記第２補助コンデンサに至る回路を含み、 前記第１昇圧充電回路は、前記第１補助コンデンサから、前記第２PMOSトランジスタのドレインを通ってソースを抜けて前記後段の回路に至る回路を含み、 前記第２昇圧充電回路は、前記第２補助コンデンサから、前記第１PMOSトランジスタのドレインを通ってソースを抜けて前記後段の回路に至る回路を含む、請求項８記載の個別昇圧回路。 【請求項10】 前記第１補助コンデンサを通して前記第１クロック電圧を前記第１PMOSトランジスタのゲート及び前記第４PMOSトランジスタのゲートに印加させる回路を有する、請求項８または９記載の個別昇圧回路。 【請求項11】 前記第２補助コンデンサを通して前記第２クロック電圧を前記第２PMOSトランジスタのゲート及び前記第３PMOSトランジスタのゲートに印加させる回路を有する、請求項８乃至１０のいずれかに記載の個別昇圧回路。 【請求項12】 第１基準クロック電圧から前記第１PMOSトランジスタのゲートに前記第１クロック電圧として印加されるクロック電圧を生成する第１クロックバッファ回路と、 前記第１基準クロック電圧から前記第３PMOSトランジスタのゲートに前記第２クロック電圧として印加されるクロック電圧を生成する第２クロックバッファ回路と、 前記第１基準クロック電圧と相反関係にある第２基準クロック電圧から前記第２PMOSトランジスタのゲートに前記第２クロック電圧として印加されるクロック電圧を生成する第３クロックバッファ回路と、 前記第２基準クロック電圧から前記第４PMOSトランジスタのゲートに前記第１クロック電圧として印加されるクロック電圧を生成する第４クロックバッファ回路と、を有する請求項８または９記載の個別昇圧回路。 【請求項13】 前記第１昇圧充電回路は、前記供給電圧によって充電された前記第１補助コンデンサを介し、前記第１基準クロック電圧によって前記第２PMOSトランジスタを通して前記後段の回路に電圧を供給する回路を含む、請求項１２記載の個別昇圧回路。 【請求項14】 前記第２昇圧充電回路は、前記供給電圧によって充電された前記第２補助コンデンサを介し、前記第２基準クロック電圧によって前記第１PMOSトランジスタを通して前記後段の回路に電圧を供給する回路を含む、請求項１２または１３記載の個別昇圧回路。 【請求項15】 第１PMOSトランジスタと、 第２PMOSトランジスタと、 第３PMOSトランジスタと、 第４PMOSトランジスタと、 第１補助コンデンサと、 第２補助コンデンサと、 を備え、 前記第１PMOSトランジスタのソースが後段の回路に接続され、 前記第２PMOSトランジスタのソースが前記後段の回路に接続され、 前記第３PMOSトランジスタのゲート及びソースが、前記第２PMOSトランジスタのゲート及び前記第２補助コンデンサに接続されるとともに、前記第１PMOSトランジスタのドレインに接続され、 前記第４PMOSトランジスタのソースが、前記第１PMOSトランジスタのゲート及び第１補助コンデンサに接続されるとともに、前記第２PMOSトランジスタのドレインに接続され、 前記第３PMOSトランジスタのドレイン及び前記第４PMOSトランジスタのドレインは供給電圧の電源に接続され、 前記第１補助コンデンサ及び前記第２補助コンデンサは、相反関係にある第１クロック電圧及び第２クロック電圧にそれぞれ接続される、個別昇圧回路。 【請求項16】 前記第１PMOSトランジスタのｐ型基板のｎウェルは、前記後段の回路に接続され、 前記第２PMOSトランジスタのｐ型基板のｎウェルは、前記後段の回路に接続され、 前記第３PMOSトランジスタのｐ型基板のｎウェルは、前記第２補助コンデンサに接続され、 前記第４PMOSトランジスタのｐ型基板のｎウェルは、前記第１補助コンデンサに接続される、請求項１５記載の個別昇圧回路。 【請求項17】 直列的に接続される複数段の個別昇圧回路を有する昇圧回路であって、 前記複数段の個別昇圧回路のそれぞれは、請求項１乃至６のいずれかに記載の個別昇圧回路を含み、 初段の個別昇圧回路は、外部電源の電源電圧が前記供給電圧として入力し、初段以外の各段の個別昇圧回路は、前段の前記個別昇圧回路における前記後段の回路に電圧を前記供給電圧として入力する、昇圧回路。 【請求項18】 前記複数段の個別昇圧回路のそれぞれは、請求項４記載の個別昇圧回路を含み、 初段以外の各段の個別昇圧回路の前記第１クロックバッファ回路は、前段の個別昇圧回路における前記第１クロックバッファ回路からのクロック電圧を前記第１基準クロック電圧として入力し、 初段以外の各段の個別昇圧回路の前記第２クロックバッファ回路は、前段の個別昇圧回路における前記第２クロックバッファ回路からのクロック電圧を前記第２基準クロック電圧として入力する、請求項１７記載の昇圧回路。 【請求項19】 直列的に接続される複数段の個別昇圧回路を有する昇圧回路であって、 前記複数段の個別昇圧回路のそれぞれは、請求項７乃至１６のいずれかに記載の個別昇圧回路を含み、 初段の個別昇圧回路は、外部電源の電源電圧を前記供給電圧として入力し、初段以外の各段の個別昇圧回路は、前段の前記個別昇圧回路における前記後段の回路に充電された電圧を前記供給電圧として入力する、昇圧回路。 【請求項20】 前記複数段の個別昇圧回路のそれぞれは、請求項１２乃至１４のいずれかに記載の個別昇圧回路を含み、 初段以外の各段の個別昇圧回路の前記第１クロックバッファ回路及び前記第２クロックバッファ回路は、前段の個別昇圧回路における前記第１クロックバッファ回路からのクロック電圧を、前記第１基準クロック電圧として入力し、 初段以外の各段の個別昇圧回路の前記第３クロックバッファ回路及び前記第４クロックバッファ回路は、前段の個別昇圧回路における前記第３クロックバッファ回路からのクロック電圧を第２基準クロック電圧として入力する、請求項１９記載の昇圧回路。 【請求項21】 請求項１乃至１６のいずれかに記載の個別昇圧回路を含む昇圧回路、または、請求項１７乃至２０のいずれかに記載の昇圧回路と、 前記昇圧回路からの電圧供給により動作する動作回路と、を有する電子機器。
発明の詳細な説明	【技術分野】 【0001】 本発明は、個別昇圧回路、その個別昇圧回路を用いた昇圧回路、及びその昇圧回路を搭載した電子機器に関する。 【背景技術】 【0002】 特許文献１には、種々のタイプのチャージポンプ回路（昇圧回路）が開示されている。これらいずれのタイプのチャージポンプ回路も、複数段の個別昇圧回路が直列的に接続された構成となっている。このようなチャージポンプ回路では、各段の個別昇圧回路における一又は複数のスイッチングトランジスタ（電荷転送スイッチ）のクロック電圧によるオン、オフ動作により、ポンプコンデンサ（昇圧コンデンサ）への充電と、そのポンプコンデンサの充電電圧のクロック電圧による昇圧、更に、昇圧後の電圧の前記ポンプコンデンサから次段の昇圧回路への転送とが順次繰り返し行われる。これにより、各段の個別昇圧回路におけるポンプコンデンサでの充電電圧が、当該チャージポンプ回路に対する入力電圧VINから順次後段にいくほど上昇していき、最終段の個別昇圧回路では、そのポンプコンデンサには前記入力電圧VINより高い電圧が蓄積（蓄電）される。そして、このようなチャージポンプ回路（昇圧回路）を搭載した電子機器では、最終段の個別昇圧回路におけるポンプコンデンサの充電電圧を電源電圧として利用することができる。 【0003】 このようなチャージポンプ回路（昇圧回路）によれば、コイル等を用いることなく昇圧が可能であるので、一般的に小型化することが可能であり、その結果、電子機器の小型化に寄与することができる。 【先行技術文献】 【0004】 【特許文献1】特開２０１５－１２６５９５号公報 【発明の概要】 【発明が解決しようとする課題】 【0005】 ところで、人などの動物の体内に入れて動作させる小型電子機器（飲み込み型デバイス）が提案されている（例えば、特表２０１０－５０８２９３号公報参照）。また、このような小型電子機器の電源として、例えば、胃液（胃酸）を電解液として２つの電極を備えたボルダ電池（以下、胃酸電池という）を用いることも提案されている（例えば、特開２０１７－１２０６８４号公報参照）。そして、胃酸電池の出力電圧が微弱（例えば、１．３V）であるので、比較的高い電圧で動作する動作回路を含む前記小型機器では、その動作電圧に適した大きさの電源電圧（例えば、３V～６V）を得るために、前述したチャージポンプ回路（昇圧回路）を用いて前記胃酸電池で発生される電圧を昇圧することが考えられる。 【0006】 また、前記胃酸電池を搭載した電子機器を胃内だけではなく、電解液となる胃酸が存在しない他の器官内、例えば、腸内でも動作させることが考えられる。このような場合、更に、チャージポンプ回路（昇圧回路）の昇圧により得られた電圧をコンデンサに蓄積（蓄電）させておく必要がある。このため、電子機器が胃内に存在している間に、胃酸電池で発生する電圧をできるだけ早く目標の電圧まで昇圧させて、その昇圧で得られた電圧をコンデンサに蓄積（蓄電）させることが重要である。 【0007】 上述したように、複数段の個別昇圧回路から構成される昇圧回路（チャージポンプ回路）を人などの動物の体内に入れて動作させる小型電子機器（飲み込み型デバイス）に搭載させることを想定すると、昇圧回路自体が小型化され得ること、及び昇圧回路を構成する複数段の個別昇圧回路のそれぞれにおいて確実に目標の電圧まで昇圧できることが重要である。 【0008】 本発明は、上述したような事情に鑑みてなされたもので、微弱な電源電圧からより確実に目標となる電圧まで昇圧できる個別昇圧回路を提供するものである。 【0009】 また、本発明は、前記個別昇圧回路を複数個用いて、小型化され得るとともに、微弱な電源電圧からより確実に最終目標となる出力電圧を得ることのできる昇圧回路を提供するものである。 【0010】 また、本発明は、上記昇圧回路を搭載して、確実に動作し得る電子機器を提供するものである。 【課題を解決するための手段】 【0011】 本発明に係る個別昇圧回路は、高電圧値と該高電圧値より低い低電圧値との間で変化する第１クロック電圧に同期して動作し、前記第１クロック電圧が高電圧値のときオフ状態であって、前記第１クロック電圧が低電圧値のときにオン状態となる第１スイッチングトランジスタと、前記第１クロック電圧と相反関係にある第２クロック電圧に同期して動作し、前記第２クロック電圧が高電圧値のときにオフ状態であって、前記第２クロック電圧が低電圧値のときオン状態となる第２スイッチングトランジスタと、補助コンデンサと、前記第１スイッチングトランジスタがオフ状態で、前記第２スイッチングトランジスタがオン状態となるときに、供給電圧によって前記第２スイッチングトランジスタを通して前記補助コンデンサを充電させる補助充電回路と、前記第１スイッチングトランジスタがオン状態で、前記第２スイッチングトランジスタがオフ状態となるときに、前記供給電圧によって充電された前記補助コンデンサを介し、前記第２クロック電圧に対応する電圧によって前記第１スイッチングトランジスタを通して後段の回路に電圧を供給する昇圧充電回路と、を有する構成となる。 【0012】 このような構成により、第１クロック電圧が高電圧値であって、第２クロック電圧が低電圧値であると、第１スイッチングトランジスタがオフ状態で、第２スイッチングトランジスタがオン状態になる。この状態では、補助充電回路により、オン状態の前記第２スイッチングトランジスタを通した供給電圧による前記補助コンデンサへの充電が行われる。一方、第１クロック電圧が低電圧値であって、第２クロック電圧が高電圧値であると、第１スイッチングトランジスタがオン状態で、第２スイッチングトランジスタがオフ状態になる。この状態では、昇圧充電回路により、オン状態の前記第１スイッチングトランジスタを通した、前記供給電圧により既に充電された前記補助コンデンサを介した前記第２クロック電圧（高電圧値）に対応する電圧による前記後段の回路への電圧供給が行われる。 【0013】 そして、相反関係にある第１クロック電圧及び第２クロック電圧のそれぞれが高電圧値と低電圧値とを繰り返す過程で、第１スイッチングトランジスタの上述したオン、オフ動作、及びそのオン、オフ動作に相反した、第２スイッチングトランジスタのオフ、オンの動作により、補助コンデンサへの供給電圧と、その充電された補助コンデンサを通した第２クロック電圧（高電圧値）に対応した電圧による後段の回路への電圧供給とが、交互に繰り返し行われる。それにより、後段の回路に昇圧コンデンサが接続されていれば、その充電電圧が徐々に上昇していく（昇圧）。 【0014】 昇圧充電回路が昇圧コンデンサを充電させるための第２クロック電圧に対応する電圧は、第２クロック電圧（高電圧値）そのものであっても、第２クロック電圧そのものではなく、昇圧コンデンサへの充電タイミングにおいて第２クロック電圧の高電圧値に対応する電圧値を提供する他のクロック電圧であってもよい。 【0015】 本発明に係る個別昇圧回路において、前記第１スイッチングトランジスタは、前記第１クロック電圧がゲートに印加する第１PMOSトランジスタであり、前記第２スイッチングトランジスタは、前記第２クロック電圧がゲートに印加する第２PMOSトランジスタである、構成とすることができる。 【0016】 相補型MOS（CMOS）の汎用の作製技術では、ｐ型基板上に回路が作製されるが、NMOSトランジスタで構成する場合、基板効果は不可避であるが、このような構成により、第１スイッチングトランジスタ及び第２スイッチングトランジスタのそれぞれが、ｐ型基板内のｎウェル上に形成されるPMOSトランジスタであるので、基板効果を抑制することができ、微弱なクロック電圧であっても確実にオン、オフ動作することができる。また、PMOSトランジスタでのみ構成するので、プロセスコストの上昇なしに、基板効果影響を受けない回路を構成することができる点でも有利である。 基板効果の抑制は、特に、飲み込み型デバイス等の小型電子機器においては、微小なクロック電圧で制御する必要があるため、重要である。 【0017】 本発明に係る個別昇圧回路は、前記第１PMOSトランジスタのソースが前記後段の回路に接続され、前記第２PMOSトランジスタのソースが、前記補助コンデンサに接続されるとともに、前記第１PMOSトランジスタのドレインに接続され、前記第２PMOSトランジスタのドレインが前記供給電圧の電源に接続され、前記補助充電回路は、前記電源から前記第２PMOSトランジスタのドレインを通ってソースを抜けて前記補助コンデンサに至る回路を含み、前記昇圧充電回路は、前記補助コンデンサから前記第１PMOSトランジスタのドレインを通ってソースを抜けて前記後段の回路に至る回路を含む、構成とすることができる。 【0018】 このような構成により、第１クロック電圧が高電圧値で、第１PMOSトランジスタがオフ状態であって、第２クロック電圧が低電圧値で、第２PMOSトランジスタがオン状態であると、供給電圧の電源から第２PMOSトランジスタのドレインを通ってソースに抜けて補助コンデンサに至る回路（補助充電回路）により、供給電圧による第２PMOSトランジスタを通した前記補助コンデンサへの充電が行われる。一方、第１クロック電圧が低電圧値で、第１PMOSトランジスタがオン状態であって、第２クロック電圧が高電圧値で、第２PMOSトランジスタがオフ状態であると、前記補助コンデンサから前記第１PMOSトランジスタのドレインを通ってソースを抜けて前記後段回路、例えば昇圧コンデンサに至る回路（昇圧充電回路）により、第１PMOSトランジスタを通した、既に充電されている補助コンデンサを介した前記第２クロック電圧（高電圧値）に対応する電圧による昇圧コンデンサへの充電が行われる。 【0019】 本発明に係る個別昇圧回路において、前記補助コンデンサを通して前記第２クロック電圧を前記第２PMOSトランジスタのゲートに印加させる回路を有する、構成とすることができる。 【0020】 このような構成により、補助コンデンサを介して、第２クロック電圧による第２PMOSトランジスタのオン、オフ動作と、第２クロック電圧（高電圧値）による昇圧コンデンサへの第１PMOSトランジスタを通した充電との双方を行うことができる。 【0021】 本発明に係る個別昇圧回路において、第１基準クロック電圧から前記第１PMOSトランジスタのゲートに前記第１クロック電圧として印加されるクロック電圧を生成する第１クロックバッファ回路と、前記第１基準クロック電圧と相反関係にある第２基準クロック電圧から前記第２PMOSトランジスタのゲートに前記第２クロック電圧として印加されるクロック電圧を生成する第２クロックバッファ回路と、を有する構成とすることができる。 【0022】 このような構成により、第１基準クロック電圧から第１クロックバッファ回路により第１クロック電圧として生成されるクロック電圧が増強されることによって第１PMOSトランジスタを確実にオン、オフ動作させるとともに、第１基準クロック電圧と相反関係にある第２基準クロック電圧から第２クロックバッファ回路により第２クロック電圧として生成されるクロック電圧が増強されることによって第２PMOSトランジスタを確実にオン、オフ動作させることができる。その結果、電源電圧からの確実な昇圧が可能になる。 【0023】 本発明に係る個別昇圧回路は、別の観点から、第１PMOSトランジスタと、第２PMOSトランジスタと、補助コンデンサと、後段の回路と、を備え、前記第１PMOSトランジスタのソースが前記後段の回路に接続され、前記第２PMOSトランジスタのゲート及びソースが、前記第２補助コンデンサに接続されるとともに、前記第１PMOSトランジスタのドレインに接続され、前記第２PMOSトランジスタのドレインは供給電圧の電源に接続され、前記第１PMOSトランジスタのゲートと、前記補助コンデンサとは、相反関係にある第１クロック電圧及び第２クロック電圧にそれぞれ接続される、構成となる。 【0024】 このような構成により、上述した基板効果を抑制し、昇圧が可能な個別昇圧回路を得ることができる。 【0025】 本発明に係る個別昇圧回路において、前記第１PMOSトランジスタのｐ型基板内のｎウェルが、前記後段の回路に接続され、前記第２PMOSトランジスタのｐ型基板内のｎウェルが、前記コンデンサに接続される、構成とすることが望ましい。 【0026】 このような構成により、各々のPMOSトランジスタのｐ型基板内のｎウェルは、回路中のユニット内において、最も高い電位となる位置に接続されることになる。このように接続することにより、ジャンクションリークをなくし、スイッチングトランジスタとしてのPMOSトランジスタの動作を確実に行うことができる。 【0027】 本発明に係る個別昇圧回路は、高電圧値と該高電圧値より低い低電圧値との間で変化する第１クロック電圧に同期して動作し、前記第１クロック電圧が高電圧値のときにオフ状態であって、前記第１クロック電圧が低電圧値のときにオン状態となる、第１スイッチングトランジスタ及び第４スイッチングトランジスタと、前記第１クロック電圧と相反関係にある第２クロック電圧に同期して動作し、前記第２クロック電圧が高電圧値のときにオフ状態であって、前記第２クロック電圧が低電圧値のときにオン状態となる、第２スイッチングトランジスタ及び第３スイッチングトランジスタと、第１補助コンデンサと、第２補助コンデンサと、前記第２スイッチングトランジスタがオフ状態で、前記第４スイッチングトランジスタがオン状態となるときに、供給電圧によって前記第４スイッチングトランジスタを通して前記第１補助コンデンサを充電させる第１補助充電回路と、前記第２スイッチングトランジスタがオン状態で、前記第４スイッチングトランジスタがオフ状態となるときに、前記供給電圧によって充電された前記第１補助コンデンサを介し、前記第１クロック電圧に対応する電圧によって前記第２スイッチングトランジスタを通して後段の回路に電圧を供給する第１昇圧充電回路と、第１スイッチングトランジスタがオフ状態で、前記第３スイッチングトランジスタがオン状態となるときに、前記供給電圧によって前記第３スイッチングトランジスタを通して前記第２補助コンデンサを充電させる第２補助充電回路と、前記第１スイッチングトランジスタがオン状態で、前記第３スイッチングトランジスタがオフ状態となるときに、前記供給電圧によって充電された前記第２補助コンデンサを介し、前記第２クロック電圧に対応する電圧によって前記第１スイッチングトランジスタを通して前記後段の回路に電圧を供給する第２昇圧充電回路と、を有する構成となる。 【0028】 このような構成により、第１クロック電圧が高電圧値であって、該第１クロック電圧と相反関係にある第２クロック電圧が低電圧値であると、第１スイッチングトランジスタ及び第４スイッチングトランジスタがオフ状態で、第２スイッチングトランジスタ及び第３スイッチングトランジスタがオン状態となる。この状態では、第２補助充電回路により、オン状態の第３スイッチングトランジスタを通した、供給電圧による第２補助コンデンサへの充電が行われる。また、同時に、第１昇圧充電回路により、オン状態の第２スイッチングトランジスタを通した、すでに充電されている第１補助コンデンサを介した前記第１クロック電圧（高電圧値）に対応した電圧による後段の回路への電圧供給が行われる。 【0029】 一方、第１クロック電圧が低電圧値であって第２クロック電圧値が高電圧値であると、第１スイッチングトランジスタ及び第４スイッチングトランジスタがオン状態で、第２スイッチングトランジスタ及び第３スイッチングトランジスタがオフ状態となる。この状態では、第１補助充電回路により、前記後段の回路のために放電された第１補助コンデンサに対する、オン状態の第４スイッチングトランジスタを通した、供給電圧による充電が行われる。また、同時に、第２昇圧充電回路により、オン状態の第１スイッチングトランジスタを通した、前記供給電圧により既に充電された前記第２補助コンデンサを介した前記第２クロック電圧（高電圧値）に対応した電圧による後段の回路への電圧供給が行われる。 【0030】 上述したように、相反関係にある第１クロック電圧及び第２クロック電圧のそれぞれが高電圧値と低電圧値とを繰り返す過程で、第１スイッチングトランジスタ及び第４スイッチングトランジスタのオン、オフの動作、及び、それらのオン、オフ動作に相反した、第２スイッチングトランジスタ及び第３スイッチングトランジスタのオフ、オン動作が行われる。それら第１スイッチングトランジスタ～第４スイッチングトランジスタのオン、オフ動作により、第２補助コンデンサへの供給電圧による充電、及び充電されている第１補助コンデンサを通した第１クロック電圧（高電圧値）に対応した電圧による後段の回路への電圧供給と、放電された前記第１補助コンデンサへの供給電圧による充電、及び前記充電されている第２補助コンデンサを通した第２クロック電圧（高電圧値）に対応した電圧による後段の回路への電圧供給とが、交互に繰り返し行われる。それにより、後段の回路に昇圧コンデンサが接続されている場合には、その充電電圧が徐々に上昇していく（昇圧）。特に、供給電圧により交互に充電される第１補助コンデンサ及び第２補助コンデンサのいずれか一方の補助コンデンサへの充電が行われているときに、充電が完了している他方の補助コンデンサからの昇圧コンデンサへの充電が行われるので、昇圧コンデンサの充電電圧を効率的に上昇（昇圧）させることができる。 【0031】 第１昇圧充電回路が後段の回路に電圧を供給するための第１クロック電圧に対応する電圧は、第１クロック電圧（高電圧値）そのものであっても、第１クロック電圧そのものではなく、後段の回路への電圧供給タイミングにおいて第１クロック電圧の高電圧値に対応する電圧値を提供する他のクロック電圧であってもよい。また、第２昇圧充電回路が後段の回路への電圧供給を行うための第２クロック電圧に対応する電圧についても同様である。 【0032】 本発明に係る個別昇圧回路において、前記第１スイッチングトランジスタは、前記第１クロック電圧がゲートに印加する第１PMOSトランジスタであり、前記第２スイッチングトランジスタは、前記第２クロック電圧がゲートに印加する第２PMOSトランジスタであり、前記第３スイッチングトランジスタは、前記第２クロック電圧がゲートに印加する第３PMOSトランジスタであり、前記第４スイッチングトランジスタは、前記第１クロック電圧がゲートに印加する第４PMOSトランジスタである、構成とすることができる。 【0033】 このような構成により、第１スイッチングトランジスタ、第２スイッチングトランジスタ、第３スイッチングトランジスタ及び第４スイッチングトランジスタのそれぞれが、ｐ型基板内のｎウェルに形成されるPMOSトランジスタであるので、上述したように、基板効果を抑制することができ、微弱なクロック電圧であっても確実にオン、オフ動作することができる。 【0034】 本発明に係る個別昇圧回路において、前記第１PMOSトランジスタのソースが後段の回路に接続され、前記第２PMOSトランジスタのソースが前記後段の回路に接続され、前記第３PMOSトランジスタのソースが、前記第２補助コンデンサに接続されるとともに、前記第１PMOSトランジスタのドレインに接続され、前記第４PMOSトランジスタのソースが、前記第１補助コンデンサに接続されるとともに、前記第２PMOSトランジスタのドレインに接続され、前記第１補助充電回路は、前記供給電圧の電源から前記第４PMOSトランジスタのドレインを通ってソースを抜けて前記第１補助コンデンサに至る回路を含み、前記第２補助充電回路は、前記電源から前記第３PMOSトランジスタのドレインを通ってソースを抜けて前記第２補助コンデンサに至る回路を含み、前記第１昇圧充電回路は、前記第１補助コンデンサから、前記第２PMOSトランジスタのドレインを通ってソースを抜けて前記後段の回路に至る回路を含み、前記第２昇圧充電回路は、前記第２補助コンデンサから、前記第１PMOSトランジスタのドレインを通ってソースを抜けて前記後段の回路に至る回路を含む、構成とすることができる。 【0035】 このような構成により、第１クロック電圧が高電圧値で、第１PMOSトランジスタ及び第４PMOSトランジスタがオフ状態であって、第２クロック電圧が低電圧値で、第２PMOSトランジスタ及び第３PMOSトランジスタがオン状態であると、供給電圧の電源から第３PMOSトランジスタのドレインを通ってソースを抜けて第２補助コンデンサに至る回路（第２補助充電回路）により、供給電圧による第３PMOSトランジスタを通した第２補助コンデンサへの充電が行われる。また、同時に、第１補助コンデンサから第２PMOSトランジスタのドレインを通ってソースを抜けて後段の回路に至る回路（第１昇圧充電回路）によって、第２PMOSトランジスタを通した、既に充電されている第１補助コンデンサを介した第１クロック電圧（高電圧値）に対応する電圧による後段の回路への電圧供給が行われる。 【0036】 一方、第１クロック電圧が低電圧値で、第１PMOSトランジスタ及び第４PMOSトランジスタがオン状態であって、第２クロック電圧が高電圧値で、第２PMOSトランジスタ及び第３PMOSトランジスタがオフ状態であると、供給電圧の電源から前記第４PMOSトランジスタのドレインを通ってソースを抜けて前記第１補助コンデンサに至る回路（第１補助充電回路）により、前記後段の回路への電圧供給のために放電された第１補助コンデンサに対する、第４PMOSトランジスタを通した、前記供給電圧による充電が行われる。また、同時に、前記第２補助コンデンサから、第１PMOSトランジスタのドレインを通ってソースを抜けて前記昇圧コンデンサに至る回路（第２昇圧充電回路）により、第１PMOSトランジスタを通した、前記供給電圧により既に充電された前記第２補助コンデンサを介した前記第２クロック電圧（高電圧値）に対応する電圧による後段の回路への電圧供給が行われる。 【0037】 本発明に係る個別昇圧回路において、前記第１補助コンデンサを通して前記第１クロック電圧を前記第１PMOSトランジスタのゲート及び前記第４PMOSトランジスタのゲートに印加させる回路を有する、構成とすることができる。 【0038】 このような構成により、第１補助コンデンサを介して、第１クロック電圧による第１PMOSトランジスタ及び第４PMOSトランジスタのオン、オフ駆動と、第１クロック電圧（高電圧値）による後段の回路への第２PMOSトランジスタを通した電圧供給との双方を行うことができる。 【0039】 本発明に係る個別昇圧回路において、前記第２補助コンデンサを通して前記第２クロック電圧を前記第２PMOSトランジスタのゲート及び前記第３PMOSトランジスタのゲートに印加させる回路を有する、構成とすることができる。 【0040】 このような構成により、第２補助コンデンサを介して、第２クロック電圧による第２PMOSトランジスタ及び第３PMOSトランジスタのオン、オフ駆動と、第２クロック電圧（高電圧値）による後段の回路への第１PMOSトランジスタを通した電圧供給との双方を行うことができる。 【0041】 本発明に係る個別昇圧回路において、第１基準クロック電圧から前記第１PMOSトランジスタのゲートに前記第１クロック電圧として印加されるクロック電圧を生成する第１クロックバッファ回路と、前記第１基準クロック電圧から前記第３PMOSトランジスタのゲートに前記第２クロック電圧として印加されるクロック電圧を生成する第２クロックバッファ回路と、前記第１基準クロック電圧と相反関係にある第２基準クロック電圧から前記第２PMOSトランジスタのゲートに前記第２クロック電圧として印加されるクロック電圧を生成する第３クロックバッファ回路と、前記第２基準クロック電圧から前記第４PMOSトランジスタのゲートに前記第１クロック電圧として印加されるクロック電圧を生成する第４クロックバッファ回路と、を有する構成とすることができる。 【0042】 このような構成により、第１基準クロック電圧から第１クロックバッファ回路及び第２クロックバッファ回路によって生成される相反関係にある第１クロック電圧及び第２クロック電圧としての２つのクロック電圧によって、第１PMOSトランジスタ及び第３PMOSトランジスタを確実にオン、オフ駆動させることができる。また、前記第１基準クロック電圧と相反関係にある第２基準クロック電圧から第３クロックバッファ回路及び第４クロックバッファ回路によって生成される相反関係にある第１クロック電圧及び第２クロック電圧としての２つのクロック電圧によって、第２PMOSトランジスタ及び第４PMOSトランジスタを確実にオン、オフ駆動させることができる。その結果、供給電圧からの確実な昇圧が可能になる。 【0043】 本発明に係る個別昇圧回路において、前記第１昇圧充電回路は、前記供給電圧によって充電された前記第１補助コンデンサを介し、前記第１基準クロック電圧によって前記第２PMOSトランジスタを通して前記後段の回路に電圧を供給する回路を含む、構成とすることができる。 【0044】 このような構成により、第１補助コンデンサを介して、第１クロック電圧に対応した電圧としての前記第１基準クロック電圧（高電圧値）による後段の回路への第２PMOSトランジスタを通した電圧供給が行われる。 【0045】 本発明に係る昇圧回路において、前記第２昇圧充電回路は、前記供給電圧によって充電された前記第２補助コンデンサを介し、前記第２基準クロック電圧によって前記第１PMOSトランジスタを通して前記後段の回路に電圧供給する回路を含む、構成とすることができる。 【0046】 このような構成により、第２補助コンデンサを介して、第２クロック電圧に対応した電圧としての前記第２基準クロック電圧（高電圧値）による後段の回路への第１PMOSトランジスタを通した電圧供給との双方を行うことができる。 【0047】 本発明に係る昇圧回路は、別の観点から、第１PMOSトランジスタと、第２PMOSトランジスタと、第３PMOSトランジスタと、第４PMOSトランジスタと、第１補助コンデンサと、第２補助コンデンサと、を備え、前記第１PMOSトランジスタのソースが後段の回路に接続され、前記第２PMOSトランジスタのソースが前記後段の回路に接続され、前記第３PMOSトランジスタのゲート及びソースが、前記第２PMOSトランジスタのゲート及び前記第２補助コンデンサに接続されるとともに、前記第１PMOSトランジスタのドレインに接続され、前記第４PMOSトランジスタのソースが、前記第１PMOSトランジスタのゲート及び第１補助コンデンサに接続されるとともに、前記第２PMOSトランジスタのドレインに接続され、前記第３PMOSトランジスタのドレイン及び前記第４PMOSトランジスタのドレインは供給電圧の電源に接続され、前記第１補助コンデンサ及び前記第２補助コンデンサは、相反関係にある第１クロック電圧及び第２クロック電圧にそれぞれ接続される、構成となる。 【0048】 このような構成により、上述した基板効果を抑制し、昇圧が可能な昇圧回路を得ることができる。 【0049】 本発明に係る個別昇圧回路において、前記第１PMOSトランジスタのｐ型基板内のｎウェルは、前記後段の回路に接続され、前記第２PMOSトランジスタのｐ型基板内のｎウェルは、前記後段の回路に接続され、前記第３PMOSトランジスタのｐ型基板内のｎウェルは、前記第２補助コンデンサに接続され、前記第４PMOSトランジスタのｐ型基板内のｎウェルは、前記第１補助コンデンサに接続される、構成とすることが望ましい。 【0050】 このような構成により、各々のPMOSトランジスタのｐ型基板内のｎウェルは、回路中のユニット内において、最も高い電位となる位置に接続されることになる。このように接続することにより、ジャンクションリークをなくし、スイッチングトランジスタとしてのPMOSトランジスタの動作を確実に行うことができる。 【0051】 本発明に係る昇圧回路は、直列的に接続される複数段の個別昇圧回路を有する昇圧回路であって、前記複数段の個別昇圧回路のそれぞれは、前述した２つのスイッチングトランジスタ（第１スイッチングトランジスタ、第２スイッチングトランジスタ）を備えているいずれかの個別昇圧回路を含み、初段は外部電源の電源電圧を前記供給電圧として入力し、初段以外の各段の個別昇圧回路は、前段の前記個別昇圧回路における前記後段の回路に充電された電圧を前記供給電圧として入力する、構成となる。 【0052】 このような構成によれば、各段の個別昇圧回路における後段の回路に、例えば昇圧コンデンサを設けると、そこに充電保持される電圧を外部電源の電源電圧から徐々に増大（昇圧）させることができる。そして、最終段の個別昇圧回路における昇圧コンデンサに充電保持された電圧を当該昇圧回路の出力電圧として利用することができる。 【0053】 本発明に係る昇圧回路において、前記複数段の個別昇圧回路のそれぞれは、特に前述した第１クロックバッファ回路及び第２クロックバッファ回路を有する個別昇圧回路を含み、初段以外の各段の個別昇圧回路の前記第１クロックバッファ回路は、前段の個別昇圧回路における前記第１クロックバッファ回路からのクロック電圧を前記第１基準クロック電圧として入力し、初段以外の各段の個別昇圧回路の前記第２クロックバッファ回路は、前段の個別昇圧回路における前記第２クロックバッファ回路からのクロック電圧を前記第２基準クロック電圧として入力する、構成とすることができる。 【0054】 このような構成により、複数段の個別昇圧回路において、第１PMOSトランジスタをオン、オフ動作させる第１クロック電圧としてのクロック電圧のもとになる第１基準クロック電圧が、前段の第１クロックバッファ回路で増強されたものとなり、第２PMOSトランジスタをオン、オフ動作させる第２クロック電圧としてのクロック電圧のもとになる第２基準クロック電圧が、前段の第２クロックバッファ回路で増強され得たものとなるので、各段の個別昇圧回路における第１PMOSトランジスタ及び第２PMOSトランジスタをより確実にオン、オフ動作させることができるようになる。 【0055】 また、本発明に係る昇圧回路は、直列的に接続される複数段の個別昇圧回路を有する昇圧回路であって、前記複数段の個別昇圧回路のそれぞれは、前述した４つのスイッチングトランジスタ（第１スイッチングトランジスタ、第２スイッチングトランジスタ、第２スイッチングトランジスタ、第４スイッチングトランジスタ）を備えているいずれかの個別昇圧回路を含み、初段は外部電源の電源電圧を前記供給電圧として入力し、初段以外の各段の個別昇圧回路は、前段の前記個別昇圧回路における前記後段の回路に充電された電圧を前記供給電圧として入力する、構成となる。 【0056】 このような構成でも、上述した昇圧回路と同様に、各段の個別昇圧回路における後段の回路に、例えば昇圧コンデンサを設けると、そこに充電保持される電圧を外部電源の電源電圧から徐々に増大（昇圧）させることができる。そして、最終段の個別昇圧回路における昇圧コンデンサに充電保持された電圧を当該昇圧回路の出力電圧として利用することができる。 【0057】 本発明に係る昇圧回路において、前記複数段の個別昇圧回路のそれぞれは、特に前述した第１クロックバッファ回路、第２クロックバッファ回路、第３クロックバッファ回路及び第４クロックバッファ回路を有する昇圧回路を含み、初段以外の各段の個別昇圧回路の前記第１クロックバッファ回路及び前記第２クロックバッファ回路は、前段の個別昇圧回路における前記第１クロックバッファ回路からのクロック電圧を、前記第１基準クロック電圧として入力し、初段以外の各段の個別昇圧回路の前記第３クロックバッファ回路及び前記第４クロックバッファ回路は、前段の個別昇圧回路における前記第３クロックバッファ回路からのクロック電圧を第２基準クロック電圧として入力する、構成とすることができる。 【0058】 このような構成により、複数段の個別昇圧回路において、第１PMOSトランジスタをオン、オフ動作させる第１クロック電圧としてのクロック電圧及び第３PMOSトランジスタをオン、オフ動作させる第２クロック電圧としてのクロック電圧のもとになる第１基準クロック電圧が、前段の第１クロックバッファ回路で増強されたものとなるとともに、第２PMOSトランジスタをオンオフ動作させる第２クロック電圧としてのクロック電圧及び第４PMOSトランジスタをオン、オフ動作させる第１クロック電圧としてのクロック電圧のもとになる第２基準クロック電圧が、前段の第３クロックバッファ回路で増強されたものとなるので、各段の個別昇圧回路における第１PMOSトランジスタ、第２PMOSトランジスタ、第３PMOSトランジスタ及び第４PMOSトランジスタのそれぞれを確実にオン、オフ動作させることができるようになる。 【0059】 また、本発明に係る電子機器は、上述したいずれかの個別昇圧回路を含む昇圧回路、または、上述したいずれかの昇圧回路と、前記昇圧回路からの電圧供給により動作する動作回路と、を有する構成となる。 【0060】 このような構成により、微弱な電源電圧の外部電源を用いて、より高い供給電圧の必要な動作回路が動作するようになる。 【発明の効果】 【0061】 本発明に係る個別昇圧回路によれば、補助コンデンサへの電源電圧による充電と、充電された補助コンデンサを介した第２クロック電圧に対応する電圧による昇圧コンデンサへの充電とが、交互に繰り返し行われることにより、昇圧コンデンサの充電電圧が徐々に上昇して目標となる電圧に達するようになるので、微弱な供給電圧からより確実に前記目標となる電圧まで昇圧することができるようになる。 【0062】 また、本発明に係る個別昇圧回路によれば、第２補助コンデンサへの供給電圧による充電、及び既に充電されている状態の第１補助コンデンサを介した第１クロック電圧に対応する電圧による昇圧コンデンサへの充電と、放電された第１補助コンデンサへの供給電圧による充電及び既に充電された状態の第２補助コンデンサを介した第２クロック電圧に対応するによる昇圧コンデンサへの充電とが、交互に繰り返し行われることにより、昇圧コンデンサの充電電圧が徐々に上昇して目標となる電圧に達するようになるので、微弱な電源電圧からより確実に前記目標となる電圧まで昇圧することができる。また、第１補助コンデンサからと第２補助コンデンサからの２系統から昇圧コンデンサへの充電が交互に行われるので、より効率的に昇圧コンデンサの充電電圧を昇圧することができる。 【0063】 本発明に係る昇圧回路によれば、複数段の個別昇圧回路のそれぞれが、確実に目標となる電圧まで昇圧することができるので、微弱な電源電圧から確実に最終目標となる出力電圧を得ることができるとともに、ロスを考慮して設けるべき個別昇圧回路を減らすこと、または、なくすことができ、より小型化できる。 【0064】 本発明に係る電子機器によれば、微弱な電源電圧から確実に最終目標となる出力電圧を得ることができる昇圧回路を搭載しているので、その出力電圧によって確実に動作し得るようになる。 【図面の簡単な説明】 【0065】 【図1】図１は、本発明の実施の形態に係る電子機器の構成を示すブロック図である。 【図2】図２は、図１に示す電子機器に用いられる、本発明の第１の実施の形態に係る昇圧回路を示す回路図である。 【図3A】図３Ａは、図２に示す昇圧回路における初段の個別昇圧回路を示す回路図（その１）である。 【図3B】図３Ｂは、図２に示す昇圧回路における初段の個別昇圧回路を示す回路図（その２）である。 【図4】図４は、初段の個別昇圧回路における各部の電圧の変化を示すタイミングチャートである。 【図5】図５は、初段の個別昇圧回路における昇圧コンデンサに蓄積される電圧の特性を示すグラフ図である。 【図6A】図６Ａは、初段から最終段の個別昇圧回路のそれぞれにおける昇圧コンデンサに蓄積される電圧の特性を示すシミュレーショングラフ図である。 【図6B】図６Ｂは、図６Ａの部分Ａを拡大して示す図である。 【図7】本発明の第２の実施の形態に係る昇圧回路を示す回路図である。 【図8A】図８Ａは、図７に示す昇圧回路における初段の個別昇圧回路を示す回路図（その１）である。 【図8B】図８Ｂは、図７に示す昇圧回路における初段の個別昇圧回路を示す回路図（その２）である。 【図9】図９は、初段の個別昇圧回路における各部の電圧の変化を示すタイミングチャートである。 【図10】図１０は、初段の個別昇圧回路における昇圧コンデンサに蓄積される電圧の特性を示すグラフ図である。 【図11】図１１は、初段から最終段の個別昇圧回路のそれぞれにおける昇圧コンデンサに蓄積される電圧の特性を示すシミュレーショングラフ図である。 【図12】図１２は、本発明の第３の実施の形態に係る昇圧回路を示す回路図である。 【図13A】図１３Ａは、図１２に示す昇圧回路における初段の個別昇圧回路を示す回路図（その１）である。 【図13B】図１３Ｂは、図１２に示す昇圧回路における初段の個別昇圧回路を示す回路図（その２）である。 【発明を実施するための形態】 【0066】 以下、本発明の実施の形態について図面を用いて説明する。 【0067】 本発明の実施の形態に係る昇圧回路が搭載される電子機器は、図１に示すように構成される。この電子機器は、人等の動物の体内に入って動作する、所謂、飲み込み型デバイスである。 【0068】 図１において、この電子機器（飲み込み型デバイス）は、電源部２０と、電源部２０からの給電によって動作する動作回路３０とを有する。電源部２０は、胃酸電池（外部電源）１０を構成するPt（白金）電極１１ａとMg（マグネシウム）電極１１ｂとが接続されており、胃液（胃酸）中においてPt電極（正極）１１ａとMg電極（負極）１１ｂとの間で発生する電圧（外部電源からの電源電圧）を昇圧して動作回路３０に供給する。電源部２０は、昇圧回路２１、発振器２２、及び蓄電用コンデンサ２３を有している。昇圧回路２１は、詳細については後述するが、直列的に接続される複数段の個別昇圧回路を備えており、胃酸電池１０のPt電極１１aとMg電極１１bとの間で発生した微弱な電圧を、発振器２２からの相反関係にある２つのクロック電圧に同期して順次昇圧させていく。昇圧回路２１の最終段の個別昇圧回路にて得られる電圧は、蓄電用コンデンサ２３に蓄積（蓄電）される。電源部２０における蓄電用コンデンサ２３に蓄積された電圧が、電源部２０からの電源電圧として動作回路３０に印加される。 【0069】 動作回路３０は、電源部２０（昇圧回路２１を含む）からの給電を受けて、例えば、動物の器官内において種々の生体情報を取得して体外に送信する動作を行う電子回路であり、センサ３１、マイクロコンピュータ３２、通信キャリア生成用発振器３３、シーケンサ３４、データバッファ３５、符号化器３６、変調器３７及び送信信号出力部（送信機）３８を備えている。なお、動作回路３０の各部の詳細な構成及び動作についての説明は、省略する。 【0070】 本発明の第１の実施の形態に係る昇圧回路である前述した昇圧回路２１の構成について、図２、図３Ａ及び図３Ｂを参照して詳細に説明する。 【0071】 昇圧回路２１は、図２に示すように、複数段（この場合、４段）の個別昇圧回路２１ａ、２１ｂ、２１ｃ、２１ｄが直列的に接続された構成となっている。個別昇圧回路２１ａ、２１ｂ、２１ｃ、２１ｄのそれぞれには、発振器２２（図１参照）から、高電圧値と該高電圧値より低い低電圧値との間で変化する第１クロック電圧CLK1（ＶCLK1）と、この第１クロック電圧CLK1（ＶCLK1）と相反関係にある第２クロック電圧CLK2（ＶCLK2）とが供給される。個別昇圧回路２１ａ、２１ｂ、２１ｃ、２１ｄのそれぞれは、第１クロック電圧CLK1（ＶCLK1）及び第２クロック電圧CLK2（ＶCLK2）に同期して動作する。 【0072】 初段の個別昇圧回路２１ａは、図２とともに図３Ａ及び図３Ｂに示すように、第１PMOSトランジスタＭＰ1（第１スイッチングトランジスタ）、第２PMOSトランジスタＭＰ2（第２スイッチングトランジスタ）、第１コンデンサＣ1、第２コンデンサＣ2（補助コンデンサ）及び昇圧コンデンサＣbtを有している。そして、この初段の個別昇圧回路２１ａには、第１クロック電圧CLK1（ＶCLK1）及び第２クロック電圧CLK2（ＶCLK2）の他、胃酸電池１０からの出力電圧（電源電圧：例えば、１．３Ｖ）が供給電圧として供給される。なお、第１コンデンサＣ１は回路の安定化のため設けているが、設けなくても動作上問題なく、必須の構成要素ではない。ここでは、第１コンデンサＣ１を設けた状態で、説明をする。 【0073】 第１PMOSトランジスタＭＰ1のｐ型基板内のｎウェルとソースとの接続点が、他端が接地された昇圧コンデンサＣbtの一端に接続されている。本発明では、ｐ型基板内の図２の太い破線に囲まれた領域にｎウェルが形成されている。（図２では、簡略のため、初段のみ示しているが、後段も同様にｎウェルが形成されている。）ｎウェルは、他のｎウェルとは電気的に独立（絶縁）されている。なお、本発明では、ｐ型基板内のｎウェルに接続される側をソースとする。本発明の回路では、PMOSのソース側、ドレイン側は本質的なものではなく、ここでは、理解を助けるための便宜的な呼び方である。第２PMOSトランジスタＭＰ2のｐ型基板内のｎウェルとソースとの接続点が、第２コンデンサＣ2の一端に接続されるとともに、第１PMOSトランジスタＭＰ1のドレインに接続されている。また、第１コンデンサＣ1の一端が第１PMOSトランジスタＭＰ1のゲートに接続されるとともに、第１コンデンサＣ1の他端には第１クロック電圧CLK1（ＶCLK1）が入力する。よって、第１クロック電圧CLK1（ＶCLK1）は、第１コンデンサＣ1を通して第１PMOSトランジスタＭＰ1のゲートに印加する。前述した第２PMOSトランジスタＭＰ2のｐ型基板内のｎウェルとソースとの接続点が接続される第２コンデンサＣ2の一端が第２PMOSトランジスタＭＰ2のゲートに接続されるとともに、第２コンデンサＣ2の他端には第２クロック電圧CLK2（ＶCLK2）が入力する。よって、第２クロック電圧CLK2（ＶCLK2）は、第２コンデンサＣ2を通して第２PMOSトランジスタＭＰ2のゲートに印加する。 【0074】 また、第１PMOSトランジスタＭＰ1のｐ型基板内のｎウェル、第２PMOSトランジスタＭＰ2のｐ型基板内のｎウェルは、回路中のユニット内において、最も高い電位となる位置に接続されている。PMOSトランジスタを安定的に動作させるには、ｐ型基板内のｎウェルの電位がソースの電位と同等か、より高い必要があるが、上述した接続により、ｐ型基板内のｎウェルの電位がソースの電位と同等の状態が維持されるようになり、ジャンクションリークをなくし、PMOSトランジスタの動作を確実に行うことができる。 【0075】 上述した回路構成において、図３Ａに示すように、胃酸電池１０（外部電源）から第２PMOSトランジスタＭＰ2のドレインを通ってソースを抜けて第２コンデンサＣ2（補助コンデンサ）に至る回路（破線参照）が、補助充電回路２１１として形成される。この補助充電回路２１１は、第１クロック電圧CLK1（ＶCLK1）が高電圧値、第２クロック電圧CLK2（ＶCLK2）が低電圧値であって、第１PMOSトランジスタＭＰ1がオフ状態で、第２PMOSトランジスタＭＰ2がオン状態であるときに、胃酸電池１０からの電圧（電源電圧）によって第２PMOSトランジスタＭＰ2を通して第２コンデンサＣ2を充電させる。また、図３Ｂに示すように、第２コンデンサＣ2から第１PMOSトランジスタＭＰ1のドレインを通ってソースを抜けて昇圧コンデンサＣbtに至る回路（破線参照）が、昇圧充電回路２１２として形成される。この昇圧充電回路２１２は、第１クロック電圧CLK1（ＶCLK1）が低電圧値、第２クロック電圧CLK2（ＶCLK2）が高電圧値であって、第１PMOSトランジスタＭＰ1がオン状態で、第２PMOSトランジスタＭＰ2がオフ状態であるときに、前述したように胃酸電池１０の電圧によって充電された第２コンデンサＣ2を介し、第２クロック電圧CLK2（ＶCLK2：高電圧値）によって第１PMOSトランジスタＭＰ1を通して昇圧コンデンサＣbtを充電させる。 【0076】 図４に示すタイミングチャートを参照しつつ、個別昇圧回路２１ａの動作について説明する。なお、図４は、胃酸電池１０の出力電圧（電源電圧：例えば、１．３Ｖ）から昇圧が繰り返されている過程における、昇圧開始時から９０μｓ以降について示している。 【0077】 相反関係にある第１クロック電圧CLK1（ＶCLK1）と第２クロック電圧CLK2（ＶCLK2）とが高電圧値（例えば、１．３Ｖ）と低電圧値（例えば、略０Ｖ）との間で繰り返し変化している。この過程で、第１クロック電圧CLK1（ＶCLK1）が高電圧値であって、第２クロック電圧CLK2（ＶCLK2）が低電圧値であると（例えば、ｔ1のタイミング参照）、第１PMOSトランジスタＭＰ1がオフ状態で、第２PMOSトランジスタＭＰ2がオン状態になる。この状態では、図３Ａに示す補助充電回路２１１により、オン状態の第２PMOSトランジスタＭＰ2を通した胃酸電池１０の出力電圧（１．３Ｖ）による第２コンデンサＣ2（補助コンデンサ）への充電が行われる。これにより、第２コンデンサＣ2の充電電圧ＶINSIDEは、徐々に上昇する（例えば、約０．８Ｖに達する）。 【0078】 次に、第１クロック電圧CLK1（ＶCLK1）が低電圧値に、第２クロック電圧CLK2（ＶCLK2）が高電圧値に、それぞれ切り換わると（例えば、ｔ2のタイミング参照）、第１PMOSトランジスタＭＰ1がオン状態に、第２PMOSトランジスタＭＰ2がオフ状態に、それぞれ切り換わる。この切り換わり後の状態では、図３Ｂに示す昇圧充電回路２１２により、オン状態の第１PMOSトランジスタＭＰ1を通した、前述したように既に充電された第２コンデンサC2を介した第２クロック電圧CLK2（ＶCLK2：高電圧値＝１．３Ｖ）による昇圧コンデンサＣbtへの充電が行われる。これにより、第２コンデンサＣ2の充電電圧ＶINSIDEが、第２クロック電圧CLK2（ＶCLK2）の高電圧値（１．３Ｖ）への立ち上がりによって一気に上昇した（かさ上げされた：例えば、約２．１Ｖ）後、昇圧コンデンサＣbtへの充電のための放電によって徐々に低下するとともに、昇圧コンデンサＣbtの充電電圧Ｖ1が徐々に上昇する。 【0079】 そして、再び第１クロック電圧CLK1（ＶCLK1）が高電圧値に、第２クロック電圧CLK2（ＶCLK2）が低電圧値に、それぞれ切り換わると、第２クロック電圧CLK2（ＶCLK2）の低電圧値への立下りによって、第２コンデンサＣ2の充電電圧ＶINSIDEが急激に低下した後、前述したのと同様に、補助充電回路２１１により、再び第２コンデンサＣ2への胃酸電池１０の出力電圧（１．３Ｖ）による充電がオン状態の第２PMOSトランジスタＭＰ2を通して行われる（図３Ａ参照）。これにより、前述したように一気に低下した第２コンデンサＣ2の充電電圧ＶINSIDEが徐々に上昇する（例えば、約０．８Ｖに達する）。 【0080】 その後、第１クロック電圧CLK1（ＶCLK1）が低電圧値に、第２クロック電圧CLK2（ＶCLK2）が高電圧値に、それぞれ切り換わると、前述したのと同様に、図３Ｂに示す昇圧充電回路２１２により、オン状態の第１PMOSトランジスタＭＰ1を通した、既に充電された第２コンデンサC2を介した第２クロック電圧CLK2（ＶCLK2：高電圧値＝１．３Ｖ）による昇圧コンデンサＣbtへの充電が行われる。これにより、昇圧コンデンサＣbtの充電電圧Ｖ1が更に徐々に上昇する。 【0081】 以後、第１クロック電圧CLK1（ＶCLK1）及び第２クロック電圧CLK2（ＶCLK2）のそれぞれが高電圧値と低電圧値とを繰り返す過程で、第１PMOSトランジスタＭＰ1の上述したオン、オフ動作、及びそのオン、オフ動作に相反した、第２PMOSトランジスタＭＰ2のオフ、オンの動作により、第２コンデンサＣ2（補助コンデンサ）への胃酸電池１０からの出力電圧による充電と、その充電された第２コンデンサＣ2を介した第２クロック電圧CLK2（ＶCLK2：高電圧値）による昇圧コンデンサＣbtへの充電とが、交互に繰り返し行われる。それにより、昇圧コンデンサＣbtの充電電圧Ｖ1が、第１クロック電圧CLK1（ＶCLK1）及び第２クロック電圧CLK2（ＶCLK2）それぞれの電気的特性（電圧値、周波数等）、及び第２コンデンサＣ2（補助コンデンサ）及び昇圧コンデンサＣbtそれぞれの電気的特性（容量値等）に基づいた特性をもって、徐々に上昇していく（昇圧）。具体的には、例えば、図５に示す特性Ｑに従って昇圧コンデンサＣbtの充電電圧Ｖ1がある値（目標の電圧値）まで上昇する。 【0082】 なお、個別昇圧回路２１ａの昇圧により到達する電圧（図５の特性参照）は、入力する外部電源の電源電圧（胃酸電池１０の出力電圧）の２倍程度が限度である。 【0083】 上述したような個別昇圧回路２１ａによれば、第２コンデンサＣ2（補助コンデンサ）への胃酸電池１０の出力電圧（電源電圧）による充電と、充電されている状態の第２コンデンサＣ2（補助コンデンサ）を介した第２クロック電圧CLK2（ＶCLK2：高電圧値）による昇圧コンデンサＣbtへの充電とが、交互に繰り返し行われることにより、昇圧コンデンサＣbtの充電電圧ＶINSIDEが徐々に（一気ではなく）上昇して目標となる電圧に達するようになるので、胃酸電池１０の微弱な出力電圧（電源電圧）からより確実に前記目標となる電圧まで昇圧することができるようになる。 【0084】 また、個別昇圧回路２１ａを構成する第１スイッチングトランジスタ及び第２スイッチングトランジスタのそれぞれが、ｐ型基板内のｎウェルに形成されるPMOSトランジスタＭＰ1、ＭＰ2で構成されているので、基板効果を抑制することができ、微弱なクロック電圧であっても、確実にオン、オフ動作することができる。その結果、胃酸電池１０の微弱な出力電圧から更に確実に目標となる電圧まで昇圧させることができる。 【0085】 図２に戻って、直列的に接続される４段の個別昇圧回路２１ａ、２１ｂ、２１ｃ、２１ｄを有する昇圧回路２１では、前述した初段の個別昇圧回路２１ａ以外の個別昇圧回路２１ｂ、２１ｃ、２１ｄのそれぞれもまた、第１PMOSトランジスタＭＰ1（第１スイッチングトランジスタ）、第２PMOSトランジスタＭＰ2（第２スイッチングトランジスタ）、第１コンデンサＣ1、第２コンデンサＣ2（補助コンデンサ）、及び昇圧コンデンサＣbtを有し、前述した初段の個別昇圧回路２１ａと同じ回路構成になっている。そして、初段の個別昇圧回路２１ａの他端が接地された昇圧コンデンサＣbtの一端が２段目の個別昇圧回路２１ｂの第２PMOSトランジスタＭＰ2のドレインに接続され、２段目の個別昇圧回路２１ｂの昇圧コンデンサＣbtの同一端が３段目の個別昇圧回路２１ｃの第２PMOSトランジスタＭＰ2のドレインに接続され、更に、３段目の個別昇圧回路２１ｃの昇圧コンデンサＣbtの同一端が４段目の個別昇圧回路２１ｄの第２PMOSトランジスタＭＰ2のドレインに接続されている。即ち、初段の個別昇圧回路２１ａ以外の個別昇圧回路２１ｂ、２１ｃ、２１ｄのそれぞれは、前段の個別昇圧回路における昇圧コンデンサＣbtに充電された電圧を、昇圧の対象となる、供給電圧として入力している。なお、最終段の個別昇圧回路２１ｄにおける昇圧コンデンサＣbtは、図１に示す蓄電用コンデンサ２３に対応する。 【0086】 このような昇圧回路２１では、初段の個別昇圧回路２１ａが、前述したように、第１クロック電圧CLK1（ＶCLK1）及び第２クロック電圧CLK2（ＶCLK2）に同期して、胃酸電池１０の出力電圧（外部電源の電源電圧）を昇圧して昇圧コンデンサＣbtに充電し、更に、初段の個別昇圧回路２１ａ以外の個別昇圧回路２１ｂ、２１ｃ、２１ｄのそれぞれが、初段の個別昇圧回路２１ａと同様に、第１クロック電圧CLK1（ＶCLK1）及び第２クロック電圧CLK2（ＶCLK2）に同期して、前段の個別昇圧回路の昇圧コンデンサＣbtの充電電圧を昇圧して自段の昇圧コンデンサＣbtに充電する。これにより、各段の個別昇圧回路２１ａ、２１ｂ、２１ｃ、２１ｄにおける昇圧コンデンサＣbtに充電保持される電圧（充電電圧）は、胃酸電池１０の出力電圧から、徐々に増大（昇圧）していく。その様子をシミュレーションしたものを図６Ａに示す。図２に示す各段の電位Ｖ1、Ｖ2、Ｖ3、Ｖ4の具体的な結果について述べると、初段の個別昇圧回路２１ａの昇圧コンデンサＣbtの充電電圧Ｖ1が特性Ｑ1に従って上昇し、２段目の個別昇圧回路２１ｂの昇圧コンデンサＣbtの充電電圧Ｖ2が特性Ｑ2に従って上昇し、３段目の個別昇圧回路２１ｃの昇圧コンデンサＣbtの充電電圧が特性Ｑ3に従って上昇し、最終段の個別昇圧回路２１ｄの昇圧コンデンサＣbt（蓄電用コンデンサ２３）の充電電圧Ｖ4が特性Ｑ4従って上昇する。このように、各段の個別昇圧回路２１ａ、２１ｂ、２１ｃ、２１ｄの昇圧コンデンサＣbtの到達充電電圧は、後段の個別昇圧回路になるほど高くなり、最終段の個別昇圧回路２１ｄにおける昇圧コンデンサＣbt（蓄電用コンデンサ２３）に充電保持された電圧が、胃酸電池１０の出力電圧から数倍にまで昇圧される。そして、その昇圧によって得られた（蓄電用コンデンサ２３に保持された）電圧が、当該昇圧回路２１の出力電圧（電源部２０の出力電圧）として、動作回路３０に印加される（図１参照）。 【0087】 なお、図６Ａにおいて、各特性Ｑ1、Ｑ2、Ｑ3、Ｑ4は、電圧が、クロックに合わせ激しく変動を繰り返しながら上昇しているため、電圧が太い幅の線のようにあらわされている。図６Ａの部分Ａを拡大したものを図６Ｂに示す。図６Ｂでは、各特性Ｑ1、Ｑ2、Ｑ3、Ｑ4は、クロックに応じ激しく変動を繰り返しながら上昇することが明確に理解できる。これは、本発明の昇圧回路は、各段において、昇圧コンデンサＣbtに充電された電圧が次段に供給されることで放電されることが、規則的に連続して行われるためであるが、図２の昇圧回路２１のように、２個のトランジスタで構成した場合、図６Ａに示すように、変動が大きいのは、２つのクロック電圧に同期して、１つの補助コンデンサ（第２コンデンサＣ2）でしか昇圧コンデンサＣbtに電荷を流入させることができず、また、一部の電圧がリーク電圧となるためと考えられる。 【0088】 ただし、図２の昇圧回路２１は２個のPMOSトランジスタだけでも、各特性Ｑ1、Ｑ2、Ｑ3、Ｑ4は、各段において、２倍程度の昇圧を行うことができるものであり、小型の昇圧回路を構成するのに適している。 【0089】 上述したような昇圧回路２１によれば、４段の個別昇圧回路２１ａ、２１ｂ、２１ｃ、２１ｄのそれぞれが、確実に目標となる電圧まで昇圧することができるので、胃酸電池１０の微弱な出力電圧（例えば、１．３Ｖ）からその数倍にもなる最終目標となる出力電圧（例えば、４．３Ｖ程度（図６参照）））を確実に得ることができる。また、各段の個別昇圧回路２１ａ、２１ｂ、２１ｃ、２１ｄが確実に目標となる電圧まで昇圧することができるので、ロスを考慮して設けるべき個別昇圧回路を減らす（省く）ことができ、その昇圧回路２１の小型化を図ることができる。 【0090】 上述した昇圧回路２１に代えて、電子機器（図１参照）に搭載される本発明の第２の実施の形態に係る昇圧回路は、図７、図８Ａ及び図８Ｂに示すように構成される。 【0091】 この昇圧回路２５は、前述した第１の実施の形態（図２参照）に係る昇圧回路２１と同様に、図７に示すように、４段の個別昇圧回路２５ａ、２５ｂ、２５ｃ、２５ｄが直列的に接続された構成となっている。そして、各段の個別昇圧回路２５ａ、２５ｂ、２５ｃ、２５ｄには第１クロック電圧CLK1（ＶCLK1）とそれに相反する第２クロック電圧CLK2（ＶCLK2）が供給され、各段の個別昇圧回路２５ａ、２５ｂ、２５ｃ、２５ｄは、相反する２つのクロック電圧、第１クロック電圧CLK1（ＶCLK1）及び第２クロック電圧CLK2（ＶCLK2）に同期して動作する。この昇圧回路２５は、各段の個別昇圧回路２５ａ、２５ｂ、２５ｃ、２５ｄが、４つのPMOSトランジスタを有する点で、第１の実施の形態に係る昇圧回路２１（図２参照）と異なる。 【0092】 初段の個別昇圧回路２５ａは、図７とともに図８Ａ及び図８Ｂに示すように、第１PMOSトランジスタＭＰ1（第１スイッチングトランジスタ）、第２PMOSトランジスタＭＰ2（第２スイッチングトランジスタ）、第３PMOSトランジスタＭＰ3（第３スイッチングトランジスタ）、第４PMOSトランジスタＭＰ4（第４スイッチングトランジスタ）、第１コンデンサＣ1（第１補助コンデンサ）、第２コンデンサＣ2（第２補助コンデンサ）、及び昇圧コンデンサＣbtを有している。そして、この初段の個別昇圧回路２５ａには、第１クロック電圧CLK1（ＶCLK1）及び第２クロック電圧CLK2（ＶCLK2）の他、胃酸電池１０からの出力電圧（電源電圧：例えば、１．３Ｖ）が供給される。なお、昇圧コンデンサＣｂｔ及び昇圧コンデンサＣｂｔが出力部に接続される導線も、昇圧コンデンサＣｂｔに充電した電圧を長時間使用しない場合には設ける必要はなく、直接後段の回路に供給する回路としてもよい。ここでは、昇圧コンデンサＣｂｔを設けた状態で、説明をする。 【0093】 第１の実施の形態同様、ｐ型基板内の図７の太い破線に囲まれた領域にｎウェルが形成されている。（図７では、簡略のため、初段のみ示しているが、後段も同様にｎウェルが形成されている。）ｎウェルは、他のｎウェルとは電気的に独立（絶縁）されている。なお、図７に示すように、第１PMOSトランジスタＭＰ1と第２PMOSトランジスタＭＰ1とは、絶縁されていない同じｎウェルに形成されてもよい。第１PMOSトランジスタＭＰ1のｐ型基板内のｎウェルとソースとの接続点が、他端が接地された昇圧コンデンサＣbtの一端に接続され、第２PMOSトランジスタＭＰ2のｐ型基板内のｎウェルとソースとの接続点が、同様に、昇圧コンデンサＣbtのその一端に接続されている。第３PMOSトランジスタＭＰ3のｐ型基板内のｎウェルとソースとの接続点が、第２コンデンサＣ2の一端に接続されるとともに、第１PMOSトランジスタＭＰ1のドレインに接続されている。第４PMOSトランジスタＭＰ4のｐ型基板内のｎウェルとソースとの接続点が、第１コンデンサＣ1に接続されるとともに、第２PMOSトランジスタＭＰ2のドレインに接続されている。 【0094】 また、第１コンデンサＣ1の一端が第１PMOSトランジスタＭＰ1のゲート及び第４PMOSトランジスタＭＰ4のゲートに接続されるとともに、第１コンデンサＣ1の他端には第１クロック電圧CLK1（ＶCLK1）が入力する。よって、第１クロック電圧CLK1（ＶCLK1）は、第１コンデンサＣ１を通して第１PMOSトランジスタＭＰ1のゲート及び第４PMOSトランジスタＭＰ4のゲートに印加する。第２コンデンサＣ2の一端が第２PMOSトランジスタＭＰ2のゲート及び第３PMOSトランジスタＭＰ3のゲートに接続されるとともに、第２コンデンサＣ2の他端には第２クロック電圧CLK2（ＶCLK2）が入力する。よって、第２クロック電圧CLK2（ＶCLK2）は、第２コンデンサＣ2を通して第２PMOSトランジスタＭＰ2のゲート及び第３PMOSトランジスタＭＰ3のゲートに印加する。 【0095】 図２の個別昇圧回路２１ａと同様、第１PMOSトランジスタＭＰ1のｐ型基板内のｎウェル、第２PMOSトランジスタＭＰ2のｐ型基板内のｎウェル、第３PMOSトランジスタＭＰ3のｐ型基板内のｎウェル、第４PMOSトランジスタＭＰ4のｐ型基板内のｎウェルは、回路中のユニット内において、最も高い電位となる位置に接続されている。この接続により、ジャンクションリークをなくし、PMOSトランジスタの動作を確実に行うことができる。 【0096】 上述した回路において、図８Ａに示すように、胃酸電池１０（外部電源）から第３PMOSトランジスタＭＰ3のドレインを通ってソースを抜けて第２コンデンサＣ2（第２補助コンデンサ）に至る回路（破線参照）が、第２補助充電回路２５３として形成される。また、第１コンデンサＣ1（第１補助コンデンサ）から第２PMOSトランジスタＭＰ2のドレインを通ってソースを抜けて昇圧コンデンサＣbtに至る回路（一点鎖線参照）が、第１昇圧充電回路２５２として形成される。第１クロック電圧CLK1（ＶCLK1）が高電圧値で、第２クロック電圧CLK2（ＶCLK2）が低電圧値であって、第１PMOSトランジスタＭＰ1及び第４PMOSトランジスタＭＰ4がオフ状態で、第２PMOSトランジスタＭＰ2及び第３PMOSトランジスタＭＰ3がオン状態となるときに、第２補助充電回路２５３が、胃酸電池１０からの出力電圧によって第３PMOSトランジスタＭＰ3を通して第２コンデンサＣ2（第２補助コンデンサ）を充電させ、同時に、第１昇圧充電回路２５２が、既に充電されている第１コンデンサＣ1を介して、第１クロック電圧CLK1（ＶCLK1：高電圧値）によって第２PMOSトランジスタＭＰ2を通して昇圧コンデンサＣbtを充電させる。 【0097】 また、図８Ｂに示すように、胃酸電池１０（外部電源）から第４PMOSトランジスタＭＰ4のドレインを通ってソースを抜けて第１コンデンサＣ1（第１補助コンデンサ）に至る回路（破線参照）が、第１補助充電回路２５１として形成される。また、第２コンデンサＣ2（第２補助コンデンサ）から第１PMOSトランジスタＭＰ1のドレインを通ってソースを抜けて昇圧コンデンサＣbtに至る回路（一点鎖線）が、第２昇圧充電回路２５４として形成される。第１クロック電圧CLK1（ＶCLK1）が低電圧値で、第２クロック電圧CLK2（ＶCLK2）が高電圧値であって、第１PMOSトランジスタＭＰ1及び第４PMOSトランジスタＭＰ4がオン状態で、第２PMOSトランジスタＭＰ2及び第３PMOSトランジスタＭＰ3がオフ状態であるときに、第１補助充電回路２５１が、胃酸電池１０からの出力電圧によって第４PMOSトランジスタＭＰ4を通して第１コンデンサＣ1（第１補助コンデンサ）を充電させ、同時に、第２昇圧充電回路２５４が、既に充電されている第２コンデンサＣ2（第２補助コンデンサ）を介して、第２クロックCLK2（ＶCLK2：高電圧値）によって第１PMOSトランジスタＭＰ1を通して昇圧コンデンサＣbtを充電させる。 【0098】 図９に示すタイミングチャートを参照しつつ、個別昇圧回路２５ａの動作について説明する。なお、図９は、胃酸電池１０の出力電圧（電源電圧：例えば、１．３Ｖ）から昇圧が繰り返される過程における、昇圧開始時から４４０μｓ以降について示している。 【0099】 前述した第１の実施の形態の場合（図４参照）と同様に、相反関係にある第１クロック電圧CLK1（ＶCLK1）と第２クロック電圧CLK2（ＶCLK2）とが高電圧値と低電圧値との間で繰り返し変化している。その過程で、第１クロック電圧CLK1（ＶCLK1）が高電圧値であって、第２クロック電圧CLK2（ＶCLK2）が低電圧値であると（例えば、ｔ１のタイミング参照）、第１PMOSトランジスタＭＰ1及び第４PMOSトランジスタＭＰ4がオフ状態で、第２PMOSトランジスタＭＰ2及び第３PMOSトランジスタＭＰ3がオン状態になる。この状態では、図８Ａに示す第２補助充電回路２５３により、オン状態の第３PMOSトランジスタＭＰ3を通した胃酸電池１０の出力電圧（１．３Ｖ）による第２コンデンサＣ2（第２補助コンデンサ）への充電が行われる。これにより、第２コンデンサＣ2の充電電圧ＶINSIDE2が徐々に上昇する（例えば、約０．８Ｖに達する）。この第２コンデンサＣ2への充電と同時に、図８Ａに示す第１昇圧充電回路２５２により、オン状態の第２PMOSトランジスタＭＰ2を通した、既に充電されている第１コンデンサＣ1（第１補助コンデンサ）を介した第１クロック電圧CLK1（VCLK1：高電圧値＝１．３Ｖ）による昇圧コンデンサＣbtへの充電が行われる。これにより、第１コンデンサＣ1の充電電圧ＶINSIDE1が、第１クロック電圧CLK1（ＶCLK1）の高電圧値（１．３Ｖ）への立ち上がりによって一気に上昇した（かさ上げされた）後、昇圧コンデンサＣbtへの充電のための放電によって徐々に低下するとともに、昇圧コンデンサＣbtの充電電圧Ｖ1が徐々に上昇する。 【0100】 次に、第１クロック電圧CLK1（ＶCLK1）が低電圧値に、第２クロック電圧CLK2（ＶCLK2）が高電圧値に、それぞれ切り換わると（例えば、ｔ２のタイミング参照）、第１PMOSトランジスタＭＰ1及び第４PMOSトランジスタＭＰ4がオン状態に、第２PMOSトランジスタＭＰ2及び第３PMOSトランジスタＭＰ3がオフ状態に、それぞれ切り換わる。すると、第１クロック電圧CLK1（ＶCLK1）の低電圧値への立下りによって、第１コンデンサＣ1（第１補助コンデンサ）の充電電圧ＶINSIDE1が急激に低下した後、図８Ｂに示す第１補助充電回路２５１により、第１コンデンサＣ1（第１補助コンデンサ）への胃酸電池１０の出力電圧（１．３Ｖ）による充電が、オン状態の第４PMOSトランジスタＭＰ4を通して行われる。これにより、前述したように一気に低下した第１コンデンサＣ1（第１補助コンデンサ）の充電電圧ＶINSIDE1が徐々に上昇する（例えば、０．８Ｖに達する）。 【0101】 また、上述した第１コンデンサＣ1への充電と同時に、図８Ｂに示す第２昇圧充電回路２５４により、オン状態の第１PMOSトランジスタＭＰ1を通した、前述したように既に充電された第２コンデンサＣ2（第２補助コンデンサ）を介した第２クロック電圧CLK2（ＶCLK2：高電圧値＝１．３Ｖ）による昇圧コンデンサＣbtへの充電が行われる。これにより、第２コンデンサＣ2の充電電圧ＶINSIDE2が、第２クロック電圧CLK2（ＶCLK2）の高電圧値（１．３Ｖ）への立ち上がりによって一気に上昇した（かさ上げされた）後、昇圧コンデンサＣbtの充電のための放電によって徐々に低下するとともに、昇圧コンデンサＣbtの充電電圧Ｖ1が徐々に上昇する。 【0102】 以後、第１クロック電圧CLK1（ＶCLK1）及び第２クロック電圧CLK2（ＶCLK2）のそれぞれが高電圧値と低電圧値とを繰り返す過程で、第１PMOSトランジスタＭＰ1及び第４PMOSトランジスタＭＰ4の上述したオン、オフ動作、及びそれらのオン、オフ動作と相反した、第２PMOSトランジスタＭＰ２及び第３PMOSトランジスタＭＰ3の上述したオフ、オン動作により、第２コンデンサＣ2（第２補助コンデンサ）への胃酸電池１０の出力電圧による充電、及び充電されている第１コンデンサＣ1（第１補助コンデンサ）を通した第１クロック電圧CLK1（ＶCLK1：高電圧値）による昇圧コンデンサＣbtへの充電（図８Ａ参照）と、放電された第１コンデンサＣ1（第１補助コンデンサ）への胃酸電池１０の出力電圧による充電、及び前記充電された第２コンデンサＣ2（第２補助コンデンサ）を通した第２クロック電圧CLK2（ＶCLK2：高電圧値）による昇圧コンデンサＣbtへの充電とが、交互に繰り返し行われる。それにより、昇圧コンデンサＣbtの充電電圧Ｖ1が、第１クロック電圧CLK1（ＶCLK1）及び第２クロック電圧CLK2（ＶCLK2）それぞれの電気的特性（電圧値、周波数等）、第１コンデンサＣ1、第２コンデンサＣ2及び昇圧コンデンサＣbtそれぞれの電気的特性（容量値等）に従った特性をもって徐々に上昇していく（昇圧）。具体的には、例えば、図１０に示す特性Ｑに従って昇圧コンデンサＣbtの充電電圧Ｖ1がある値（目標の電圧値）まで上昇する。また、特に、胃酸電池１０により交互に充電される第１コンデンサＣ1及び第２コンデンサＣ2のいずれか一方のコンデンサへの充電が行われているときに、充電が完了している他方のコンデンサから昇圧コンデンサＣbtへの充電が行われるので、昇圧コンデンサＣbtの充電電圧Ｖ1が効率的に上昇（昇圧）していく。 【0103】 上述したような個別昇圧回路２５ａによれば、第２コンデンサＣ2（第２補助コンデンサ）への胃酸電池１０の出力電圧による充電、及び既に充電されている状態の第１コンデンサＣ1（第１補助コンデンサ）を介した第１クロック電圧CLK1（ＶCLK1：高電圧値）による昇圧コンデンサＣbtへの充電と、放電された第１コンデンサＣ1（第１補助コンデンサ）への胃酸電池１０の出力電圧による充電、及び既に充電されている状態の第２コンデンサＣ2（第２補助コンデンサ）を介した第２クロック電圧CLK2（ＶCLK2：高電圧値）による昇圧コンデンサＣbtへの充電とが、交互に繰り返し行われることにより、昇圧コンデンサＣbtの充電電圧Ｖ1が徐々に上昇して目標となる電圧に達するようになるので、微弱な胃酸電池１０の出力電圧から確実に前記目標となる電圧まで昇圧することができる。また、第１コンデンサＣ1（第１補助コンデンサ）からと第２コンデンサＣ2（第２補助コンデンサ）からの２系統から昇圧コンデンサＣbtへの充電が交互に行われるので、より効率的に昇圧コンデンサＣbtの充電電圧を昇圧させることができる。 【0104】 また、第１の実施の形態の場合と同様に、個別昇圧回路２５ａを構成する第１スイッチングトランジスタ、第２スイッチングトランジスタ、第３スイッチングトランジスタ及び第４スイッチングトランジスタのそれぞれが、ｐ型基板内のｎウェルに形成されるPMOSトランジスタＭＰ1、ＭＰ2、ＭＰ3、ＭＰ4で構成されているので、基板効果を抑制することができ、微弱なクロック電圧であっても、確実にオン、オフ動作することができる。その結果、胃酸電池１０の微弱な出力電圧から更に確実に目標となる電圧まで昇圧させることができる。 【0105】 図７に戻って、直列的に接続される４段の個別昇圧回路２５ａ、２５ｂ、２５ｃ、２５ｄを有する昇圧回路２５では、前述した初段の個別昇圧回路２５ａ以外の個別昇圧回路２５ｂ、２５ｃ、２５ｄのそれぞれもまた、第１PMOSトランジスタＭＰ1（第１スイッチングトランジスタ）、第２PMOSトランジスタＭＰ2（第２スイッチングトランジスタ）、第３PMOSトランジスタＭＰ3（第３スイッチングトランジスタ）、第４PMOSトランジスタＭＰ4（第４スイッチングトランジスタ）、第１コンデンサＣ1（第１補助コンデンサ）、第２コンデンサＣ2（第２補助コンデンサ）、及び昇圧コンデンサＣbtを有し、前述した初段の個別昇圧回路２５ａと同じ回路構成になっている。そして、第１の実施の形態に係る昇圧回路２１（図２参照）と同様に、初段の個別昇圧回路２５ａ以外の個別昇圧回路２５ｂ、２５ｃ、２５ｄのそれぞれは、前段の個別昇圧回路（２５ａ、２５ｂ、２５ｃ）における昇圧コンデンサＣbtに充電された電圧を、昇圧の対象となる、供給電圧として入力している。具体的には、初段の個別昇圧回路２５ａ以外の個別昇圧回路２５ｂ、２５ｃ、２５ｄのそれぞれは、前段の個別昇圧回路（２５ａ、２５ｂ、２５ｃ）における昇圧コンデンサＣbtの一端が第３PMOSトランジスタＭＰ3のドレイン及び第４PMOSトランジスタＭＰ4のドレインに接続されている。なお、最終段の個別昇圧回路２５ｄにおける昇圧コンデンサＣbtは、図１における蓄電用コンデンサ２３に対応する。 【0106】 このような昇圧回路２５では、第１の実施の形態に係る昇圧回路２１（図２、図６参照）と同様に、各段の個別昇圧回路２５ａ、２５ｂ、２５ｃ、２５ｄにおける昇圧コンデンサＣbtに充電保持される電圧（充電電圧）は、胃酸電池１０の出力電圧から、徐々に増大（昇圧）していく。その様子をシミュレーションしたものを図１１に示す。図７に示す各段の電位Ｖ1、Ｖ2、Ｖ3、Ｖ4の具体的な結果について述べると、初段の個別昇圧回路２５ａの昇圧コンデンサＣbtの充電電圧Ｖ1が特性Ｑ1に従って上昇し、２段目の個別昇圧回路２５ｂの昇圧コンデンサＣbtの充電電圧Ｖ2が特性Ｑ2に従って上昇し、３段目の個別昇圧回路２５ｃの昇圧コンデンサＣbtの充電電圧Ｖ3が特性Ｑ3に従って上昇し、最終段の個別昇圧回路２５ｄの昇圧コンデンサＣbt（蓄電用コンデンサ２３）の充電電圧Ｖ4が特性Ｑ4に従って上昇する。このように、各段の個別昇圧回路２５ａ、２５ｂ、２５ｃ、２５ｄの昇圧コンデンサＣbtの到達充電電圧は、後段の個別昇圧回路ほど高くなり、最終段の個別昇圧回路２５ｄの昇圧コンデンサＣbt（蓄電用コンデンサ２３）に充電保持された電圧が、胃酸電池１０の出力電圧から数倍まで上昇される。そして、その昇圧によって得られた（蓄電用コンデンサ２３に保持された）電圧が、当該昇圧回路２５の出力電圧（電源部２０の出力電圧）として、動作回路３０に印加される（図１参照）。 【0107】 なお、図１１では、図６Ａ、Ｂと比較して明らかなように、各特性Ｑ1、Ｑ2、Ｑ3、Ｑ4は、クロックに合わせおこる変動が小さく、また、昇圧速度も速い。これは、図２に示す昇圧回路２１のように、２個のPMOSトランジスタで構成した場合では、先述したように、２つのクロック電圧に同期させて一つの補助コンデンサでしか昇圧コンデンサに電荷を流入させることができず、また、一部の電圧がリーク電圧となるが、図７に示す昇圧回路２５のように、4個のPMOSトランジスタで構成した場合では、２つのクロック電圧に同期させて２つの補助コンデンサで昇圧コンデンサに電荷を流入させることができるため、２倍の速度で電荷の流入を行うことができ、また、リーク電圧も抑えることができているためであると考えられる。 【0108】 このように、図７に示す昇圧回路２５は、各段において、リーク電圧が少なく、高速で、数倍の昇圧を行うことができるものであり、短時間に昇圧を実現できる、安定的な昇圧回路を構成するのに適している。 【0109】 上述したような昇圧回路２５によれば、本発明の第１の実施の形態に係る昇圧回路２１と同様に、４段の個別昇圧回路２５ａ、２５ｂ、２５ｃ、２５ｄのそれぞれが、確実に目標となる電圧まで昇圧することができるので、胃酸電池１０の微弱な出力電圧（たとえば、１．３Ｖ）からその数倍にもなる最終目標となる出力電圧（例えば、４．８Ｖ程度（図１１参照））を確実に得ることができる。また、各段の個別昇圧回路２５ａ、２５ｂ、２５ｃ、２５ｄが確実に目標となる電圧まで昇圧することができるので、ロスを考慮して設けるべき個別昇圧回路を減らす（省く）ことができ、その昇圧回路２５の小型化を図ることができる。更に、各段の個別昇圧回路２５ａ、２５ｂ、２５ｃ、２５ｄのそれぞれが、第１コンデンサＣ1（第１補助コンデンサ）からと第２コンデンサＣ2（第２補助コンデンサ）からの２系統から昇圧コンデンサＣbtへの充電が交互に行われることで、より効率的に昇圧できるので、胃酸電池１０の微弱な出力電圧（例えば、１．３Ｖ）から最終目標の電圧（例えば、４．８Ｖ程度）まで、効率的に昇圧させることができる。 【0110】 更に、上述した昇圧回路２１、２５に代えて、電子機器（図１参照）に搭載される本発明の第３の実施の形態に係る昇圧回路は、図１２、図１３Ａ及び図１３Ｂに示すように構成される。 【0111】 この昇圧回路２６は、前述した各昇圧回路２１（図２参照）、２５（図７参照）と同様に、図１２に示すように、複数段の個別昇圧回路２６ａ、２６ｂ、・・・が直列的に接続された構成となっている。そして、各段の個別昇圧回路２６ａ、２６ｂ、・・・は、第１基準クロック電圧CLKS1と、それと相反関係にある第２基準クロック電圧CLKS2とに同期して動作する。この昇圧回路２６は、各段の個別昇圧回路２６ａ、２６ｂ、・・・が第１クロックバッファ回路２６５、第２クロックバッファ回路２６６、第３クロックバッファ回路２６７及び第４クロックバッファ回路２６８を有する点で、各段の個別昇圧回路が４つのPMOSトランジスタを備えた第２の実施の形態に係る昇圧回路２５（図７参照）と異なる。 【0112】 初段の個別昇圧回路２６ａは、図１２とともに図１３Ａ及び図１３Ｂに示すように、４つのPMOSトランジスタＭＰ1、ＭＰ2、ＭＰ3、ＭＰ4、第１コンデンサＣ1（第１補助コンデンサ）、第２コンデンサＣ2（第２補助コンデンサ）及び昇圧コンデンサＣbtを有するとともに、第１クロックバッファ回路２６５、第２クロックバッファ回路２６６、第３クロックバッファ回路２６７及び第４クロックバッファ回路２６８を有している。そして、この初段の個別昇圧回路２６ａには、第１基準クロック電圧CLKS1及び第２基準クロック電圧CLKS2の他、胃酸電池１０からの出力電圧（電源電圧：例えば、１．３Ｖ）が供給される。 【0113】 ４つのPMOSトランジスタ、第１PMOSトランジスタＭＰ1、第２PMOSトランジスタＭＰ2、第３PMOSトランジスタＭＰ3、第４PMOSトランジスタＭＰ4、第１コンデンサＣ1、第２コンデンサＣ2及び昇圧コンデンサＣbtの接続関係は、前述した第２の実施の形態に係る昇圧回路２５の場合（図７、図８Ａ、図８Ｂ参照）と同じである。ただし、第３PMOSトランジスタＭＰ3のｐ型基板内のｎウェルは当該第３PMOSトランジスタＭＰ3のソースではなく、第１PMOSトランジスタＭＰ1のｐ型基板内のｎウェルとソースとの接続点に接続されており、第４PMOSトランジスタＭＰ4のｐ型基板内のｎウェルも、当該第４PMOSトランジスタＭＰ4のソースではなく、第２PMOSトランジスタＭＰ2のｐ型基板内のｎウェルとソースとの接続点に接続されている。そして、これら４つのPMOSトランジスタＭＰ1、ＭＭＰ2、ＭＰ3、ＭＰ4及び３つコンデンサＣ1、Ｃ2、Ｃbtを含む回路において、図１３Ａに示すように、胃酸電池１０（外部電源）から第３PMOSトランジスタＭＰ3のドレインを通ってソースを抜けて第２コンデンサＣ2（第２補助コンデンサ）に至る回路（破線参照）が、第２補助充電回路２６３として形成される。また、第１コンデンサＣ1（第１補助コンデンサ）から第２PMOSトランジスタＭＰ2のドレインを通ってソースを抜けて昇圧コンデンサＣbtに至る回路（一点鎖線参照）が、第１昇圧充電回路２６２として形成される。更に、図１３Ｂに示すように、胃酸電池１０から第４PMOSトランジスタＭＰ4のドレインを通ってソースを抜けて第１コンデンサＣ1に至る回路（破線参照）が、第１補助充電回路２６１として形成される。第２コンデンサＣ2から第１PMOSトランジスタＭＰ1のドレインを通ってソースを抜けて昇圧コンデンサＣbtに至る回路（一点鎖線参照）が、第２昇圧充電回路２６４として形成される。 【0114】 第１クロックバッファ回路２６５は、PMOSトランジスタＭＰ5とNMOSトランジスタＭＮ1とで構成される前段反転バッファ回路と、PMOSトランジスタＭＰ6とNMOSトランジスタＭＮ2とで構成される後段反転バッファ回路とが、直列接続されて構成される。第１クロックバッファ回路２６５に含まれる前段反転バッファ回路（PMOSトランジスタＭＰ5、NMOSトランジスタＭＮ1）は、それ単体で、第２クロックバッファ回路２６６を構成する。第１クロックバッファ回路２６５及び第２クロックバッファ回路２６６（共通の前段反転バッファ回路）には第１基準クロック電圧CLKS1が入力している。そして、第１クロックバッファ回路２６５は、第１基準クロック電圧CLKS1を２回反転させて、当該第１基準クロック電圧CLKS1と同相のクロック電圧を、第１クロック電圧（１）として、第１PMOSトランジスタＭＰ1のゲートに印加させる。また、第２クロックバッファ回路２６６は、第１基準クロック電圧CLKS1を反転させて、当該第１基準クロック電圧CLKS1と相反関係にあるクロック電圧を、第２クロック電圧（２）として第３PMOSトランジスタＭＰ3のゲートに印加させる。 【0115】 第３クロックバッファ回路２６７は、PMOSトランジスタＭＰ7とNMOSトランジスタＭＮ3とで構成される前段反転バッファ回路と、PMOSトランジスタＭＰ8とNMOSトランジスタＭＮ4とで構成される後段反転バッファ回路とが、直列接続されて構成される。第３クロックバッファ回路２６７に含まれる前段反転バッファ回路（PMOSトランジスタＭＰ7、NMOSトランジスタＭＮ3）が、それ単体で、第４クロックバッファ回路２６８として構成される。第３クロックバッファ回路２６７及び第４クロックバッファ回路２６８（共通の前段反転バッファ回路）には、前記第１基準クロック電圧CLKS1と相反関係にある第２基準クロック電圧CLKS2が入力している。そして、第３クロックバッファ回路２６７は、第２基準クロック電圧CLKS2を２回反転させて、当該第２基準クロック電圧CLKS2と同相、即ち、前記第１基準クロック電圧CLKS1と相反関係にある、クロック電圧を、第２クロック電圧（２）として第２PMOSトランジスタＭＰ2のゲートに印加させる。また、第４クロックバッファ回路２６８は、第２基準クロック電圧CLKS2を反転させて、当該第２基準クロック電圧CLKS2と相反関係にある、即ち、第１基準クロック電圧CLKS1と同相のクロック電圧を、第１クロック電圧（１）として第４PMOSトランジスタＭＰ4のゲートに印加させる。 【0116】 上述した構成の個別昇圧回路２６ａでは、相反関係にある第１基準クロック電圧CLKS1と第２基準クロック電圧CLKS2とが高電圧値と低電圧値との間で繰り返し変化している。その過程で、第１基準クロック電圧CLKS1が高電圧値であって、第２基準クロック電圧CLKS2が低電圧であると、第１クロックバッファ回路２６５から高電圧値の第１クロック電圧（１）としてのクロック電圧が第１PMOSトランジスタＭＰ１のゲートに印加されるとともに、第４クロックバッファ回路２６８から高電圧値の第１クロック電圧（１）としてのクロック電圧が第４PMOSトランジスタＭＰ4のゲートに印加され、第２クロックバッファ回路２６６から低電圧値の第２クロック電圧（２）としてのクロック電圧が第３PMOSトランジスタＭＰ3のゲートに印加されるとともに、第３クロックバッファ回路２６７から低電圧値の第２クロック電圧（２）としてのクロック電圧が第２PMOSトランジスタＭＰ2のゲートに印加される。これにより、第１PMOSトランジスタＭＰ1及び第４PMOSトランジスタＭＰ4がオフ状態で、第２PMOSトランジスタＭＰ２及び第３PMOSトランジスタＭＰ3がオン状態になる。 【0117】 この状態では、図１３Ａに示す第２補助充電回路２６３により、オン状態の第３PMOSトランジスタＭＰ3を通した胃酸電池１０の出力電圧による第２コンデンサＣ2（第２補助コンデンサ）への充電が行われる。これにより、第２コンデンサＣ2の充電電圧（図９におけるＶINSIDE2に対応）が徐々に上昇する。また、同時に、図１３Ａに示す第１昇圧充電回路２６２により、オン状態の第２PMOSトランジスタＭＰ2を通した、既に充電されている第１コンデンサＣ1（第１補助コンデンサ）を介した、第１基準クロック電圧CLKS1（高電圧値：第１クロック電圧（１）に対応）による昇圧コンデンサＣbtへの充電が行われる。これにより、第１コンデンサＣ1の充電電圧（図９におけるＶINSIDE1に対応）が、第１基準クロック電圧CLKS1の高電圧値への立ち上がりによって一気に上昇した（かさ上げされた）後、昇圧コンデンサＣbtへの充電のための放電によって徐々に低下するとともに、昇圧コンデンサＣbtの充電電圧（図９におけるＶ1に対応）が徐々に上昇する。 【0118】 一方、第１基準クロック電圧CLKS1及び第２基準クロック電圧CLKS2が反転すると、第１クロックバッファ回路２６５から低電圧値の第１クロック電圧（１）としてのクロック電圧が第１PMOSトランジスタＭＰ1のゲートに印加されるとともに、第４クロックバッファ回路２６８から低電圧値の第１クロック電圧（１）としてのクロック電圧が第４PMOSトランジスタＭＰ4のゲートに印加され、第２クロックバッファ回路２６６から高電圧値の第２クロック電圧（２）としてのクロック電圧が第３PMOSトランジスタＭＰ3のゲートに印加されるとともに、第３クロックバッファ回路２６７から高電圧値の第２クロック電圧（２）としてのクロック電圧が第２PMOSトランジスタＭＰ2のゲートに印加される。これにより、第１PMOSトランジスタＭＰ1及び第４PMOSトランジスタＭＰ4がオン状態で、第２PMOSトランジスタＭＰ2及び第３PMOSトランジスタＭＰ3がオフ状態に切り換わる。 【0119】 この状態では、第１基準クロック電圧CLKS1の低電圧値への立下りによって、第１コンデンサＣ1の充電電圧（図９におけるＶINSIDE1に対応）が急激に低下した後、図１３Ｂに示す第１補助充電回路２６１により、第１コンデンサＣ1（第１補助コンデンサ）への胃酸電池１０の出力電圧による充電が、オン状態の第４PMOSトランジスタＭＰ4を通して行われる。これにより、前述したように一気に低下した第１コンデンサＣ1（第１補助コンデンサ）の充電電圧（図９におけるＶINSIDE1に対応）が徐々に上昇する。また、同時に、図１３Ｂに示す第２昇圧充電回路２６４により、オン状態の第１PMOSトランジスタＭＰ1を通した、既に充電されている第２コンデンサＣ2（第２補助コンデンサ）を介した、第２基準クロック電圧CLKS2（高電圧値：第２クロック電圧（２）に対応）による昇圧コンデンサＣbtへの充電が行われる。これにより、第２コンデンサＣ2の充電電圧（図９におけるＶINSIDE2に対応）が、第２基準クロックCLK2の高電圧値への立ち上がりによって一気に上昇した（かさ上げされた）後、昇圧コンデンサＣbtの充電のための放電によって徐々に低下するとともに、昇圧コンデンサＣbtの充電電圧（図９におけるＶ1）が徐々に上昇する。 【0120】 以後、第１基準クロック電圧CLKS1及び第２基準クロック電圧CLKS2のそれぞれが高電圧値と低電圧値とを繰り返す過程で、第１クロックバッファ回路２６５が第１基準クロック電圧CLKS1から生成する第１クロック電圧（１）としてのクロック電圧により第１PMOSトランジスタＭＰ1が、第４クロックバッファ回路２６８が第２基準クロック電圧CLKS2から生成する第１クロック電圧（１）としてのクロック電圧により第４PMOSトランジスタＭＰ4が、それぞれ、同相で、オン、オフ動作を繰り返す。一方、第２クロックバッファ回路２６６が第１基準クロック電圧CLKS1から生成する第２クロック電圧（２）としてのクロック電圧により第３PMOSトランジスタＭＰ3が、第３クロックバッファ回路２６７が第２基準クロック電圧CLKS2から生成する第２クロック電圧（２）としてのクロック電圧により第２PMOSトランジスタＭ2が、それぞれ、同相で、即ち、第１PMOSトランジスタＭＰ１及び第４PMOSトランジスタＭＰ4のオン、オフ動作と相反的に、オン、オフ動作を繰り返す。 【0121】 このような第１PMOSトランジスタＭＰ1及び第４PMOSトランジスタＭＰ4のオン、オフ動作、及びそれらのオン、オフ動作と相反した、第２PMOSトランジスタＭＰ2及び第３PMOSトランジスタＭＰ3の上述したオフ、オン動作により、第２コンデンサＣ2（第２補助コンデンサ）への胃酸電池１０の出力電圧による充電、及び充電されている第１コンデンサＣ1（第１補助コンデンサ）を通した第１基準クロック電圧CLKS1（高電圧値）による昇圧コンデンサＣbtへの充電（図１３Ａ参照）と、放電された第１コンデンサＣ1（第１補助コンデンサ）への胃酸電池１０の出力電圧による充電、及び前記充電された第２コンデンサＣ2（第２補助コンデンサ）を通した第２基準クロック電圧CLK2（高電圧値）による昇圧コンデンサＣbtへの充電とが、交互に繰り返し行われる。それにより、昇圧コンデンサＣbtの充電電圧（図９におけるＶ1に対応）が、第１基準クロック電圧CLKS1及び第２基準クロック電圧CLKS2それぞれの電気的特性（電圧値、周波数等）、第１コンデンサＣ1、第２コンデンサＣ2及び昇圧コンデンサＣbtそれぞれの電気的特性（容量値等）に従った特性をもって徐々に上昇していく（昇圧）。具体的には、例えば、図１０に示す特性Ｑに対応した特性に従って昇圧コンデンサＣbtの充電電圧Ｖがある値（目標の電圧値）まで上昇する。 【0122】 上述したような個別昇圧回路２６ａによれば、第２の実施の形態に係る昇圧回路２５の場合（図７、図８Ａ、図８Ｂ参照）と同様に、微弱な胃酸電池１０の出力電圧から確実に前記目標となる電圧まで昇圧することができ、また、第１コンデンサＣ1（第１補助コンデンサ）からと第２コンデンサＣ2（第２補助コンデンサ）からの２系統から昇圧コンデンサＣbtへの充電が交互に行われるので、より効率的に昇圧コンデンサＣbtの充電電圧を昇圧させることができる。また、個別昇圧回路２６ａを構成する第１スイッチングトランジスタ、第２スイッチングトランジスタ、第３スイッチングトランジスタ及び第４スイッチングトランジスタのそれぞれが、ｐ型基板内のｎウェルに形成されるPMOSトランジスタＭＰ1、ＭＰ2、ＭＰ3、ＭＰ4で構成されているので、基板効果を抑制することができ、微弱なクロック電圧であっても、確実にオン、オフ動作することができる。その結果、胃酸電池１０の微弱な出力電圧から更に確実に目標となる電圧まで昇圧させることができる。 【0123】 更に、上述したような個別昇圧回路２６ａによれば、第１基準クロック電圧CLKS1から第１クロックバッファ回路２６５及び第２クロックバッファ回路２６６によって増強的に生成される相反関係にある第１クロック電圧（１）及び第２クロック電圧（２）としての２つのクロック電圧によって、第１PMOSトランジスタＭＰ1及び第３PMOSトランジスタＭＰ3を更に確実にオン、オフ駆動させることができる。また、第１基準クロック電圧CLKS1と相反関係にある第２基準クロック電圧CLKS2から第３クロックバッファ回路２６７及び第４クロックバッファ回路２６８によって増強的に生成される相反関係にある第１クロック電圧（１）及び第２クロック電圧（２）としての２つのクロック電圧によって、第２PMOSトランジスタＭＰ2及び第４PMOSトランジスタＭＰ4を更に確実にオン、オフ駆動させることができる。その結果、胃酸電池１０からの微弱な出力電圧を更に確実に昇圧させることができる。 【0124】 図１２に戻って、直列的に接続される複数段の個別昇圧回路２６ａ、２６ｂ、・・・のそれぞれもまた、第１PMOSトランジスタＭＰ1（第１スイッチングトランジスタ）、第２PMOSトランジスタＭＰ2（第２スイッチングトランジスタ）、第３PMOSトランジスタＭＰ3（第３スイッチングトランジスタ）、第４PMOSトランジスタＭＰ４（第４スイッチングトランジスタ）、第１コンデンサＣ1（第１補助コンデンサ）、第２コンデンサＣ2（第２補助コンデンサ）、昇圧コンデンサＣbt、第１クロックバッファ回路２６５、第２クロックバッファ回路２６６、第３クロックバッファ回路２６７及び第４クロックバッファ回路２６８を有し、前述した初段の個別昇圧回路２５ａと同じ回路構成になっている。そして、第２の実施の形態に係る昇圧回路２５（図７参照）と同様に、初段の個別昇圧回路２６ａ以外の個別昇圧回路２６ｂ、・・・のそれぞれは、前段の個別昇圧回路（２５ａ）における昇圧コンデンサＣbtに充電された電圧を、昇圧の対象となる、供給電圧として入力している。 【0125】 また、初段の個別昇圧回路２６ａ以外の各段の個別昇圧回路２６ｂ、・・・のそれぞれにおいては、第１クロックバッファ回路２６５及び第２クロックバッファ回路２６６に、前段の個別昇圧回路（２５ａ）における第１クロックバッファ回路２６５からのクロック電圧（第１クロック電圧（１）：第１基準クロック電圧CLKS1と同相）が第１基準クロック電圧として入力している。また、第３クロックバッファ回路２６７及び第４クロックバッファ回路２６８に、前段の個別昇圧回路（２５ａ）における第３クロックバッファ回路２６７からのクロック電圧（第２クロック電圧（２）：第２基準クロック電圧CLKS2と同相）が第２基準クロック電圧として入力している。 【0126】 上述したような昇圧回路２５によれば、本発明の第２の実施の形態に係る昇圧回路２５と同様に、複数段の個別昇圧回路２６ａ、２６ｂ、・・・のそれぞれが、確実に目標となる電圧まで昇圧することができるので、胃酸電池１０の微弱な出力電圧からその数倍にもなる最終目標となる出力電圧を確実に得ることができる。また、各段の個別昇圧回路２６ａ、２６ｂ、・・・が確実に目標となる電圧まで昇圧することができるので、ロスを考慮して設けるべき個別昇圧回路を減らす（省く）ことができ、その昇圧回路２５の小型化を図ることができる。更に、各段の個別昇圧回路２６ａ、２６ｂ、・・・のそれぞれが、第１コンデンサＣ1（第１補助コンデンサ）からと第２コンデンサＣ2（第２補助コンデンサ）からの２系統から昇圧コンデンサＣbtへの充電が交互に行われることで、より効率的に昇圧できるので、胃酸電池１０の微弱な出力電圧から最終目標の電圧まで、効率的に昇圧させることができる。 【0127】 また、更に、第１PMOSトランジスタＭＰ1をオン、オフ動作させる第１クロック電圧（１）としてのクロック電圧及び第３PMOSトランジスタをオン、オフ動作させる第２クロック電圧のもとになる第１基準クロック電圧が、前段の第１クロックバッファ回路２６５で増強されたものとなるとともに、第２PMOSトランジスタをオン、オフ駆動させる第２クロック電圧としてのクロック電圧及び第４PMOSトランジスタをオン、オフ動作させる第１クロック電圧としてクロック電圧のもとになる第２基準クロック電圧が、前段の第３クロックバッファ回路で増強されたものとなるので、各段の個別昇圧回路における第１PMOSトランジスタ、第２PMOSトランジスタ、第３PMOSトランジスタ及び第４PMOSトランジスタのそれぞれを確実にオン、オフ動作させることができるようになる。そして、そのクロック電圧の増強の程度は、後段の個別昇圧回路ほど大きくなる。その結果、胃酸電池１０の微弱な出力電圧から最終目標の電圧まで、更に確実に昇圧させることができる。 【0128】 なお、第３の実施の形態に係る昇圧回路２６の各段の個別昇圧回路２６ａ、２６ｂ、・・・において、第１クロックバッファ回路２６５及び第２クロックバッファ回路２６６に第１基準クロック電圧CLKS1そのものを、また、第３クロックバッファ回路２６７及び第４クロックバッファ回路２６８に第２基準クロック電圧CLKS2そのものを入力させるようにしてもよい。 【0129】 また、第３の実施の形態に係る昇圧回路２６の各段の個別昇圧回路２６ａ、２６ｂ、・・・において、第１コンデンサＣ1に、第１基準クロック電圧CLKS1に代えて、前段の第１クロックバッファ回路２６５からの第１クロック電圧（１）としてのクロック電圧（第１基準クロック電圧と同相）を入力させるとともに、第２コンデンサＣ2に、第２基準クロック電圧CLKS1に代えて、前段の第３クロックバッファ回路２６７からの第２クロック電圧（２）としてのクロック電圧（第２基準クロック電圧CLKS1と同相）を入力させるようにするようにしてもよい。 【0130】 更に、第３の実施の形態に係る昇圧回路２６の各段の個別昇圧回路２６ａ、２６ｂ、・・・を４つのPMOSトランジスタではなく、２つのPMOSトランジスタを用いて構成することもできる。この場合、各段の個別昇圧回路は、例えば、図１３Ａ及び図１３Ｂに示す第１PMOSトランジスタＭＰ1及び第３PMOSトランジスタＭＰ3、第１コンデンサＣ1、第２コンデンサＣ２及び昇圧コンデンサＣbtによって、図３Ａ及び図３Ｂに示すような回路に構成される。そして、第１基準クロック電圧CLKS1が第１コンデンサＣ1に入力し、第２クロック電圧CLKS2が第２コンデンサに入力する。更に、第１基準クロック電圧CLKS1から第１PMOSトランジスタＭＰ1のゲートに入力する第１クロック電圧（１）としてのクロック電圧を生成する第１クロックバッファ回路（第１クロックバッファ回路２６５に相当）と、第２基準クロック電圧CLKS2から第３PMOSトランジスタＭＰ3のゲートに入力する第２クロック電圧（２）としてのクロック電圧を生成する第２クロックバッファ回路（第３クロックバッファ回路２６７に相当）とが設けられる。 【0131】 なお、前述した各昇圧回路２１、２５、２６の各段の個別昇圧回路におけるスイッチングトランジスタは、PMOSトランジスタで構成されたが、これに限定されず、他の構造のスイッチングトランジスタでもよい。例えば、ｎ型基板上にｐウェルを設け、その上にNMOSトランジスタを作成することで構成する等でも同様の効果を奏する回路が得られる。 【0132】 また、前述した各昇圧回路２１、２５、２６の初段の個別昇圧回路に接続される外部電源は、胃酸電池１０であったが、これに限定されず、どのような方式の電源であってもよい。更に、各昇圧回路２１、２５、２６は、前述したいわゆる飲み込み型デバイス（図１参照）に搭載されるものに限られず、電源電圧によって動作する種々の電子機器に搭載できるものである。 【0133】 なお、本発明は、前述した実施の形態及びその変形例に限定されるものではない。本発明の趣旨に基づいて種々変形することが可能であり、これらを本発明の範囲から除外するものではない。 【産業上の利用可能性】 【0134】 本発明に係る昇圧回路によれば、 小型化され得るとともに、微弱な電源電圧からより確実に最終目標となる出力電圧を得ることができるという効果を有し、コイル等を用いることなく昇圧する昇圧回路として有用である。 【符号の説明】 【0135】 １０ 胃酸電池 ２０ 電源部 ２１、２５、２６ 昇圧回路 ２１ａ～２１ｄ、２５ａ～２５ｄ、２６ａ、２６ｂ 個別昇圧回路 ３０ 動作回路 ２１１ 補助充電回路 ２１２、 昇圧充電回路 ２５１、２６１ 第１補助充電回路 ２５２、２６２ 第１昇圧充電回路 ２５３、２６３ 第２補助充電回路 ２５４、２６４ 第２昇圧充電回路 ２６５ 第１クロックバッファ回路 ２６６ 第２クロックバッファ回路 ２６７ 第３クロックバッファ回路 ２６８ 第４クロックバッファ回路
図面	【図1】 【図2】 【図3A】 【図3B】 【図4】 【図5】 【図6A】 【図6B】 【図7】 【図8A】 【図8B】 【図9】 【図10】 【図11】 【図12】 【図13A】 【図13B】