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INDIVIDUAL STEP-UP CIRCUIT, STEP-UP CIRCUIT, AND ELECTRONIC APPARATUS NEW_EN meetings

Foreign code F200010165
File No. (S2018-0928-N0)
Posted date Jun 3, 2020
Country WIPO
International application number 2019JP033311
International publication number WO 2020045343
Date of international filing Aug 26, 2019
Date of international publication Mar 5, 2020
Priority data
  • P2018-159617 (Aug 28, 2018) JP
Title INDIVIDUAL STEP-UP CIRCUIT, STEP-UP CIRCUIT, AND ELECTRONIC APPARATUS NEW_EN meetings
Abstract Provided is an individual step-up circuit that makes it possible to more reliably step up from a weak power source voltage to a targeted voltage. This configuration includes: a first PMOS transistor in which an ON/OFF operation is executed by a first clock voltage being applied to a gate; a second PMOS transistor in which an ON/OFF operation is executed by a second clock voltage that is in a mutually exclusive relationship with the first clock voltage being applied to a gate; an auxiliary capacitor; a step-up capacitor; an auxiliary charging circuit 211 for causing the auxiliary capacitor to be charged through the second PMOS transistor by a power source voltage from an external power source when the first PMOS transistor is in the OFF state and the second PMOS transistor is in the ON state; and a step-up charging circuit 212 for causing the step-up capacitor to be charged through the first PMOS transistor by the second clock voltage via the auxiliary capacitor when the first PMOS transistor is in the ON state and a second switching transistor is in an OFF state.
Outline of related art and contending technology BACKGROUND ART
Is Patent Document 1, various types of charge pump circuit (booster circuit) is disclosed. Any of these types of charge pump circuit, a plurality of stages of individual series connected to the booster circuit according to the embodiment. Such a charge pump circuit, each stage of the one or more of the individual in the booster circuit (charge transfer) of the switching transistor is turned on by a clock voltage, by the off operation, the pumping capacitor and the charging to the (step-up capacitor), the pump-up by the clock voltage of the charge voltage of the capacitor, further, the pump of the boosted voltage from the capacitor to the boost circuit of the next transfer are sequentially repeated. Thus, each individual stage of the charging voltage of the booster circuit in the pump capacitor, the voltage VIN input to the charge pump circuit rises toward the downstream are sequentially, independently of the final stage in the boosting circuit, the pump capacitor is higher than the input voltage VIN is stored (storage) voltage. Then, the charge pump circuit (booster circuit) such as an electronic device is mounted, the individual final-stage booster circuit in the pump charge voltage of the capacitor can be used as a power supply voltage.
Such a charge pump circuit according to (booster circuit), without using a coil or the like since it is possible to boost, generally can be miniaturized, as a result, this contributes to miniaturization of the electronic device can be.
Scope of claims (In Japanese)[請求項1]
 高電圧値と該高電圧値より低い低電圧値との間で変化する第1クロック電圧に同期して動作し、前記第1クロック電圧が高電圧値のときオフ状態であって、前記第1クロック電圧が低電圧値のときにオン状態となる第1スイッチングトランジスタと、
 前記第1クロック電圧と相反関係にある第2クロック電圧に同期して動作し、前記第2クロック電圧が高電圧値のときにオフ状態であって、前記第2クロック電圧が低電圧値のときオン状態となる第2スイッチングトランジスタと、
 補助コンデンサと、
  前記第1スイッチングトランジスタがオフ状態で、前記第2スイッチングトランジスタがオン状態となるときに、供給電圧によって前記第2スイッチングトランジスタを通して前記補助コンデンサを充電させる補助充電回路と、
 前記第1スイッチングトランジスタがオン状態で、前記第2スイッチングトランジスタがオフ状態となるときに、前記供給電圧によって充電された前記補助コンデンサを介し、前記第2クロック電圧に対応する電圧によって前記第1スイッチングトランジスタを通して後段の回路に電圧を供給する昇圧充電回路と、を有する個別昇圧回路。

[請求項2]
 前記第1スイッチングトランジスタは、前記第1クロック電圧がゲートに印加する第1PMOSトランジスタであり、
 前記第2スイッチングトランジスタは、前記第2クロック電圧がゲートに印加する第2PMOSトランジスタである、請求項1記載の個別昇圧回路。

[請求項3]
 前記第1PMOSトランジスタのソースが前記後段の回路に接続され、
 前記第2PMOSトランジスタのソースが、前記補助コンデンサに接続されるとともに、前記第1PMOSトランジスタのドレインに接続され、
 前記第2PMOSトランジスタのドレインが前記供給電圧の電源に接続され、
 前記補助充電回路は、前記電源から前記第2PMOSトランジスタのドレインを通ってソースを抜けて前記補助コンデンサに至る回路を含み、
 前記昇圧充電回路は、前記補助コンデンサから前記第1PMOSトランジスタのドレインを通ってソースを抜けて前記後段の回路に至る回路を含む、請求項2記載の個別昇圧回路。

[請求項4]
 前記補助コンデンサを通して前記第2クロック電圧を前記第2PMOSトランジスタのゲートに印加させる回路を有する、請求項3記載の個別昇圧回路。

[請求項5]
 第1基準クロック電圧から前記第1PMOSトランジスタのゲートに前記第1クロック電圧として印加されるクロック電圧を生成する第1クロックバッファ回路と、
 前記第1基準クロック電圧と相反関係にある第2基準クロック電圧から前記第2PMOSトランジスタのゲートに前記第2クロック電圧として印加されるクロック電圧を生成する第2クロックバッファ回路と、を有する請求項3記載の個別昇圧回路。

[請求項6]
 第1PMOSトランジスタと、
 第2PMOSトランジスタと、
  補助コンデンサと、
 後段の回路と、
を備え、
 前記第1PMOSトランジスタのソースが前記後段の回路に接続され、
 前記第2PMOSトランジスタのゲート及びソースが、前記補助コンデンサに接続されるとともに、前記第1PMOSトランジスタのドレインに接続され、
  前記第2PMOSトランジスタのドレインは供給電圧の電源に接続され、
 前記第1PMOSトランジスタのゲートと、前記補助コンデンサとは、相反関係にある第1クロック電圧及び第2クロック電圧にそれぞれ接続される、
個別昇圧回路。

[請求項7]
 前記第1PMOSトランジスタのp型基板内のnウェルが、前記後段の回路に接続され、
 前記第2PMOSトランジスタのp型基板のnウェルが、前記補助コンデンサに接続される、請求項6記載の個別昇圧回路。

[請求項8]
 高電圧値と該高電圧値より低い低電圧値との間で変化する第1クロック電圧に同期して動作し、前記第1クロック電圧が高電圧値のときにオフ状態であって、前記第1クロック電圧が低電圧値のときにオン状態となる、第1スイッチングトランジスタ及び第4スイッチングトランジスタと、
 前記第1クロック電圧と相反関係にある第2クロック電圧に同期して動作し、前記第2クロック電圧が高電圧値のときにオフ状態であって、前記第2クロック電圧が低電圧値のときにオン状態となる、第2スイッチングトランジスタ及び第3スイッチングトランジスタと、
 第1補助コンデンサと、
 第2補助コンデンサと、
  前記第2スイッチングトランジスタがオフ状態で、前記第4スイッチングトランジスタがオン状態となるときに、供給電圧によって前記第4スイッチングトランジスタを通して前記第1補助コンデンサを充電させる第1補助充電回路と、
 前記第2スイッチングトランジスタがオン状態で、前記第4スイッチングトランジスタがオフ状態となるときに、前記供給電圧によって充電された前記第1補助コンデンサを介し、前記第1クロック電圧に対応する電圧によって前記第2スイッチングトランジスタを通して後段の回路に電圧を供給する第1昇圧充電回路と、
 第1スイッチングトランジスタがオフ状態で、前記第3スイッチングトランジスタがオン状態となるときに、前記供給電圧によって前記第3スイッチングトランジスタを通して前記第2補助コンデンサを充電させる第2補助充電回路と、
 前記第1スイッチングトランジスタがオン状態で、前記第3スイッチングトランジスタがオフ状態となるときに、前記供給電圧によって充電された前記第2補助コンデンサを介し、前記第2クロック電圧に対応する電圧によって前記第1スイッチングトランジスタを通して前記後段の回路に電圧を供給する第2昇圧充電回路と、を有する個別昇圧回路。

[請求項9]
 前記第1スイッチングトランジスタは、前記第1クロック電圧がゲートに印加する第1PMOSトランジスタであり、前記第2スイッチングトランジスタは、前記第2クロック電圧がゲートに印加する第2PMOSトランジスタであり、前記第3スイッチングトランジスタは、前記第2クロック電圧がゲートに印加する第3PMOSトランジスタであり、前記第4スイッチングトランジスタは、前記第1クロック電圧がゲートに印加する第4PMOSトランジスタである、請求項8記載の個別昇圧回路。

[請求項10]
 前記第1PMOSトランジスタのソースが後段の回路に接続され、
 前記第2PMOSトランジスタのソースが前記後段の回路に接続され、
 前記第3PMOSトランジスタのソースが、前記第2補助コンデンサに接続されるとともに、前記第1PMOSトランジスタのドレインに接続され、
 前記第4PMOSトランジスタのソースが、前記第1補助コンデンサに接続されるとともに、前記第2PMOSトランジスタのドレインに接続され、
 前記第1補助充電回路は、前記供給電圧の電源から前記第4PMOSトランジスタのドレインを通ってソースを抜けて前記第1補助コンデンサに至る回路を含み、
 前記第2補助充電回路は、前記電源から前記第3PMOSトランジスタのドレインを通ってソースを抜けて前記第2補助コンデンサに至る回路を含み、
 前記第1昇圧充電回路は、前記第1補助コンデンサから、前記第2PMOSトランジスタのドレインを通ってソースを抜けて前記後段の回路に至る回路を含み、
 前記第2昇圧充電回路は、前記第2補助コンデンサから、前記第1PMOSトランジスタのドレインを通ってソースを抜けて前記後段の回路に至る回路を含む、請求項9記載の個別昇圧回路。

[請求項11]
 前記第1補助コンデンサを通して前記第1クロック電圧を前記第1PMOSトランジスタのゲート及び前記第4PMOSトランジスタのゲートに印加させる回路を有する、請求項9または10記載の個別昇圧回路。

[請求項12]
 前記第2補助コンデンサを通して前記第2クロック電圧を前記第2PMOSトランジスタのゲート及び前記第3PMOSトランジスタのゲートに印加させる回路を有する、請求項9乃至11のいずれかに記載の個別昇圧回路。

[請求項13]
 第1基準クロック電圧から前記第1PMOSトランジスタのゲートに前記第1クロック電圧として印加されるクロック電圧を生成する第1クロックバッファ回路と、
 前記第1基準クロック電圧から前記第3PMOSトランジスタのゲートに前記第2クロック電圧として印加されるクロック電圧を生成する第2クロックバッファ回路と、
 前記第1基準クロック電圧と相反関係にある第2基準クロック電圧から前記第2PMOSトランジスタのゲートに前記第2クロック電圧として印加されるクロック電圧を生成する第3クロックバッファ回路と、
 前記第2基準クロック電圧から前記第4PMOSトランジスタのゲートに前記第1クロック電圧として印加されるクロック電圧を生成する第4クロックバッファ回路と、を有する請求項9または10記載の個別昇圧回路。

[請求項14]
 前記第1昇圧充電回路は、前記供給電圧によって充電された前記第1補助コンデンサを介し、前記第1基準クロック電圧によって前記第2PMOSトランジスタを通して前記後段の回路に電圧を供給する回路を含む、請求項13記載の個別昇圧回路。

[請求項15]
 前記第2昇圧充電回路は、前記供給電圧によって充電された前記第2補助コンデンサを介し、前記第2基準クロック電圧によって前記第1PMOSトランジスタを通して前記後段の回路に電圧を供給する回路を含む、請求項13または14記載の個別昇圧回路。

[請求項16]
 第1PMOSトランジスタと、
 第2PMOSトランジスタと、
 第3PMOSトランジスタと、
 第4PMOSトランジスタと、
 第1補助コンデンサと、
 第2補助コンデンサと、
 を備え、
 前記第1PMOSトランジスタのソースが後段の回路に接続され、
 前記第2PMOSトランジスタのソースが前記後段の回路に接続され、
 前記第3PMOSトランジスタのゲート及びソースが、前記第2PMOSトランジスタのゲート及び前記第2補助コンデンサに接続されるとともに、前記第1PMOSトランジスタのドレインに接続され、
 前記第4PMOSトランジスタのソースが、前記第1PMOSトランジスタのゲート及び第1補助コンデンサに接続されるとともに、前記第2PMOSトランジスタのドレインに接続され、
 前記第3PMOSトランジスタのドレイン及び前記第4PMOSトランジスタのドレインは供給電圧の電源に接続され、
 前記第1補助コンデンサ及び前記第2補助コンデンサは、相反関係にある第1クロック電圧及び第2クロック電圧にそれぞれ接続される、個別昇圧回路。

[請求項17]
 前記第1PMOSトランジスタのp型基板のnウェルは、前記後段の回路に接続され、
 前記第2PMOSトランジスタのp型基板のnウェルは、前記後段の回路に接続され、
 前記第3PMOSトランジスタのp型基板のnウェルは、前記第2補助コンデンサに接続され、
 前記第4PMOSトランジスタのp型基板のnウェルは、前記第1補助コンデンサに接続される、請求項16記載の個別昇圧回路。

[請求項18]
 直列的に接続される複数段の個別昇圧回路を有する昇圧回路であって、
 前記複数段の個別昇圧回路のそれぞれは、請求項1乃至7のいずれかに記載の個別昇圧回路を含み、
 初段の個別昇圧回路は、外部電源の電源電圧が前記供給電圧として入力し、初段以外の各段の個別昇圧回路は、前段の前記個別昇圧回路における前記後段の回路に電圧を前記供給電圧として入力する、昇圧回路。

[請求項19]
 前記複数段の個別昇圧回路のそれぞれは、請求項5記載の個別昇圧回路を含み、
 初段以外の各段の個別昇圧回路の前記第1クロックバッファ回路は、前段の個別昇圧回路における前記第1クロックバッファ回路からのクロック電圧を前記第1基準クロック電圧として入力し、
 初段以外の各段の個別昇圧回路の前記第2クロックバッファ回路は、前段の個別昇圧回路における前記第2クロックバッファ回路からのクロック電圧を前記第2基準クロック電圧として入力する、請求項18記載の昇圧回路。

[請求項20]
 直列的に接続される複数段の個別昇圧回路を有する昇圧回路であって、
 前記複数段の個別昇圧回路のそれぞれは、請求項8乃至17のいずれかに記載の個別昇圧回路を含み、
 初段の個別昇圧回路は、外部電源の電源電圧を前記供給電圧として入力し、初段以外の各段の個別昇圧回路は、前段の前記個別昇圧回路における前記後段の回路に充電された電圧を前記供給電圧として入力する、昇圧回路。

[請求項21]
 前記複数段の個別昇圧回路のそれぞれは、請求項13乃至15のいずれかに記載の個別昇圧回路を含み、
 初段以外の各段の個別昇圧回路の前記第1クロックバッファ回路及び前記第2クロックバッファ回路は、前段の個別昇圧回路における前記第1クロックバッファ回路からのクロック電圧を、前記第1基準クロック電圧として入力し、
 初段以外の各段の個別昇圧回路の前記第3クロックバッファ回路及び前記第4クロックバッファ回路は、前段の個別昇圧回路における前記第3クロックバッファ回路からのクロック電圧を第2基準クロック電圧として入力する、請求項20記載の昇圧回路。

[請求項22]
 請求項1乃至17のいずれかに記載の個別昇圧回路を含む昇圧回路、または、請求項18乃至21のいずれかに記載の昇圧回路と、
 前記昇圧回路からの電圧供給により動作する動作回路と、を有する電子機器。
  • Applicant
  • ※All designated countries except for US in the data before July 2012
  • TOHOKU UNIVERSITY
  • Inventor
  • YOSHIDA SHINYA
  • NAKAMURA TSUTOMU
IPC(International Patent Classification)
Specified countries National States: AE AG AL AM AO AT AU AZ BA BB BG BH BN BR BW BY BZ CA CH CL CN CO CR CU CZ DE DJ DK DM DO DZ EC EE EG ES FI GB GD GE GH GM GT HN HR HU ID IL IN IR IS JO JP KE KG KH KN KP KR KW KZ LA LC LK LR LS LU LY MA MD ME MG MK MN MW MX MY MZ NA NG NI NO NZ OM PA PE PG PH PL PT QA RO RS RU RW SA SC SD SE SG SK SL SM ST SV SY TH TJ TM TN TR TT TZ UA UG US UZ VC VN ZA ZM ZW
ARIPO: BW GH GM KE LR LS MW MZ NA RW SD SL SZ TZ UG ZM ZW
EAPO: AM AZ BY KG KZ RU TJ TM
EPO: AL AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HR HU IE IS IT LT LU LV MC MK MT NL NO PL PT RO RS SE SI SK SM TR
OAPI: BF BJ CF CG CI CM GA GN GQ GW KM ML MR NE SN ST TD TG
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