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SPIKE GENERATION CIRCUIT, INFORMATION PROCESSING CIRCUIT, POWER CONVERSION CIRCUIT, DETECTOR, AND ELECTRONIC CIRCUIT meetings

Foreign code F200010258
File No. K205P09WO
Posted date Nov 5, 2020
Country WIPO
International application number 2020JP006045
International publication number WO2020175209
Date of international filing Feb 17, 2020
Date of international publication Sep 3, 2020
Priority data
  • P2019-036951 (Feb 28, 2019) JP
Title SPIKE GENERATION CIRCUIT, INFORMATION PROCESSING CIRCUIT, POWER CONVERSION CIRCUIT, DETECTOR, AND ELECTRONIC CIRCUIT meetings
Abstract This spike generation circuit is provided with: a first CMOS inverter in which an output node is connected to a first node that is an intermediate node connected to an input terminal to which an input signal is input, and which is connected between a first power supply and a second power supply; a switch which is connected between the first power supply and the second power supply in series with the first CMOS inverter; a first inverting circuit which outputs an inversion signal of the first node signal to a control terminal of the switch; and a delay circuit which delays and outputs the first node signal to an input node of the first CMOS inverter, and outputs a single output spike signal to an output terminal.
Outline of related art and contending technology Background Art
A spike generating circuit such as a Neurone circuit used in a Neurone network is known, for example, (Patent Documents 1, 2 and 6). A circuit in which a plurality of inverters are connected in multiple stages is known (, for example, Patent Document 3 _ 5).
Scope of claims (In Japanese)[請求項1]
 入力信号が入力する入力端子に接続された中間ノードである第1ノードに出力ノードが接続され、第1電源と第2電源との間に接続された第1CMOSインバータと、
 前記第1電源と前記第2電源との間に前記第1CMOSインバータと直列に接続されたスイッチと、
 前記第1ノードの信号の反転信号を前記スイッチの制御端子に出力する第1反転回路と、
 前記第1ノードの信号を遅延させ前記第1CMOSインバータの入力ノードに出力し、出力端子に単発の出力スパイク信号を出力する遅延回路と、
を備えるスパイク生成回路。

[請求項2]
 前記第1反転回路は前記第1ノードの信号の反転信号を前記スイッチの制御端子および第2ノードに出力し、
 前記遅延回路は、前記第1反転回路と、前記第2ノードの信号の反転信号を前記第1CMOSインバータの入力ノードおよび前記出力端子が接続された第3ノードに出力する第2反転回路と、を備える請求項1に記載のスパイク生成回路。

[請求項3]
 前記第1反転回路は、前記第1ノードと前記第2ノードとの間に1段または多段に接続され、前記第1ノードに入力ノードが接続され前記第2ノードに出力ノードが接続された奇数個の第2CMOSインバータを含み、
 前記第2反転回路は、前記第2ノードと前記第3ノードとの間に1段または多段に接続され、前記第2ノードに入力ノードが接続され前記第3ノードに出力ノードが接続された奇数個の第3CMOSインバータを含む請求項2に記載のスパイク生成回路。

[請求項4]
 前記第2反転回路は、3個以上の第3CMOSインバータを含む請求項3に記載のスパイク生成回路。

[請求項5]
 前記3個以上の第3CMOSインバータの間の第4ノードに一端が接続され、他端が第1基準電位端子に接続された第1容量素子を備える請求項4に記載のスパイク生成回路。

[請求項6]
 前記第1容量素子の容量値は、前記3個以上の第3CMOSインバータ内の1つのFETのゲート容量値以上である請求項5に記載のスパイク生成回路。

[請求項7]
 一端が前記第1ノードに接続され、他端が第2基準電位端子に接続された第2容量素子を備える請求項1から6のいずれか一項に記載のスパイク生成回路。

[請求項8]
 第1ノードに出力ノードが接続され、第1電源と第2電源との間に接続された第1CMOSインバータと、
 前記第1電源と前記第2電源との間に前記第1CMOSインバータと直列に接続された第1スイッチと、
 前記第1ノードの信号の反転信号を前記第1スイッチの制御端子に出力する反転回路と、
 前記第1ノードの信号を遅延させ前記第1CMOSインバータの入力ノードに出力し、出力端子に単発の出力スパイク信号を出力する遅延回路と、
 前記反転回路内に設けられ、入力信号が入力する入力端子に接続された中間ノードと、
を備えるスパイク生成回路。

[請求項9]
 前記第1CMOSインバータはハイレベルおよびローレベルの一方である第1レベルおよび前記ハイレベルおよび前記ローレベルの他方である第2レベルを出力し、
 前記第1スイッチは、制御端子に前記第1レベルが入力するとオンし、前記制御端子に前記第2レベルが入力するとオフし、
 前記反転回路は、前記第1ノードが前記第1レベルから前記第2レベルとなると前記第1レベルを前記第1スイッチの制御端子に出力する第1反転回路と、前記遅延回路の出力が第2レベルとなると前記第1スイッチの制御端子に第2レベルを出力する第2反転回路と、を備え、
 前記中間ノードは、前記第2反転回路内に設けられている請求項8に記載のスパイク生成回路。

[請求項10]
 前記第2反転回路は、制御端子に前記遅延回路の出力が接続され、前記遅延回路が前記第2レベルを出力すると、前記中間ノードと前記入力信号の初期レベルが供給される電源とを接続する第2スイッチを備える請求項9に記載のスパイク生成回路。

[請求項11]
 入力ノードが前記中間ノードに接続され、出力ノードが前記第1スイッチの制御端子に接続された第2CMOSインバータを備える請求項8から10のいずれか一項に記載のスパイク生成回路。

[請求項12]
 前記第1反転回路は、制御端子が前記第1ノードに接続され、前記第1ノードが前記第2レベルとなると前記第1スイッチの制御端子と前記第1レベルが供給される電源とを接続する第3スイッチを備える請求項10に記載のスパイク生成回路。

[請求項13]
 制御端子が前記第1スイッチの制御端子に接続され、前記第1スイッチの制御端子が前記第2レベルのとき、前記第1ノードを前記第1レベルが供給される電源に接続する第4スイッチを備える請求項8から12のいずれか一項に記載のスパイク生成回路。

[請求項14]
 前記第2電源の電圧は前記第1電源の電圧より高く、
 前記スイッチは、Nチャネルトランジスタでありかつ前記第1ノードと前記第1電源との間に接続されている、または、Pチャネルトランジスタでありかつ前記第1ノードと前記第2電源との間に接続されている請求項1から7のいずれか一項に記載のスパイク生成回路。

[請求項15]
 前記入力信号の電圧を変換した信号を前記中間ノードに出力する電圧変換回路を備え、
 前記遅延回路は、前記入力信号の電圧が所定範囲内のとき前記出力スパイク信号を出力しない請求項1から13のいずれか一項に記載のスパイク生成回路。

[請求項16]
 前記入力信号の立ち上がりの時定数を長くし前記中間ノードに出力する時定数回路を備え、
 前記遅延回路は、前記入力信号が入力した後、前記時定数回路の時定数に関連した遅延時間後に前記出力スパイク信号を出力する請求項1から13のいずれか一項に記載のスパイク生成回路。

[請求項17]
 前記入力信号として入力スパイク信号が入力すると、前記中間ノードの電圧を高くまたは低くする入力回路を備え、
 前記遅延回路は、前記入力スパイク信号が入力する頻度が所定範囲になると、前記出力スパイク信号を出力する請求項1から13のいずれか一項に記載のスパイク生成回路。

[請求項18]
 前記入力信号の時間に対する変化量に応じ前記中間ノードの電圧を変化させる入力回路を備え、
 前記遅延回路は、前記入力信号の時間に対する変化量が所定範囲になると、前記出力スパイク信号を出力する請求項1から13のいずれか一項に記載のスパイク生成回路。

[請求項19]
 請求項1から18のいずれか一項に記載のスパイク生成回路と、
 入力した信号を処理し、前記スパイク生成回路に出力することで、前記スパイク生成回路が前記出力スパイク信号を出力する条件を設定する条件設定回路と、
 前記スパイク生成回路が出力した前記出力スパイク信号を処理するスパイク処理回路と、
を備える情報処理回路。

[請求項20]
 スイッチ素子と、
 請求項1から18のいずれか一項に記載のスパイク生成回路を含み、前記スイッチ素子のオンおよびオフを制御する制御回路と、
を備える電力変換回路。

[請求項21]
 入力端子に入力する入力信号の立ち上がりの時定数を長くし出力ノードから中間ノードに出力する時定数回路と、
 前記中間ノードの電圧が閾値電圧になることに対応して出力端子に単発の出力スパイク信号を出力しかつ前記中間ノードの電圧をリセットする出力回路と、
を備え、
 前記出力回路は、前記入力信号が入力した後、前記時定数回路の時定数に関連した遅延時間後に前記出力スパイク信号を出力するスパイク生成回路。

[請求項22]
 前記時定数回路は、
 一端が前記出力ノードに接続され、他端が第1基準電位端子に接続されたキャパシタと、
 一端が前記入力端子に接続され、他端が前記出力ノードに接続され、両端の電圧差に対応する定電流を生成する定電流素子または定電流回路と、
を備える請求項21に記載のスパイク生成回路。

[請求項23]
 前記定電流回路は、
 電流入力端子および電流出力端子のいずれか一方の端子が前記入力端子に接続され、前記電流入力端子および前記電流出力端子の他方の端子が前記出力ノードに接続された第1トランジスタと、
 電流入力端子および電流出力端子のいずれか一方の端子が順方向接続された第1ダイオードを介し前記入力端子に接続され、前記電流入力端子および前記電流出力端子の他方の端子が逆方向接続された第2ダイオードを介し第2基準電位端子に接続され、制御端子が前記第1トランジスタの制御端子に接続された第2トランジスタと、
を備えるカレントミラー回路である請求項22に記載のスパイク生成回路。

[請求項24]
 前記定電流素子は、逆方向接続されたダイオードまたはオン状態となるように制御端子に電圧が印加されたトランジスタである請求項22に記載のスパイク生成回路。

[請求項25]
 入力端子に入力する入力信号の電圧を変換した信号を中間ノードに出力する電圧変換回路と、
 前記中間ノードの電圧が閾値電圧になることに対応して出力端子に単発の出力スパイク信号を出力しかつ前記中間ノードの電圧をリセットする出力回路と、
を備え、
 前記出力回路は、前記入力信号の電圧が所定範囲内のとき前記出力スパイク信号を出力しないスパイク生成回路。

[請求項26]
 一端が前記中間ノードに接続され、他端が第1基準電位端子に接続されたキャパシタを備え、
 前記電圧変換回路は、
 前記入力端子と第2基準電位端子との間に直列に接続された第1素子および第2素子と、
 一端が前記第1素子と前記第2素子との間のノードに接続され、他端が前記中間ノードに接続された抵抗素子と、
を備える請求項25に記載のスパイク生成回路。

[請求項27]
 前記抵抗の抵抗値と前記キャパシタの容量値の積は前記出力スパイク信号の幅より大きい請求項26に記載のスパイク生成回路。

[請求項28]
 入力端子に入力スパイク信号が入力すると中間ノードの電圧を入力スパイク信号に対応する量高くする、および/または、前記入力端子に入力スパイク信号が入力すると前記中間ノードの電圧を前記入力スパイク信号に対応する量低くする入力回路と、
 前記中間ノードの電圧が閾値電圧となることに対応し出力端子に単発の出力スパイク信号を出力しかつ前記中間ノードの電圧をリセットする出力回路と、
を備え、
 前記出力回路は、前記入力スパイク信号が入力する頻度が所定範囲になると、前記出力スパイク信号を出力し、
 前記入力端子に前記入力スパイク信号が入力しないとき前記中間ノードの電圧は前記入力スパイク信号の幅より長い期間をかけて徐々に低くまたは高くなるスパイク生成回路。

[請求項29]
 複数の入力端子の少なくとも1つに入力スパイク信号が入力すると、中間ノードの電圧を前記入力スパイク信号に対応する量高くする、および/または、前記複数の入力端子の少なくとも1つに入力スパイク信号が入力すると、前記中間ノードの電圧を前記入力スパイク信号の高さに対応する量低くする入力回路と、
 前記中間ノードの電圧が閾値電圧となることに対応し出力端子に単発の出力スパイク信号を出力しかつ前記中間ノードの電圧をリセットする出力回路と、
を備え、
 前記出力回路は、前記複数の入力端子のうち少なくとも2つの入力端子に入力スパイク信号が入力する時刻がある期間内のとき前記出力スパイク信号を出力し、
 前記複数の入力端子に入力スパイク信号が入力しないとき前記中間ノードの電圧を前記入力スパイク信号の幅より長い期間をかけて徐々に低くまたは高くするスパイク生成回路。

[請求項30]
 入力端子に入力する入力信号の時間に対する変化量に応じ中間ノードの電圧を変化させる入力回路と、
 前記中間ノードの電圧が閾値電圧となることに対応し出力端子に単発の出力スパイク信号を出力しかつ前記中間ノードの電圧をリセットする出力回路と、
を備え、
 前記出力回路は、前記入力信号の時間に対する変化量が所定範囲になると、前記出力スパイク信号を出力するスパイク生成回路。

[請求項31]
 第1端と第2端の間を第1電流が流れる第1経路を導通および遮断する第1スイッチと、
 前記第1スイッチが前記第1経路を遮断する遮断期間において、前記第1スイッチより前記第1端および前記第2端のいずれか一方の端側における前記第1経路の第1電圧に基づき、前記第1電流の流れる方向を検出する検出回路と、
を備える検出器。

[請求項32]
 前記第1端と相補的な第3端と前記第2端と相補的な第4端との間を前記第1電流と相補的な第2電流が流れる第2経路を導通および遮断する第2スイッチと、
を備え、
 前記遮断期間は、前記第1スイッチが前記第1経路を遮断しかつ前記第2スイッチが前記第2経路を遮断する期間であり、
 前記検出回路は、前記第1電圧と、前記第2スイッチより前記第3端および前記第4端のうち前記いずれか一方の端と相補的な端側の第2電圧と、に基づき前記第1電流の流れる方向を検出する請求項31に記載の検出器。

[請求項33]
 前記第1経路の前記いずれか一方の端側の寄生容量をC0、前記第2電圧をVref、前記第1電流の絶対値を|Iin|、前記遮断期間の長さをT0とすると、
 C0×Vth/|Iin|<T0である請求項31または32に記載の検出器。

[請求項34]
 請求項31から33のいずれか一項に記載の検出器と、
 前記検出器の検出結果に基づき、オンおよびオフを制御するスイッチ素子と、
を備える電力変換回路。

[請求項35]
 前記請求項32に記載の検出器と、
 前記検出器が前記第1電流の流れる方向を第1方向と検出したとき、前記第2端を第1電源端子に接続し第2電源端子から遮断しかつ前記第4端を前記第2電源端子に接続し前記第1電源端子から遮断し、前記検出器が前記第1電流の流れる方向を前記第1方向と反対方向の第2方向と検出したとき、前記第2端を前記第2電源端子に接続し前記第1電源端子から遮断しかつ前記第4端を前記第1電源端子に接続し前記第2電源端子から遮断するスイッチ回路と、
を備える電力変換回路。

[請求項36]
 入力端子に入力する入力電流の履歴に依存する内部状態が閾値に達すると、ハイレベルまたはローレベルの単発のスパイク信号を出力端子に出力しかつ前記内部状態を初期値にリセットする1または複数のスパイク生成回路と、
 第1入力端子にハイレベルおよびローレベルのいずれか一方のレベルが入力すると、第1出力端子のレベルを前記いずれか一方のレベルに保持する1または複数のメモリ回路と、
を備え、
 1または複数のメモリ回路は、前記1または複数のスパイク生成回路のうち第1スパイク生成回路の入力端子に前記第1出力端子が接続された第1メモリ回路を含む電子回路。

[請求項37]
 前記1または複数のメモリ回路は、前記第1スパイク生成回路の出力端子に第1入力端子が接続された第2メモリ回路を含む請求項36に記載の電子回路。

[請求項38]
 前記1または複数のメモリ回路は、前記第1入力端子にハイレベルが入力すると、前記第1出力端子のレベルをハイレベルに保持しかつ第2出力端子のレベルをローレベルに保持し、第2入力端子にハイレベルが入力すると、前記第1出力端子のレベルをローレベルに保持しかつ前記第2出力端子のレベルをハイレベルに保持する請求項36または37に記載の電子回路。

[請求項39]
 前記1または複数のスパイク生成回路は、前記第1メモリ回路の第2出力端子に入力端子が接続された第2スパイク生成回路を含む請求項38に記載の電子回路。

[請求項40]
 前記1または複数のメモリ回路は、前記第1スパイク生成回路の出力端子に前記第1入力端子が接続された第2メモリ回路を含み、
 前記1または複数のスパイク生成回路は、前記第2メモリ回路の第2入力端子に出力端子が接続された第3スパイク生成回路を含む請求項38または39に記載の電子回路。

[請求項41]
 前記第1スパイク生成回路の出力端子は前記第1メモリ回路の第2入力端子に接続された請求項38に記載の電子回路。

[請求項42]
 一端が前記第1メモリ回路の第1出力端子に接続され、他端に前記第1スパイク生成回路の入力端子に接続され、前記一端と前記他端との電圧差に応じた電流を流す素子または回路を備え、
 前記スパイク生成回路は、入力端子に入力する電流の積分値が閾値に達するとスパイク信号を出力する請求項41に記載の電子回路。

[請求項43]
 1または複数の入力端子にそれぞれハイレベルまたはローレベルが入力し、1または複数の出力端子にそれぞれ前記1または複数の入力端子の入力により一意的に定まるハイレベルまたはローレベルを出力し、前記第1メモリ回路の第1出力端子が前記1または複数の入力端子の少なくとも1つと接続され、前記第1スパイク生成回路の入力端子が前記1または複数の出力端子の少なくとも1つに接続される組み合わせ回路を含む請求項36から42のいずれか一項に記載の電子回路。
  • Applicant
  • ※All designated countries except for US in the data before July 2012
  • JAPAN SCIENCE AND TECHNOLOGY AGENCY
  • Inventor
  • YAJIMA, Takeaki
IPC(International Patent Classification)
Reference ( R and D project ) PRESTO Scientific Innovation for Energy Harvesting Technology AREA
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