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ELECTRONIC CIRCUIT AND BISTABLE CIRCUIT meetings

Foreign code F210010308
File No. J1013-06WO
Posted date Jan 29, 2021
Country WIPO
International application number 2020JP012099
International publication number WO 2020241000
Date of international filing Mar 18, 2020
Date of international publication Dec 3, 2020
Priority data
  • P2019-101720 (May 30, 2019) JP
  • P2019-186042 (Oct 9, 2019) JP
Title ELECTRONIC CIRCUIT AND BISTABLE CIRCUIT meetings
Abstract Provided is an electronic circuit equipped with: a cell array comprising a plurality of memory cells, each of the memory cells being equipped with a bistable circuit equipped with a first inverter circuit and a second inverter circuit that switch between a first mode in which a transfer characteristic does not substantially have hysteresis and a second mode in which the transfer characteristic has hysteresis, an output node and an input node of the first inverter circuit being connected to an input node and an output node of the second inverter circuit, respectively; and a control circuit that, after one or more first memory cells not required to hold data among the plurality of memory cells are powered off, puts the bistable circuit in the remaining one or more second memory cells among the plurality of memory cells into the second mode, and, while the second mode is being maintained, supplies, to the bistable circuit in one or more second memory cells, second power supply voltage which is lower than first power supply voltage to be supplied to the bistable circuit at the time of reading and/or writing of data and at which the bistable circuit in the second mode can hold the data.
Outline of related art and contending technology BACKGROUND ART
It is known that a pseudo nonvolatile SRAM (VNR-SRAM) can be configured using an inverter configured only of CMOS (Complementary Metal Oxide Semiconductor) without using a nonvolatile element (, for example, Patent Document 1). In VNR-SRAM, a dual mode inverter capable of switching between a Schmitt trigger (ST) mode capable of ultra low voltage (ULV) retention and a boost inverter (BI) mode capable of achieving circuit performance equivalent to SRAM at normal voltage is used. This ULV retention can be used for power gating (PG).
A memory circuit using a memory cell (NV-SRAM) having a bistable circuit and a non-volatile element is known (, such as Patent Document 2). At NV-SRAM, the data of the bistable circuit is stored in the non-volatile element and the data of the non-volatile element is restored to the bistable circuit.
At NV-SRAM, a SRAM (Static Random Access Memory) operation of writing (and reading) data to a bistable circuit like a normal SRAM, a sleep operation of lowering a power supply voltage and holding data, A memory circuit is known that performs a store operation for storing data of a bistable circuit in a non-volatile element, a shutdown operation for shutting down a power supply of a memory cell, and a restore operation for writing data stored in the non-volatile memory element back to the bistable circuit (, for example, Patent Document 3). Using store, shutdown, and restore operations enables power gating (PG) by power interruption without losing the storage content of the cell.
A storage circuit is known that, when data stored in a bistable circuit matches data stored in a non-volatile element, performs control (that skips store a store free operation) (, such as Patent Document 4). It is known that a cell array is divided into a plurality of blocks, and the power of the block for which the store operation has been completed is turned off (, for example, Patent Document 5).
Scope of claims (In Japanese)[請求項1]
 各々のメモリセルが、伝達特性にヒステリシスを実質的に有さない第1モードと伝達特性にヒステリシスを有する第2モードとが切り替わる第1インバータ回路および第2インバータ回路を各々備え、前記第1インバータ回路の出力ノードおよび入力ノードは前記第2インバータ回路のそれぞれ入力ノードおよび出力ノードに接続された双安定回路を備える複数のメモリセルを有するセルアレイと、
 前記複数のメモリセルのうちデータを保持しなくてもよい1または複数の第1メモリセルを電源遮断した後、前記複数のメモリセルのうち残りの1または複数の第2メモリセル内の双安定回路を前記第2モードとし、前記第2モードを維持した状態で前記1または複数の第2メモリセル内の双安定回路に、データをリードおよび/またはライトするときに双安定回路に供給される第1電源電圧より低く前記第2モードの双安定回路がデータを保持できる第2電源電圧を供給する制御回路と、
を備える電子回路。

[請求項2]
 前記セルアレイは、各々のブロックが少なくとも2つのメモリセルを含む複数のブロックに分割され、
 前記制御回路は、前記複数のブロックからデータを保持しなくてもよい1または複数の第1ブロックを抽出し、前記1または複数の第1ブロックを電源遮断した後、前記複数のブロックのうち残りの1または複数の第2ブロック内の双安定回路を前記第2モードとし、前記第2モードを維持した状態で前記1または複数の第2ブロック内の双安定回路に前記第2電源電圧を供給する請求項1に記載の電子回路。

[請求項3]
 前記制御回路は、前記1または複数の第2ブロック内の双安定回路を前記第2モードとする前に、前記1または複数の第2ブロックに、前記第1電源電圧より低くかつ前記第2電源電圧より高く前記第1モードの双安定回路がデータを保持できる第3電源電圧を供給する請求項2に記載の電子回路。

[請求項4]
 前記制御回路は、前記1または複数の第2ブロック内の双安定回路に前記第3電源電圧を供給した状態で前記1または複数の第2ブロック内の双安定回路を前記第2モードとする請求項3に記載の電子回路。

[請求項5]
 前記1または複数の第2ブロックは複数の第2ブロックであり、
 前記制御回路は、前記複数の第2ブロックのうち1または複数の第3ブロックの双安定回路に前記第3電源電圧を供給した状態で前記1または複数の第3ブロック内の双安定回路を前記第2モードとし、前記1または複数の第3ブロック内の双安定回路を前記第2モードとした状態で前記第2電源電圧を供給し、その後、前記複数の第2ブロックのうち前記1または複数の第3ブロックとは別の1または複数の第4ブロックの双安定回路に前記第3電源電圧を供給した状態で前記1または複数の第4ブロック内の双安定回路を前記第2モードとし、前記1または複数の第4ブロック内の双安定回路を前記第2モードとした状態で前記第2電源電圧を供給する請求項3に記載の電子回路。

[請求項6]
 前記1または複数の第2ブロックは複数の第2ブロックであり、
 前記制御回路は、前記複数の第2ブロック内の双安定回路に前記第3電源電圧を供給した状態で前記複数の第2ブロック内の双安定回路を前記第2モードとした後、前記複数の第2ブロック内の双安定回路を前記第2モードとした状態で前記第2電源電圧を供給する請求項3に記載の電子回路。

[請求項7]
 前記セルアレイの外に設けられ、外部回路から受信した前記データを保持しなくてもよいブロックを示す情報を記憶する記憶回路を備え、前記制御回路は、前記情報に基づき、前記データを保持しなくてもよい前記1または複数の第1ブロックを抽出する請求項2から6のいずれか一項に記載の電子回路。

[請求項8]
 前記第1インバータ回路および前記第2インバータ回路は、
 ソースが第1電源線に接続され、ドレインが出力ノードに接続され、ゲートが入力ノードに接続された第1導電型のチャネルの第1FETと、
 ソースが前記第1電源線との間に電源電圧が供給される第2電源線に接続され、ドレインが中間ノードに接続され、ゲートが前記入力ノードに接続された前記第1導電型と反対の第2導電型のチャネルの第2FETと、
 ソースが前記中間ノードに接続され、ドレインが前記出力ノードに接続され、ゲートが前記入力ノードに接続された第2導電型のチャネルの第3FETと、
 ソースおよびドレインの一方が前記中間ノードに接続され、前記ソースおよび前記ドレインの他方が制御ノードに接続された第4FETと、
を各々備え、
 前記第1インバータ回路の第4FETのゲートは、前記第1インバータ回路の入力ノード、出力ノード、前記第2インバータ回路の入力ノードおよび出力ノードのいずれか1つのノードに接続され、
 前記第2インバータ回路の第4FETのゲートは、前記第2インバータ回路の入力ノード、出力ノード、前記第1インバータ回路の入力ノードおよび出力ノードのいずれか1つのノードに接続され、
 前記第1インバータ回路の第4FETは、ゲートが前記第1インバータ回路の出力ノードまたは前記第2インバータ回路の入力ノードに接続されているとき第2導電型のチャネルのFETであり、ゲートが前記第1インバータ回路の入力ノードまたは前記第2インバータ回路の出力ノードに接続されているとき第1導電型のチャネルのFETであり、
 前記第2インバータ回路の第4FETは、ゲートが前記第2インバータ回路の出力ノードまたは前記第1インバータ回路の入力ノードに接続されているとき第2導電型のチャネルのFETであり、ゲートが前記第2インバータ回路の入力ノードまたは前記第1インバータ回路の出力ノードに接続されているとき第1導電型のチャネルのFETである請求項1から7のいずれか一項に記載の電子回路。

[請求項9]
 前記第1インバータ回路および前記第2インバータ回路の制御ノードには定バイアスが印加され、前記第1インバータ回路および前記第2インバータ回路は、前記第1電源電圧が供給されるとき前記第1モードとなり、前記第2電源電圧が供給されるとき前記第2モードとなる請求項8に記載の電子回路。

[請求項10]
  ソースが第1電源線に接続され、ドレインが出力ノードに接続され、ゲートが入力ノードに接続された第1導電型のチャネルの第1FETと、
  ソースが前記第1電源線との間に電源電圧が供給される第2電源線に接続され、ドレインが中間ノードに接続され、ゲートが前記入力ノードに接続された前記第1導電型と反対の第2導電型のチャネルの第2FETと、
  ソースが前記中間ノードに接続され、ドレインが前記出力ノードに接続され、ゲートが前記入力ノードに接続された第2導電型のチャネルの第3FETと、
  ソースおよびドレインの一方が前記中間ノードに接続され、前記ソースおよび前記ドレインの他方が制御ノードに接続された第1導電型のチャネルの第4FETと、
を各々備える第1インバータ回路および第2インバータ回路と、
 前記第1インバータ回路の出力ノードおよび前記第2インバータ回路の入力ノードが接続された第1記憶ノードと、
 前記第1インバータ回路の入力ノードおよび前記第2インバータ回路の出力ノードが接続された第2記憶ノードと、を備え、
 前記第1インバータ回路の第4FETのゲートは、前記第1インバータ回路の入力ノードまたは前記第2インバータ回路の出力ノードに接続され、
 前記第2インバータ回路の第4FETのゲートは前記第2インバータ回路の入力ノードまたは前記第1インバータ回路の出力ノードに接続された双安定回路。

[請求項11]
 請求項10に記載の双安定回路と、
 前記電源電圧を、前記双安定回路がデータをライトおよびリード可能な第1電圧と、前記第1電圧より低く前記双安定回路がデータを保持可能な第2電圧と、に切り替えて供給する電源回路と、
を備える電子回路。

[請求項12]
 前記電源回路が前記双安定回路に前記第1電圧および前記第2電圧のいずれを供給するときにも、前記制御ノードには定バイアスが供給される請求項11に記載の電子回路。

[請求項13]
 前記定バイアスは、前記第1電圧が供給されるときの前記第1電源線の電圧と前記第2電源線の電圧との間のバイアスである請求項12に記載の電子回路。

[請求項14]
 前記定バイアスは、前記第1電圧が供給されるときの前記第1電源線の電圧と前記第2電源線の電圧との中間より前記第2電源線の電圧に近い請求項12に記載の電子回路。

[請求項15]
 前記第4FETがPチャネルFETのとき、前記電源回路が前記第1電圧および第2電圧を供給するとき前記制御ノードにそれぞれローレベルおよび前記ローレベルより高いハイレベルを供給し、
 前記第4FETがNチャネルFETのとき、前記電源回路が前記第1電圧および第2電圧を供給するとき前記制御ノードにそれぞれハイレベルおよび前記ハイレベルより低いローレベルを供給する制御回路を備える請求項11に記載の電子回路。

[請求項16]
  ソースが第1電源線に接続され、ドレインが出力ノードに接続され、ゲートが入力ノードに接続された第1導電型のチャネルの第1FETと、
  ソースが前記第1電源線との間に電源電圧が供給される第2電源線に接続され、ドレインが中間ノードに接続され、ゲートが前記入力ノードに接続された前記第1導電型と反対の第2導電型のチャネルの第2FETと、
  ソースが前記中間ノードに接続され、ドレインが前記出力ノードに接続され、ゲートが前記入力ノードに接続された第2導電型のチャネルの第3FETと、
  ソースおよびドレインの一方が前記中間ノードに接続され、前記ソースおよび前記ドレインの他方が制御ノードに接続された第4FETと、
を各々備える第1インバータ回路および第2インバータ回路と、
 前記第1インバータ回路の出力ノードおよび前記第2インバータ回路の入力ノードが接続された第1記憶ノードと、
 前記第1インバータ回路の入力ノードおよび前記第2インバータ回路の出力ノードが接続された第2記憶ノードと、
 を備え、
 前記第1インバータ回路の第4FETのゲートは、前記第1インバータ回路の入力ノード、出力ノード、前記第2インバータ回路の入力ノードおよび出力ノードのいずれか1つのノードに接続され、
 前記第2インバータ回路の第4FETのゲートは、前記第2インバータ回路の入力ノード、出力ノード、前記第1インバータ回路の入力ノードおよび出力ノードのいずれか1つのノードに接続された双安定回路と、
 前記電源電圧を、前記双安定回路がデータをライトおよびリード可能な第1電圧と、前記第1電圧より低く前記双安定回路がデータを保持可能な第2電圧と、に切り替えて供給する電源回路と、
を備え、
 前記電源回路が前記双安定回路に前記第1電圧および前記第2電圧のいずれを供給するときにも、前記制御ノードには定バイアスが供給される電子回路。

[請求項17]
 前記電源回路は、前記電源電圧を前記第1電圧と前記第2電圧とに切り替えるときに、前記第2電源線には一定の第3電圧を供給し、前記第1電源線に供給する電圧をそれぞれ第4電圧と第5電圧とに切り替える請求項16に記載の電子回路。

[請求項18]
 前記定バイアスは、前記第3電圧と前記第4電圧との間のバイアスである請求項17に記載の電子回路。

[請求項19]
 前記第1インバータ回路の第4FETは、ゲートが前記第1インバータ回路の出力ノードまたは前記第2インバータ回路の入力ノードに接続されているとき第2導電型のチャネルのFETであり、ゲートが前記第1インバータ回路の入力ノードまたは前記第2インバータ回路の出力ノードに接続されているとき第1導電型のチャネルのFETであり、
 前記第2インバータ回路の第4FETは、ゲートが前記第2インバータ回路の出力ノードまたは前記第1インバータ回路の入力ノードに接続されているとき第2導電型のチャネルのFETであり、ゲートが前記第2インバータ回路の入力ノードまたは前記第1インバータ回路の出力ノードに接続されているとき第1導電型のチャネルのFETである請求項16から18のいずれか一項に記載の電子回路。

[請求項20]
 各々のメモリセルが、データを揮発的に記憶する双安定回路と、前記双安定回路に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを前記双安定回路にリストアする不揮発性素子と、を備える複数のメモリセルを有するセルアレイと、
 前記セルアレイを電源遮断するときに、前記複数のメモリセルのうち揮発的に書き換えられているかいないかにかわらず不揮発的にストアしなくてもよい1または複数の第1メモリセルを電源遮断し、前記第1メモリセルを電源遮断した後前記複数のメモリセルのうち残りの1または複数の第2メモリセルにおいて双安定回路に揮発的に記憶されたデータを前記不揮発性素子にストアするストア動作を行い、その後前記第2メモリセルを電源遮断する制御回路と、
を備える電子回路。

[請求項21]
 前記セルアレイは、各々のブロックが少なくとも2つのメモリセルを含む複数のブロックに分割され、
 前記制御回路は、前記セルアレイを電源遮断するときに、前記複数のブロックからブロック内のメモリセルが揮発的に書き換えられているかいないかにかわらず不揮発的にストアしなくてもよい1または複数の第1ブロックを抽出し、前記1または複数の第1ブロックを電源遮断し、前記1または複数の第1ブロックを電源遮断した後前記複数のブロックのうち残りの1または複数の第2ブロック内のメモリセルにおいてストア動作を行い、ストア動作の終了した第2ブロックを電源遮断する請求項20に記載の電子回路。

[請求項22]
 前記制御回路は、前記1または複数の第1ブロックを全て電源遮断した後、前記1または複数の第2ブロック内のメモリセルにおいてストア動作を行う請求項21に記載の電子回路。

[請求項23]
 前記セルアレイの外に設けられ、外部回路から受信した前記1または複数の第1ブロックを示す情報を記憶する記憶回路を備え、
 前記制御回路は、前記情報に基づき、前記1または複数の第1ブロックを抽出する請求項21または22に記載の電子回路。

[請求項24]
 前記制御回路は、前記複数のブロックから、ブロック内のメモリセルが揮発的に書き換えられているかいないかにかわらず不揮発的にストアしなくてもよいブロックと、ブロック内のいずれのメモリセルも揮発的に書き換えられていないブロックと、を前記1または複数の第1ブロックとして抽出し、前記1または複数の第1ブロックを電源遮断し、前記1または複数の第1ブロックを電源遮断した後前記複数のブロックのうち残りの1または複数の第2ブロック内のメモリセルにおいてストア動作を行い、ストア動作の終了した第2ブロックを電源遮断する請求項21から23のいずれか一項に記載の電子回路。
  • Applicant
  • ※All designated countries except for US in the data before July 2012
  • JAPAN SCIENCE AND TECHNOLOGY AGENCY
  • Inventor
  • SUGAHARA, Satoshi
  • KITAGATA, Daiki
  • YAMAMOTO, Shuichiro
IPC(International Patent Classification)
Specified countries National States: AE AG AL AM AO AT AU AZ BA BB BG BH BN BR BW BY BZ CA CH CL CN CO CR CU CZ DE DJ DK DM DO DZ EC EE EG ES FI GB GD GE GH GM GT HN HR HU ID IL IN IR IS JO JP KE KG KH KN KP KR KW KZ LA LC LK LR LS LU LY MA MD ME MG MK MN MW MX MY MZ NA NG NI NO NZ OM PA PE PG PH PL PT QA RO RS RU RW SA SC SD SE SG SK SL ST SV SY TH TJ TM TN TR TT TZ UA UG US UZ VC VN WS ZA ZM ZW
ARIPO: BW GH GM KE LR LS MW MZ NA RW SD SL SZ TZ UG ZM ZW
EAPO: AM AZ BY KG KZ RU TJ TM
EPO: AL AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HR HU IE IS IT LT LU LV MC MK MT NL NO PL PT RO RS SE SI SK SM TR
OAPI: BF BJ CF CG CI CM GA GN GQ GW KM ML MR NE SN ST TD TG
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