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ARITHMETIC OPERATION DEVICE AND ARITHMETIC OPERATION SYSTEM UPDATE_EN meetings

Foreign code F210010352
File No. 08792-WO
Posted date Apr 7, 2021
Country WIPO
International application number 2019JP014330
International publication number WO 2019189878
Date of international filing Mar 29, 2019
Date of international publication Oct 3, 2019
Priority data
  • P2018-069568 (Mar 30, 2018) JP
Title ARITHMETIC OPERATION DEVICE AND ARITHMETIC OPERATION SYSTEM UPDATE_EN meetings
Abstract Provided is an arithmetic operation device provided with: a multiplication section in which a plurality of multipliers are divided in units of one or more multipliers in accordance with an arithmetic operation accuracy mode and allocated to one or more groups, and in each of the groups, each multiplier multiplies an individual multiplier factor within at least a partial digit range of a multiplier factor for the group by an individual multiplicand within at least a partial digit range of a multiplicand for the group in accordance with the arithmetic operation accuracy mode; and an addition section in which a plurality of adders are divided in units of one or more adders in accordance with the arithmetic operation accuracy mode and allocated to one or more groups, and the one or more adders allocated to each of the groups add together the multiplication results of the respective multipliers allocated to the group, and output a product of the multiplier factors and the multiplicands.
Outline of related art and contending technology BACKGROUND ART
Conventionally, the double-precision multiplication device has been known. For example, Patent Document 1 of the computing device, one of the 2 multiplier 12, and 13, and ALU37, accumulator 24, and a 25. ALU37 An input section of the, multiplier 12, and the result of multiplication of 13, accumulator 24, given the output of 25.
Scope of claims (In Japanese)[請求項1]
 可変精度で乗算を実行する演算装置であって、
 複数の乗算器を有し、前記複数の乗算器が演算精度モードに応じて1または2以上の乗算器毎に分割されて1または複数のグループのそれぞれに割り当てられ、各グループにおいて各乗算器が演算精度モードに応じて当該グループに対する乗数の少なくとも一部の桁範囲である個別乗数および当該グループに対する被乗数の少なくとも一部の桁範囲である個別被乗数を乗算する乗算部と、
 複数の加算器を有し、前記複数の加算器が演算精度モードに応じて1または2以上の加算器毎に分割されて前記1または複数のグループのそれぞれに割り当てられ、各グループに割り当てられた前記1または2以上の加算器が当該グループに割り当てられた各乗算器による各乗算結果を加算して前記乗数および前記被乗数の積を出力する加算部と、
 演算精度モードに応じて、前記1または複数のグループのそれぞれについて、各乗算器による各乗算結果を、前記1また2以上の加算器における当該乗算結果を加えるべき桁位置へと入力させる第1接続切替器と
 を備える演算装置。

[請求項2]
 前記複数の乗算器のそれぞれは、前記個別乗数および前記個別被乗数を乗算して各桁の和データおよび各桁からの桁上げデータを含む前記乗算結果を出力する請求項1に記載の演算装置。

[請求項3]
 前記複数の乗算器のそれぞれは、1単位ビット長の前記個別乗数および前記個別被乗数を乗算して2単位ビット長の前記乗算結果を出力し、
 前記複数の加算器のそれぞれは、2単位ビット長の複数の入力データを加算して2単位ビット長の和、および前記演算精度モードに応じて上位桁への桁上りを出力する
 請求項1または2に記載の演算装置。

[請求項4]
 2単位ビット長以上の前記乗数および前記被乗数を乗算する少なくとも1つの演算精度モードにおいて、
 前記1または複数のグループのそれぞれについて、
 前記1または2以上の乗算器は、サイクル毎に、前記乗数のうち各乗算器が担当する桁範囲の前記個別乗数と、前記被乗数におけるサイクル毎に上位桁から順に1単位ビット長ずつ選択された前記個別被乗数とを入力して、サイクル毎にそれぞれの前記個別乗数および前記個別被乗数の部分積を前記乗算結果として出力し、
 前記第1接続切替器は、サイクル毎に、前記乗数における最下位側の桁範囲の前記個別乗数および前記個別被乗数の前記部分積が前記1または2以上の加算器における最下位の桁範囲に対応するように、前記1または2以上の乗算器が出力するそれぞれの前記部分積をシフトして前記1または2以上の加算器に入力させて中間結果に加算させ、
 前記演算装置は、前記1または複数のグループのそれぞれについて、サイクル毎に、前記中間結果を上位側に1単位ビット長シフトさせて前記1または2以上の加算器へと入力させる第2接続切替器を更に備える
 請求項1から3のいずれか一項に記載の演算装置。

[請求項5]
 2単位ビット長以上の少なくとも1つの演算精度モードにおいて、前記複数の乗算器および前記複数の加算器は2以上のグループに割り当てられ、
 前記演算装置は、前記2以上のグループのそれぞれについて前記乗数および前記被乗数の積を、複数のサイクルを用いて演算する
 請求項4に記載の演算装置。

[請求項6]
 1単位ビット長の前記乗数および前記被乗数を乗算する演算精度モードにおいて、
 前記複数の乗算器は、各々が1個の乗算器を含む前記複数のグループに割り当てられ、
 各グループに割り当てられた乗算器は、当該グループに割り当てられた1単位ビット長の前記乗数および前記被乗数を乗算する
 請求項4または5に記載の演算装置。

[請求項7]
 前記加算部は、前記複数の加算器のそれぞれに対応してそれぞれ設けられ、前記中間結果における各加算器に対応する桁範囲をそれぞれ保持する複数の中間レジスタを有する請求項4から6のいずれか一項に記載の演算装置。

[請求項8]
 前記複数の加算器のそれぞれは、各桁の和データおよび各桁からの桁上げデータを含む加算結果を出力する第1加算要素を含み、
 前記複数の中間レジスタのそれぞれは、前記中間結果における対応する第1加算要素が出力する桁範囲の和データおよび桁上げデータを保持し、
 前記加算部は、前記複数の加算器のそれぞれに対応してそれぞれ設けられる複数の第2加算要素であって、演算精度モードに応じて1または2以上の第2加算要素毎に分割されて前記1または複数のグループのそれぞれに割り当てられ、各グループにおいて1または2以上の前記第1加算要素が出力する和データおよび桁上げデータを加算して前記乗数および前記被乗数の積として出力する複数の第2加算要素を更に有する
 請求項7に記載の演算装置。

[請求項9]
 可変精度で乗算を実行する演算装置であって、
 各々が1単位ビット長の2つの数を乗算して各桁の和データおよび各桁からの桁上がりデータを含む乗算結果を出力する複数の乗算器を有する乗算部と、
 各々が前記複数の乗算器のうちの少なくとも1つの乗算器による前記乗算結果を含む少なくとも2つの入力データを加算する複数の加算器を有する加算部と、
 演算精度モードに応じて、前記複数の乗算器および前記複数の加算器を、1以上の乗算器および1以上の加算器を含み互いに異なる乗数および被乗数を乗算するグループ毎に分割する分割数と、前記グループにおいて前記1以上の乗算器および前記1以上の加算器を用いて前記乗数および前記被乗数を乗算するのに用いるサイクル数とを選択するモード選択部と
 を備える演算装置。

[請求項10]
 前記モード選択部は、n単位ビット長(nは自然数)の前記乗数および前記被乗数を乗算する演算精度モードにおいて、前記複数の乗算器および前記複数の加算器を、n個の乗算器およびn個の加算器をそれぞれ含む少なくとも1つの前記グループに分割し、
 前記少なくとも1つのグループのそれぞれにおける前記n個の乗算器は、前記グループ毎の前記乗数に含まれる1単位ビット長の桁範囲ずつであるn個の個別乗数のそれぞれと、前記被乗数に含まれる1単位ビット長の桁範囲ずつであるn個の個別被乗数のそれぞれとの乗算を、nサイクルの間、1サイクルにn組ずつ乗算し、
 前記少なくとも1つのグループのそれぞれにおける前記n個の加算器は組み合わされて、nサイクルの間、サイクル毎に同じグループの前記n個の乗算器からの各乗算結果を、前記乗数および前記被乗数の積の中間結果における各乗算結果に応じた桁位置に加算していく、
 請求項9に記載の演算装置。

[請求項11]
 請求項1から10のいずれか一項に記載の演算装置を複数個備える演算ユニットと、
 前記演算ユニットを共有する複数のプロセッサと
 を備える演算システム。
  • Applicant
  • ※All designated countries except for US in the data before July 2012
  • RIKEN
  • Inventor
  • MAKINO Junichiro
  • NITADORI Keigo
  • TSUBOUCHI Miyuki
IPC(International Patent Classification)
Reference ( R and D project ) (In Japanese)計算科学研究センター フラッグシップ2020プロジェクト

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