Top > Search of International Patents > MULTI-STAGE LOGIC RECONFIGURATION DEVICE AND RECONFIGURATION METHOD, LOGIC CIRCUIT CORRECTION DEVICE, AND RECONFIGURABLE MULTI-STAGE LOGIC CIRCUIT

MULTI-STAGE LOGIC RECONFIGURATION DEVICE AND RECONFIGURATION METHOD, LOGIC CIRCUIT CORRECTION DEVICE, AND RECONFIGURABLE MULTI-STAGE LOGIC CIRCUIT achieved

Foreign code F110002468
File No. 5034PCT
Posted date Mar 8, 2011
Country WIPO
International application number 2007JP054100
International publication number WO 2007/113964
Date of international filing Mar 2, 2007
Date of international publication Oct 11, 2007
Priority data
  • P2006-101107 (Mar 31, 2006) JP
Title MULTI-STAGE LOGIC RECONFIGURATION DEVICE AND RECONFIGURATION METHOD, LOGIC CIRCUIT CORRECTION DEVICE, AND RECONFIGURABLE MULTI-STAGE LOGIC CIRCUIT achieved
Abstract Provided is a multi-stage logic circuit reconfiguration device capable of easily reconfiguring a multi-stage logic circuit which can perform logic modification and requires a small mounting area and a low power consumption. For example, when reconfiguring a multi-stage logic circuit accompanying a logic modification for deleting an output vector F(b) of a target logic function F(X) for an input vector (b), uncorrected pq elements are successively selected starting with the pq element (EG) nearest to the output side. Here, among the pq elements of input side as compared to the pq elements which have been selected previously, those elements having an output value for the input vector (b) equal to the output value for the input variable (X) other than the input vector (b) are all considered to have been corrected and not selected. The output value for the selected input vector (b) is rewritten into an invalid value.
Scope of claims (In Japanese)
【請求項1】入力変数をXとする目的論理関数F(X)を関数分解して得られる部分関数のLUTが記憶された複数のpq素子が、前記各部分関数の入出力の接続関係に従って回路的に接続された多段論理回路において、入力ベクトルbに対する前記目的論理関数F(X)の出力ベクトルF(b)を無効値に変更する論理変更に伴い、前記多段論理回路の再構成を行う多段論理回路の再構成装置であって、未修正の前記pq素子のうち出力側に最も近いpq素子EGから順次選択する素子選択手段と、前記pq素子EGのLUTの出力ベクトルのうち前記入力ベクトルbに対する出力ベクトルをcとしたとき、当該出力ベクトルcに対応する入力ベクトルが、前記入力ベクトルb以外にも存在するか否かを検査する対応検査手段と、前記pq素子EGを修正済みとするとともに、当該pq素子EGのLUTにおいて、前記入力ベクトルbが前記出力ベクトルcに一対一に対応する場合、前記入力ベクトルbに対する出力ベクトルcを無効値に書き換える削除修正手段と、を備えたことを特徴とする多段論理回路の再構成装置。

【請求項2】入力変数をXとする目的論理関数F(X)を関数分解して得られる部分関数のLUTが記憶された複数のpq素子が、前記各部分関数の入出力の接続関係に従って回路的に接続された多段論理回路において、前記目的論理関数F(X)の出力ベクトル集合に入力ベクトルbに対する出力ベクトルaを追加する論理変更に伴い、前記多段論理回路の再構成を行う多段論理回路の再構成装置であって、未修正の前記pq素子のうち出力側から最も遠いpq素子EGから順次選択する素子選択手段と、前記pq素子EGが最も出力側ではない場合において、当該pq素子EGを修正済みとするとともに、当該pq素子EGのLUTの出力ベクトルのうち前記入力ベクトルbに対する出力ベクトルcが無効値の場合、当該出力ベクトルcを、当該pq素子の出力ベクトルとして使用していないベクトル値に変更する対応付手段と、前記pq素子EGが最も出力側の場合において、前記pq素子EGのLUTの出力ベクトルのうち前記入力ベクトルbに対する出力ベクトルcを出力ベクトルaに書き換え、当該pq素子EGを修正済みとする追加修正手段と、を備えていることを特徴とする多段論理回路の再構成装置。

【請求項3】入力変数Xの目的論理関数Q(X)を演算する主論理回路について、前記入力変数Xとして入力される各入力ベクトルbのうち特定の対象入力ベクトルbiに対する主論理回路の出力ベクトルQ(bi)を、修正出力ベクトルQ'(bi)に変更する論理回路修正装置であって、前記各対象入力ベクトルbiに対応して、前記各出力ベクトルQ(bi)を修正出力ベクトルQ'(bi)に修正するための修正用ベクトルPiが所定のアドレスAiに登録される補助メモリと、前記補助メモリが出力する修正用ベクトルPiを出力した場合、当該修正用ベクトルPi及び前記主論理回路が出力する出力ベクトルQ(bi)に基づいて、前記修正出力ベクトルQ'(bi)を出力する修正手段と、前記入力変数Xに対して、当該入力変数Xの値が前記対象入力ベクトルbiに等しい場合は前記修正用ベクトルPiが格納された前記補助メモリのアドレスAiを出力するアドレス生成関数F(X)の演算を行うアドレス生成回路と、を備え、前記アドレス生成回路は、前記アドレス生成関数F(X)を関数分解して得られる部分関数のLUTが記憶された複数のpq素子が、前記各部分関数の入出力の接続関係に従って回路的に接続された多段論理回路により構成されており、前記補助メモリは、前記アドレス生成回路が出力するアドレスAiが入力されると、前記修正手段に前記修正用ベクトルPiを出力することを特徴とする論理回路修正装置。

【請求項4】前記修正用ベクトルPiは、対象入力ベクトルbiに対する主論理回路の出力ベクトルQ(bi)との排他論理和が、前記修正出力ベクトルQ'(bi)となる値に設定され、前記補助メモリは、前記アドレス生成回路が出力するアドレスAiが入力されると、前記修正手段に前記修正用ベクトルPiを出力し、それ以外の場合は0を出力するものであり、前記修正手段は、前記補助メモリの出力値と前記主論理回路との排他論理和演算を行うEXORゲートであることを特徴とする請求項3記載の論理回路修正装置。

【請求項5】前記修正手段は、前記主論理回路及び前記補助メモリの出力段にそれぞれ設けられたトライ・ステート・バッファであり、前記アドレス生成回路は、前記入力変数Xに対して、当該入力変数Xの値がいずれの前記対象入力ベクトルbiとも等しくない場合には、無効値を出力するものであり、前記主論理回路の出力段の前記トライ・ステート・バッファは、前記アドレス生成回路の出力値が無効値でない場合にはハイ・インピーダンス、それ以外の場合にはロー・インピーダンス状態となり、前記補助メモリの出力段の前記トライ・ステート・バッファは、前記アドレス生成回路の出力値が無効値の場合にはハイ・インピーダンス、それ以外の場合にはロー・インピーダンス状態となることを特徴とする請求項3記載の論理回路修正装置。

【請求項6】前記補助メモリは、前記アドレス生成回路の最終段のpq素子であることを特徴とする請求項3乃至5の何れか一記載の論理回路修正装置。

【請求項7】前記アドレス生成回路において、入力ベクトルbに対する前記アドレス生成関数F(X)の出力ベクトルF(b)を無効値に変更する論理変更に伴い、前記アドレス生成回路の再構成を行う再構成装置を備え、前記再構成装置は、未修正の前記pq素子のうち出力側に最も近いpq素子EGから順次選択する素子選択手段と、前記pq素子EGのLUTの出力ベクトルのうち前記入力ベクトルbに対する出力ベクトルをcとしたとき、当該出力ベクトルcに対応する入力ベクトルが、前記入力ベクトルb以外にも存在するか否かを検査する対応検査手段と、前記pq素子EGを修正済みとするとともに、当該pq素子EGのLUTにおいて、前記入力ベクトルbが前記出力ベクトルcに一対一に対応する場合、前記入力ベクトルbに対する出力ベクトルcを無効値に書き換える削除修正手段と、を備えたことを特徴とする請求項3乃至6の何れか一記載の論理回路修正装置。

【請求項8】前記アドレス生成回路において、前記アドレス生成関数F(X)の出力ベクトル集合に入力ベクトルbに対する出力ベクトルaを追加する論理変更に伴い、前記アドレス生成回路の再構成を行う再構成装置を備え、前記再構成装置は、未修正の前記pq素子のうち出力側から最も遠いpq素子EGから順次選択する素子選択手段と、前記pq素子EGが最も出力側ではない場合において、当該pq素子EGを修正済みとするとともに、当該pq素子EGのLUTの出力ベクトルのうち前記入力ベクトルbに対する出力ベクトルcが無効値の場合、当該出力ベクトルcを、当該pq素子の出力ベクトルとして使用していないベクトル値に変更する対応付手段と、前記pq素子EGが最も出力側の場合において、前記pq素子EGのLUTの出力ベクトルのうち前記入力ベクトルbに対する出力ベクトルcを出力ベクトルaに書き換え、当該pq素子EGを修正済みとする追加修正手段と、を備えていることを特徴とする請求項3乃至6の何れか一記載の論理回路修正装置。

【請求項9】入力変数をXとする目的論理関数F(X)を関数分解して得られる部分関数のLUTが記憶された複数のpq素子が、前記各部分関数の入出力の接続関係に従って回路的に接続された多段論理回路において、入力ベクトルbに対する前記目的論理関数F(X)の出力ベクトルF(b)を無効値に変更する論理変更に伴い、前記多段論理回路の再構成を行う多段論理回路の再構成方法であって、未修正の前記pq素子のうち出力側に最も近いpq素子EGから順次選択する素子選択ステップと、前記pq素子EGのLUTの出力ベクトルのうち前記入力ベクトルbに対する出力ベクトルをcとしたとき、当該出力ベクトルcに対応する入力ベクトルが、前記入力ベクトルb以外にも存在するか否かを検査する対応検査ステップと、前記pq素子EGを修正済みとするとともに、当該pq素子EGのLUTにおいて、前記入力ベクトルbが前記出力ベクトルcに一対一に対応する場合、前記入力ベクトルbに対する出力ベクトルcを無効値に書き換える削除修正ステップと、を繰り返し実行することを特徴とする多段論理回路の再構成方法。

【請求項10】入力変数をXとする目的論理関数F(X)を関数分解して得られる部分関数のLUTが記憶された複数のpq素子が、前記各部分関数の入出力の接続関係に従って回路的に接続された多段論理回路において、前記目的論理関数F(X)の出力ベクトル集合に入力ベクトルbに対する出力ベクトルaを追加する論理変更に伴い、前記多段論理回路の再構成を行う多段論理回路の再構成方法であって、未修正の前記pq素子のうち出力側から最も遠いpq素子EGから順次選択する素子選択ステップと、前記pq素子EGが最も出力側ではない場合において、当該pq素子EGを修正済みとするとともに、当該pq素子EGのLUTの出力ベクトルのうち前記入力ベクトルbに対する出力ベクトルcが無効値の場合、当該出力ベクトルcを、当該pq素子の出力ベクトルとして使用していないベクトル値に変更する対応付ステップと、前記pq素子EGが最も出力側の場合において、前記pq素子EGのLUTの出力ベクトルのうち前記入力ベクトルbに対する出力ベクトルcを出力ベクトルaに書き換え、当該pq素子EGを修正済みとする追加修正ステップと、を繰り返し実行することを特徴とする多段論理回路の再構成方法。

【請求項11】入力変数をXとする目的論理関数F(X)を関数分解して得られる部分関数のLUTが記憶された複数のpq素子が、前記各部分関数の入出力の接続関係に従って回路的に接続された再構成可能な多段論理回路であって、入力ベクトルbに対する前記目的論理関数F(X)の出力ベクトルF(b)を無効値に変更する論理変更に伴い、前記多段論理回路の再構成を行う再構成回路を備え、前記再構成回路は、未修正の前記pq素子のうち出力側に最も近いpq素子EGから順次選択する素子選択手段と、前記pq素子EGのLUTの出力ベクトルのうち前記入力ベクトルbに対する出力ベクトルをcとしたとき、当該出力ベクトルcに対応する入力ベクトルが、前記入力ベクトルb以外にも存在するか否かを検査する対応検査手段と、前記pq素子EGを修正済みとするとともに、当該pq素子EGのLUTにおいて、前記入力ベクトルbが前記出力ベクトルcに一対一に対応する場合、前記入力ベクトルbに対する出力ベクトルcを無効値に書き換える削除修正手段と、を備えたことを特徴とする再構成可能な多段論理回路。

【請求項12】入力変数をXとする目的論理関数F(X)を関数分解して得られる部分関数のLUTが記憶された複数のpq素子が、前記各部分関数の入出力の接続関係に従って回路的に接続された再構成可能な多段論理回路であって、前記目的論理関数F(X)の出力ベクトル集合に入力ベクトルbに対する出力ベクトルaを追加する論理変更に伴い、前記多段論理回路の再構成を行う再構成回路を備え、前記再構成回路は、未修正の前記pq素子のうち出力側から最も遠いpq素子EGから順次選択する素子選択手段と、前記pq素子EGが最も出力側ではない場合において、当該pq素子EGを修正済みとするとともに、当該pq素子EGのLUTの出力ベクトルのうち前記入力ベクトルbに対する出力ベクトルcが無効値の場合、当該出力ベクトルcを、当該pq素子の出力ベクトルとして使用していないベクトル値に変更する対応付手段と、前記pq素子EGが最も出力側の場合において、前記pq素子EGのLUTの出力ベクトルのうち前記入力ベクトルbに対する出力ベクトルcを出力ベクトルaに書き換え、当該pq素子EGを修正済みとする追加修正手段と、を備えていることを特徴とする再構成可能な多段論理回路。
  • Applicant
  • ※All designated countries except for US in the data before July 2012
  • KYUSHU INSTITUTE OF TECHNOLOGY
  • Inventor
  • SASAO, Tsutomu
IPC(International Patent Classification)
Specified countries AE(UTILITY MODEL),AG,AL(UTILITY MODEL),AM(PROVISIONAL PATENT)(UTILITY MODEL),AT(UTILITY MODEL),AU,AZ(UTILITY MODEL),BA,BB,BG(UTILITY MODEL),BR(UTILITY MODEL),BW,BY(UTILITY MODEL),BZ(UTILITY MODEL),CA,CH,CN(UTILITY MODEL),CO(UTILITY MODEL),CR(UTILITY MODEL),CU(INVENTOR'S CERTIFICATE),CZ(UTILITY MODEL),DE(UTILITY MODEL),DK(UTILITY MODEL),DM,DZ,EC(UTILITY MODEL),EE(UTILITY MODEL),EG(UTILITY MODEL),ES(UTILITY MODEL),FI(UTILITY MODEL),GB,GD,GE(UTILITY MODEL),GH,GM,GT,HN,HR(CONSENSUAL PATENT),HU(UTILITY MODEL),ID,IL,IN,IS,JP(UTILITY MODEL),KE(UTILITY MODEL),KG(UTILITY MODEL),KM,KN,KP(INVENTOR'S CERTIFICATE)(UTILITY MODEL),KR(UTILITY MODEL),KZ(PROVISIONAL PATENT)(UTILITY MODEL),LA,LC,LK,LR,LS(UTILITY MODEL),LT,LU,LY,MA,MD(UTILITY MODEL),MG,MK,MN,MW,MX(UTILITY MODEL),MY(UTILITY-INNOVATION),MZ(UTILITY MODEL),NA,NG,NI(UTILITY MODEL),NO,NZ,OM,PG,PH(UTILITY MODEL),PL(UTILITY MODEL),PT(UTILITY MODEL),RO,RS(PETTY PATENT),RU(UTILITY MODEL),SC,SD,SE,SG,SK(UTILITY MODEL),SL(UTILITY MODEL),SM,SV,SY,TJ(UTILITY MODEL),TM(PROVISIONAL PATENT),TN,TR(UTILITY MODEL),TT(UTILITY CERTIFICATE),TZ,UA(UTILITY MODEL),UG(UTILITY CERTIFICATE),US,UZ(UTILITY MODEL),VC(UTILITY CERTIFICATE),VN,ZA,ZM,ZW,EP(AT,BE,BG,CH,CY,CZ,DE,DK,EE,ES,FI,FR,GB,GR,HU,IE,IS,IT,LT,LU,LV,MC,MT,NL,PL,PT,RO,SE,SI,SK,TR),OA(BF(UTILITY MODEL),BJ(UTILITY MODEL),CF(UTILITY MODEL),CG(UTILITY MODEL),CI(UTILITY MODEL),CM(UTILITY MODEL),GA(UTILITY MODEL),GN(UTILITY MODEL),GQ(UTILITY MODEL),GW(UTILITY MODEL),ML(UTILITY MODEL),MR(UTILITY MODEL),NE(UTILITY MODEL),SN(UTILITY MODEL),TD(UTILITY MODEL),TG(UTILITY MODEL)),AP(BW,GH,GM,KE,LS,MW,MZ,NA,SD,SL,SZ,TZ,UG,ZM,ZW),EA(AM,AZ,BY,KG,KZ,MD,RU,TJ,TM)
Please contact us by E-mail or facsimile if you have any interests on this patent.

PAGE TOP

close
close
close
close
close
close