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CONVERTER CIRCUIT, ANALOG/DIGITAL CONVERTER, AND METHOD FOR GENERATING DIGITAL SIGNALS CORRESPONDING TO ANALOG SIGNALS

Foreign code F110002587
File No. S2006-1058-C0
Posted date Mar 28, 2011
Country WIPO
International application number 2007JP061633
International publication number WO 2007/142327
Date of international filing Jun 8, 2007
Date of international publication Dec 13, 2007
Priority data
  • P2006-160152 (Jun 8, 2006) JP
Title CONVERTER CIRCUIT, ANALOG/DIGITAL CONVERTER, AND METHOD FOR GENERATING DIGITAL SIGNALS CORRESPONDING TO ANALOG SIGNALS
Abstract A charge in accordance with an analog signal (Vi) is stored in each of first and second capacitors (25,27). A digital signal (VDIGN) having digital values (e.g., D1,D0) corresponding to the analog signal (Vi) is generated. The second capacitor (27) is connected between the output (21c) of an operational amplifier circuit (21) and an inverting input (21a) thereof, and an analog signal (VD/A) in accordance with the digital signal (VDIGN) is supplied to an end (25a) of the first capacitor, so that a first converted value (VOUT1) is developed at the output (21c) of the operational amplifier circuit (21). The first capacitor (25) and a third capacitor (33) are connected between the output (21c) of the operational amplifier circuit (21) and the inverting input (21a) thereof, and the analog signal (VD/A) is supplied to an end (27a) of the second capacitor, so that a second converted value (VOUT2) is developed at the output (21c) of the operational amplifier circuit (21).
Scope of claims (In Japanese)
【請求項1】アナログディジタル変換器のための変換回路であって、入力アナログ信号を第1の期間に受けると共に該入力アナログ信号に対応した変換アナログ信号を前記第1の期間と異なる第2の期間に受けるための第1の入力、前記入力アナログ信号を前記第1の期間に受けると共に前記変換アナログ信号を前記第1および第2の期間と異なる第3の期間に受けるための第2の入力、第1~第3のキャパシタ並びに演算増幅回路を有するゲインステージを備え、前記第1の期間に、前記第1および第2のキャパシタが前記第1および第2の入力と前記演算増幅回路の反転入力との間にそれぞれ接続され、前記アナログ信号に応じた電荷が前記第1および第2の入力を介してそれぞれ前記第1および第2のキャパシタに蓄積され、前記第2の期間に、前記演算増幅回路の前記出力と前記反転入力との間に前記第2のキャパシタが接続され、前記第1の入力を介して前記第1のキャパシタに加えられた前記変換アナログ信号に応答して前記演算増幅回路の出力に第1の演算値が生成されると共に前記第1の演算値が前記第3のキャパシタに格納され、前記第3の期間に、前記第2のキャパシタが前記第2の入力と前記演算増幅回路の前記出力との間に接続されると共に前記演算増幅回路の出力と前記反転入力との間に前記第1および第3のキャパシタが接続され、前記第2の入力を介して前記第2のキャパシタに加えられた前記変換アナログ信号に応答して前記演算増幅回路の前記出力に第2の演算値が生成される、ことを特徴とする変換回路。

【請求項2】前記入力アナログ信号を受ける入力と、前記第1の入力と前記入力との間に接続されており前記第1の期間に前記入力アナログ信号のサンプリングを行うための第1のサンプリングスイッチと、前記第2の入力と前記入力との間に接続されており前記第1の期間に前記入力アナログ信号のサンプリングを行うための第2のサンプリングスイッチと、前記入力に接続されており、所定のビット数からなるディジタル信号を前記入力アナログ信号に応じて生成するサブA/D変換回路と、前記サブA/D変換回路に接続されており、前記ディジタル信号に応じて制御信号を前記第2の期間および前記第3の期間に提供するための論理回路と、前記論理回路に接続されており、前記第2および第3の期間に前記変換アナログ信号を提供するD/A変換回路とを備え、前記変換アナログ信号は前記制御信号に応じて生成される、ことを特徴とする請求項1に記載された変換回路。

【請求項3】前記サブA/D変換回路は、前記入力アナログ信号を所定の基準信号と比較すると共に比較結果信号を提供するコンパレータを含む、ことを特徴とする請求項2に記載された変換回路。

【請求項4】前記サブA/D変換回路は、前記入力アナログ信号を所定の2つの基準信号と比較することによって3値の冗長ディジタル信号を生成する、ことを特徴とする請求項2に記載された変換回路。

【請求項5】前記第1のキャパシタは、前記第1の入力に接続された一端と前記演算増幅回路の反転入力に接続された他端とを有し、前記第2のキャパシタは、前記第2の入力に接続された一端と前記演算増幅回路の前記反転入力に接続された他端とを有し、第3のキャパシタは、前記演算増幅回路の前記出力に接続された一端と他端とを有し、前記ゲインステージは、前記第2のキャパシタの前記一端と前記演算増幅回路の出力との間に接続されており前記第2の期間に前記第2のキャパシタを前記演算増幅回路の前記反転入力と前記演算増幅回路の前記出力との間に接続するための第1のスイッチと、前記第1のキャパシタの前記一端と前記演算増幅回路の前記出力との間に接続されており前記第3の期間に前記第1のキャパシタを前記演算増幅回路の前記出力と前記反転入力との間に接続するための第2のスイッチと、前記第3のキャパシタの前記他端と前記反転入力との間に接続されており前記第3の期間に前記第3のキャパシタを前記記演算増幅回路の前記出力と前記反転入力との間に接続するための第3のスイッチと、前記第3のキャパシタの前記他端と基準電位線との間に接続されており前記第1および第2の期間に前記第3のキャパシタの前記他端に基準電位を提供するための第4のスイッチとを含む、ことを特徴とする請求項1~請求項4のいずれか一項に記載された変換回路。

【請求項6】前記ゲインステージは、入力アナログ相補信号を前記第1の期間に受けると共に前記第2の期間に変換アナログ相補信号を受けるための第1の相補入力と、前記入力アナログ相補信号を前記第1の期間に受けると共に前記第3の期間に前記変換アナログ相補信号を受けるための第2の相補入力と、前記第1の相補入力に接続された一端と前記演算増幅回路の前記非反転入力に接続された他端とを有する第4のキャパシタと、前記第2の相補入力に接続された一端と前記演算増幅回路の前記非反転入力に接続された他端とを有する第5のキャパシタと、前記第5のキャパシタの前記一端と前記演算増幅回路の相補出力との間に接続されており前記第2の期間に前記第5のキャパシタを前記演算増幅回路の前記非反転入力と前記相補出力との間に接続するための第5のスイッチと、前記第4のキャパシタの前記一端と前記演算増幅回路の前記相補出力との間に接続されており前記第3の期間に前記第4のキャパシタを前記演算増幅回路の前記相補出力と前記非反転入力との間に接続するための第6のスイッチと、前記演算増幅回路の前記相補出力に接続された一端と他端とを有する第6のキャパシタと、前記第6のキャパシタの前記他端と前記非反転入力との間に接続されており前記第3の期間に前記第6のキャパシタを前記記演算増幅回路の前記相補出力と前記非反転入力との間に接続するための第7のスイッチと、前記第6のキャパシタの前記他端と基準電位線との間に接続されており前記第1および第2の期間に前記第6のキャパシタの前記他端に基準電位を提供するための第8のスイッチとを含む、ことを特徴とする請求項5に記載された変換回路。

【請求項7】第1のAD変換段を備え、前記第1のAD変換段は、入力アナログ信号を受ける入力および残余アナログ信号を提供するアナログ出力を有しており、一又は複数の第2のAD変換段を備え、前記第2のAD変換段の各々は、前段のAD変換段からの残余アナログ信号を受ける入力および当該AD変換段の残余アナログ信号を提供するアナログ出力を有しており、前記第1および第2のAD変換段は直列に接続されており、前記第1のAD変換段は、請求項1から請求項6のいずれか一項に記載された変換回路を含み、前記第1のAD変換段は、所定のビット数から成るディジタル信号を提供するディジタル出力を含み、前記第2のAD変換段の各々は、前記所定のビット数から成るディジタル信号を提供するディジタル出力を含む、ことを特徴とするアナログディジタル変換器。

【請求項8】前記第2のAD変換段は、請求項1から請求項6のいずれか一項に記載された変換回路を含む、ことを特徴とする請求項7に記載されたアナログディジタル変換器。

【請求項9】前記第1のAD変換段の前記入力に接続されておりアナログ信号を保持するためのサンプル/ホールド回路と、前記直列に接続された第1および第2のAD変換段のうちの最終変換段のアナログ出力に接続されておりディジタル信号を提供するディジタル出力を有する追加のアナログディジタル変換回路と、前記第1のAD変換段の前記ディジタル出力、前記第2のAD変換段の前記ディジタル出力および前記追加のアナログディジタル変換回路の前記ディジタル出力に接続されたディジタル論理回路とを備え、前記ディジタル論理回路は前記入力アナログ信号に対応したディジタル信号を提供する、ことを特徴とする請求項7または請求項8に記載されたアナログディジタル変換器。

【請求項10】前記第2のAD変換段の数は1であり、当該アナログディジタル変換器は、前記第1のAD変換段の前記入力と前記第2のAD変換段の前記アナログ出力との間に接続されたフィードバックスイッチを更に備える、ことを特徴とする請求項8に記載されたアナログディジタル変換器。

【請求項11】前記第1のAD変換段の前記ディジタル出力および前記第2のAD変換段の前記ディジタル出力に接続されたディジタル論理回路を更に備え、前記ディジタル論理回路は、前記入力アナログ信号に対応しており複数のビット数からなるディジタル信号を提供する、ことを特徴とする請求項10に記載されたアナログディジタル変換器。

【請求項12】アナログ信号を保持するためのサンプル/ホールド回路と、前記第1のAD変換段の前記入力と前記サンプル/ホールド回路の出力との間に接続されておりサンプリング期間中に前記入力アナログ信号を提供するためのスイッチとを更に備え、前記フィードバックスイッチは、前記サンプリング期間中と異なるフィードバック期間中に、前記第2のAD変換段の前記出力から前記第1のAD変換段の前記入力への経路を提供する、ことを特徴とする請求項10または請求項11に記載されたアナログディジタル変換器。

【請求項13】ゲインステージを用いて、入力アナログ信号に対応したディジタル信号を生成する方法であって、前記ゲインステージは第1~第3のキャパシタおよび演算増幅回路を含み、前記第1および第2のキャパシタの一端は前記演算増幅回路の反転入力に接続されており、前記第3のキャパシタの一端は前記演算増幅回路の出力に接続されており、当該方法は、前記第1のキャパシタおよび前記第2のキャパシタの各々に、前記入力アナログ信号に応じた電荷を蓄積すると共に、所定のビット数からなるディジタル値を有しており前記入力アナログ信号に応じたディジタル信号を生成する第1のステップと、前記第2のキャパシタを前記演算増幅回路の前記出力と前記反転入力との間に接続すると共に前記第1のキャパシタの前記一端に該ディジタル信号に応じた変換アナログ信号を供給することによって、前記入力アナログ信号に関連した第1の変換値を前記演算増幅回路の前記出力に生成し、前記第1および第2のキャパシタの前記電荷を再配置すると共に前記第1の変換値に対応する電荷を前記第3のキャパシタに蓄積する第2のステップと、前記第1および第3のキャパシタを前記演算増幅回路の前記出力と前記反転入力との間に接続すると共に前記第2のキャパシタの前記一端に該ディジタル信号に応じた変換アナログ信号を供給することによって、前記入力アナログ信号に関連した第2の変換値を前記演算増幅回路の前記出力に生成すると共に、前記第1、第2および第3のキャパシタの前記電荷を再配置する第3のステップとを備える、ことを特徴とする方法。

【請求項14】当該ゲインステージにおける前記第2の変換値を前記アナログ信号として次段のゲインステージに提供するステップと、前記次段のゲインステージにおいて前記第1~第3のステップを行うステップとを更に備える、ことを特徴とする請求項13に記載された方法。

【請求項15】前段のゲインステージにおいて前記第1~第3のステップを行うステップと、前記前段のゲインステージの第2の変換値を前記アナログ信号として当該ゲインステージに提供するステップとを更に備える、ことを特徴とする請求項13または請求項14に記載された方法。
  • Applicant
  • ※All designated countries except for US in the data before July 2012
  • NATIONAL UNIVERSITY CORPORATION SHIZUOKA UNIVERSITY
  • Inventor
  • KAWAHITO, Shoji
IPC(International Patent Classification)
Specified countries AE(UTILITY MODEL),AG,AL(UTILITY MODEL),AM(PROVISIONAL PATENT)(UTILITY MODEL),AT(UTILITY MODEL),AU,AZ(UTILITY MODEL),BA,BB,BG(UTILITY MODEL),BH,BR(UTILITY MODEL),BW,BY(UTILITY MODEL),BZ(UTILITY MODEL),CA,CH,CN(UTILITY MODEL),CO(UTILITY MODEL),CR(UTILITY MODEL),CU(INVENTOR'S CERTIFICATE),CZ(UTILITY MODEL),DE(UTILITY MODEL),DK(UTILITY MODEL),DM,DO,DZ,EC(UTILITY MODEL),EE(UTILITY MODEL),EG(UTILITY MODEL),ES(UTILITY MODEL),FI(UTILITY MODEL),GB,GD,GE(UTILITY MODEL),GH,GM,GT,HN,HR(CONSENSUAL PATENT),HU(UTILITY MODEL),ID,IL,IN,IS,JP(UTILITY MODEL),KE(UTILITY MODEL),KG(UTILITY MODEL),KM,KN,KP(INVENTOR'S CERTIFICATE)(UTILITY MODEL),KR(UTILITY MODEL),KZ(PROVISIONAL PATENT)(UTILITY MODEL),LA,LC,LK,LR,LS(UTILITY MODEL),LT,LU,LY,MA,MD(UTILITY MODEL),MG,MK,MN,MW,MX(UTILITY MODEL),MY(UTILITY-INNOVATION),MZ(UTILITY MODEL),NA,NG,NI(UTILITY MODEL),NO,NZ,OM,PG,PH(UTILITY MODEL),PL(UTILITY MODEL),PT(UTILITY MODEL),RO,RS(PETTY PATENT),RU(UTILITY MODEL),SC,SD,SE,SG,SK(UTILITY MODEL),SL(UTILITY MODEL),SM,SV,SY,TJ(UTILITY MODEL),TM(PROVISIONAL PATENT),TN,TR(UTILITY MODEL),TT(UTILITY CERTIFICATE),TZ,UA(UTILITY MODEL),UG(UTILITY CERTIFICATE),US,UZ(UTILITY MODEL),VC(UTILITY CERTIFICATE),VN,ZA,ZM,ZW,EP(AT,BE,BG,CH,CY,CZ,DE,DK,EE,ES,FI,FR,GB,GR,HU,IE,IS,IT,LT,LU,LV,MC,MT,NL,PL,PT,RO,SE,SI,SK,TR),OA(BF(UTILITY MODEL),BJ(UTILITY MODEL),CF(UTILITY MODEL),CG(UTILITY MODEL),CI(UTILITY MODEL),CM(UTILITY MODEL),GA(UTILITY MODEL),GN(UTILITY MODEL),GQ(UTILITY MODEL),GW(UTILITY MODEL),ML(UTILITY MODEL),MR(UTILITY MODEL),NE(UTILITY MODEL),SN(UTILITY MODEL),TD(UTILITY MODEL),TG(UTILITY MODEL)),AP(BW,GH,GM,KE,LS,MW,MZ,NA,SD,SL,SZ,TZ,UG,ZM,ZW),EA(AM,AZ,BY,KG,KZ,MD,RU,TJ,TM)
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