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ANALOG DIGITAL CONVERTER, A/D CONVERSION STAGE, METHOD FOR GENERATING DIGITAL SIGNAL CORRESPONDING TO ANALOG SIGNAL, AND METHOD FOR GENERATING SIGNAL INDICATING CONVERSION ERROR IN THE A/D CONVERSION STAGE

Foreign code F110002588
File No. S2006-1059-C0
Posted date Mar 28, 2011
Country WIPO
International application number 2007JP061635
International publication number WO 2007/142328
Date of international filing Jun 8, 2007
Date of international publication Dec 13, 2007
Priority data
  • P2006-160159 (Jun 8, 2006) JP
  • P2006-198380 (Jul 20, 2006) JP
Title ANALOG DIGITAL CONVERTER, A/D CONVERSION STAGE, METHOD FOR GENERATING DIGITAL SIGNAL CORRESPONDING TO ANALOG SIGNAL, AND METHOD FOR GENERATING SIGNAL INDICATING CONVERSION ERROR IN THE A/D CONVERSION STAGE
Abstract A sample value (R) at an A/D conversion stage (101) is subjected to a conversion operation (B) to generate a conversion result (D3). The conversion result (D3) is subjected to a sampling operation (A) by an A/D conversion stage (103). A sample value at an A/D conversion stage (105) is subjected to a conversion operation (B) to generate a conversion result (D4). The conversion result (D4) is subjected to the sampling operation (A) by an A/D conversion stage (107). The sample value at the A/D conversion stage (107) is subjected to the conversion operation (B) to generate a conversion result (D5). The conversion result (D5) is subjected to the sampling operation (A) by the A/D conversion stage (101). The sample value at the A/D conversion stage (103) is subjected to the conversion operation (B) to generate a conversion result (D6). The conversion result (D6) is subjected to the sampling operation (A) by the A/D conversion stage (105).
Scope of claims (In Japanese)
【請求項1】各々がステージ入力およびステージ出力を有しており直列に接続された第1~第NのA/D変換ステージと、アナログ信号を受けるアナログ入力と、前記第1のA/D変換ステージの前記ステージ入力と前記アナログ入力との間に接続されており、第1および第2のサンプリング期間中にそれぞれ第1および第2の標本アナログ信号をサンプリングするための入力スイッチと、前記第1のA/D変換ステージの前記ステージ入力と前記第NのA/D変換ステージの前記ステージ出力との間に接続されており、前記第NのA/D変換ステージから前記第1のA/D変換ステージへの経路を前記第1および第2のサンプリング期間と異なる巡回期間中に提供するための巡回スイッチと、前記第1~第NのA/D変換ステージの各々からの変換結果を受けて、アナログ/ディジタル変換結果を示すA/D変換ディジタルコードを生成するディジタル演算回路とを備え、前記第1~第NのA/D変換ステージの各々は、前記変換結果を示し所定のビット数からなるディジタル信号を前記ステージ入力からの信号に応答して生成するサブA/D変換回路と、前記ディジタル信号に応じた制御信号を生成する制御回路と、前記制御信号に応じた所定の電圧を生成するD/A変換器と、前記ステージ入力からの信号を受ける第1の入力、該信号および前記所定の電圧を受ける第2の入力、および前記ステージ出力に接続された出力を有するゲインステージとを含み、前記第1~第NのA/D変換ステージの数Nは3または4である、ことを特徴とするアナログディジタル変換器。

【請求項2】前記第1~第NのA/D変換ステージの数Nは4であり、前記ゲインステージは、第1および第2のキャパシタ並びに演算増幅回路を有しており、前記ゲインステージは、前記ステージ入力からの電荷を前記第1および第2のキャパシタに格納し、前記第1および第2のキャパシタのいずれか一方に前記所定の電圧を受けることによって前記第1および第2のキャパシタに前記電荷の再配置を行うと共に前記演算増幅回路の出力に前記演算値を生成する、ことを特徴とする請求項1に記載されたアナログディジタル変換器。

【請求項3】前記ゲインステージは、前記第1のキャパシタの一端を第1の期間に前記ステージ入力に接続するための第1のスイッチと、前記第2のキャパシタの一端を前記第1の期間に前記ステージ入力に接続するための第2のスイッチと、前記第1の期間と異なる第2の期間に前記第1のキャパシタの前記一端を前記演算増幅回路の前記出力に接続するための第3のスイッチと、を含み、前記演算増幅回路の反転入力は、前記第2の期間に前記第1のキャパシタの他端および前記第2のキャパシタの他端に接続され、前記演算増幅回路の出力は前記ステージ出力に接続され、前記D/A変換器は、前記所定の電圧を前記第2の期間に前記第2のキャパシタの前記一端に提供する、ことを特徴とする請求項2に記載されたアナログディジタル変換器。

【請求項4】前記ゲインステージは、第1および第2のキャパシタ並びに演算増幅回路を有しており、前記ゲインステージは、前記ステージ入力からの電荷を前記第1および第2のキャパシタに格納し、また、前記ステージ入力からの電荷を前記第1および第2のキャパシタのいずれか一方に再び格納し、さらに、前記第1および第2のキャパシタのいずれか一方に前記所定の電圧を受けることによって前記第1および第2のキャパシタ並びに前記演算増幅回路を用い前記電荷の再配置を行い、またさらに、前記第1および第2のキャパシタのいずれか他方に前記所定の電圧を受けることによって前記第1および第2のキャパシタにおいて前記再配置された電荷の再配置を行うと共に前記演算増幅回路の出力に前記演算値を生成する、ことを特徴とする請求項1に記載されたアナログディジタル変換器。

【請求項5】前記ゲインステージは、前記第1のキャパシタの一端を第1の期間に前記ステージ入力に接続するための第1のスイッチと、1 前記第2のキャパシタの一端を前記第1の期間に前記ステージ入力に接続するための第2のスイッチと、前記第1の期間と異なる第2の期間に前記第1のキャパシタの前記一端を前記演算増幅回路の前記出力に接続するための第3のスイッチと、前記第1のキャパシタの他端と前記演算増幅回路の反転入力との間に接続されており、前記第1の期間と前記第2の期間との間の第3の期間に前記第1のキャパシタの前記他端を前記反転入力から切り離すための第4のスイッチと、前記第2のキャパシタの一端と前記演算増幅回路の前記出力との間に接続されており、前記第1~第3の期間と異なる第4の期間に前記第2のキャパシタの前記一端を前記演算増幅回路の前記出力に接続するための第5のスイッチとを含み、前記演算増幅回路の前記反転入力は、前記第2の期間に前記第1のキャパシタの他端および前記第2のキャパシタの他端に接続され、前記演算増幅回路の前記出力は前記ステージ出力に接続され、前記D/A変換器は、前記所定の電圧を前記第2の期間に前記第2のキャパシタの前記一端に提供すると共に、前記所定の電圧を前記第4の期間に前記第1のキャパシタの前記一端に提供する、ことを特徴とする請求項4に記載されたアナログディジタル変換器。

【請求項6】前記ディジタル演算回路は、前記第1および第2の標本アナログ信号にそれぞれ対応しており前記第1~第4のA/D変換ステージからのディジタル信号からなる第1および第2のデータ群を格納するための第1~第4の記憶回路と、前記第1~第4の記憶回路に接続されており、前記第1のデータ群の前記ディジタル信号を用いて前記第1の標本アナログ信号に対応する第1のディジタルコードを生成する第1の回路と、前記第1~第4の記憶回路に接続されており、前記第2のデータ群の前記ディジタル信号を用いて前記第2の標本アナログ信号に対応する第2のディジタルコードを生成する第2の回路と、前記第1および第2のディジタルコードの一方を用いて前記第1および第2のディジタルコードの他方を補正して前記A/D変換ディジタルコードを生成する補正回路とを含む、ことを特徴とする請求項2~請求項5のいずれか一項に記載されたアナログディジタル変換器。

【請求項7】各A/D変換ステージにおける前記ゲインステージは、前記第1のキャパシタおよび前記第2のキャパシタのキャパシタンスミスマッチを示すミスマッチ値を前記演算増幅回路の出力に生成し、前記第1~第4のA/D変換ステージの各々は、前記巡回期間中に、前記ミスマッチ値のための演算値を生成する、ことを特徴とする請求項2に記載されたアナログディジタル変換器。

【請求項8】前記ゲインステージは、第1および第2のミスマッチ補正操作を有し、前記第1のミスマッチ補正操作において、前記演算増幅回路の入力および前記出力並びに前記第2のキャパシタを互いに接続して等電位化すると共に、前記D/A変換器から参照信号を前記第1のキャパシタに受けることによって前記第1のキャパシタに電荷を蓄積し、前記第2のミスマッチ補正操作において、前記D/A変換器から前記参照信号を前記第2のキャパシタに受けることによって前記第1および第2のキャパシタにおいて電荷の再配置を行い前記演算増幅回路の前記出力に前記ミスマッチ値を生成する、ことを特徴とする請求項7に記載されたアナログディジタル変換器。

【請求項9】前記第1および第2のキャパシタは、前記アナログ信号のサンプリングのための第1の期間に前記ステージ入力に接続され、前記D/A変換器は、前記アナログ信号の処理のための第2の期間に前記所定の電圧を前記第2のキャパシタの一端に提供し、キャパシタミスマッチの補償用の信号を受けるための第3の期間に前記第2のキャパシタの一端に基準電位線に接続し、前記第3の期間に前記第1のキャパシタの前記一端に参照電圧を提供すると共に、キャパシタミスマッチの補償用の信号を処理するための第4の期間に前記第2のキャパシタの前記一端に前記参照電圧を提供し、前記ゲインステージは、前記第1および第3の期間に前記演算増幅回路の前記出力に反転入力を接続するためのフィードバックスイッチと、前記第2および第4の期間に前記第1のキャパシタの前記一端を前記演算増幅回路の前記出力に接続するための第1のスイッチとを備える、ことを特徴とする請求項7に記載されたアナログディジタル変換器。

【請求項10】各A/D変換ステージにおける前記ゲインステージは、前記演算増幅回路の有限利得を示す利得誤差値を前記演算増幅回路の出力に生成し、前記第1~第4のA/D変換ステージの各々は、前記巡回期間中に、前記利得誤差値のための演算値を生成する、ことを特徴とする請求項2に記載されたアナログディジタル変換器。

【請求項11】前記ゲインステージは、第1および第2の有限利得補正操作を有し、前記第1の有限利得補正操作において、前記演算増幅回路の入力および前記出力を接続して等電位化すると共に、前記D/A変換器から参照信号を前記第1および第2のキャパシタに受けることによって前記第1および第2のキャパシタに電荷を蓄積し、前記第2の有限利得補正操作において、前記演算増幅回路の前記入力および前記出力に前記第1のキャパシタを接続すると共に前記D/A変換器から前記参照信号を前記第2のキャパシタに受けることによって前記第1および第2のキャパシタにおいて電荷の再配置を行い前記演算増幅回路の前記出力に前記利得誤差値を生成する、ことを特徴とする請求項10に記載されたアナログディジタル変換器。

【請求項12】前記第1および第2のキャパシタは、前記アナログ信号のサンプリングのための第1の期間に前記ステージ入力に接続され、前記D/A変換器は、前記アナログ信号の処理のための第2の期間に前記所定の電圧を前記第2のキャパシタの一端に提供し、有限利得の補償のための信号を受けるための第3の期間および有限利得の補償のための信号を処理するための第4の期間に前記第2のキャパシタの前記一端に参照信号を提供すると共に、前記第3の期間に前記第1のキャパシタの一端に前記参照信号を提供し、前記ゲインステージは、前記第1および第3の期間に前記演算増幅回路の前記出力に反転入力を接続するためのフィードバックスイッチと、前記第2および第4の期間に前記第1のキャパシタの前記一端を前記演算増幅回路の前記出力に接続するための第1のスイッチとを備える、ことを特徴とする請求項10に記載されたアナログディジタル変換器。

【請求項13】前記第1~第4のA/D変換ステージの各々は、前記第1および第2のキャパシタは、前記アナログ信号のサンプリングのための第1の期間に前記ステージ入力に接続され、前記D/A変換器は、前記アナログ信号の処理のための第2の期間に前記所定の電圧を前記第2のキャパシタの一端に提供し、キャパシタミスマッチの補償用の信号を受けるための第3の期間に前記第2のキャパシタの前記一端に基準電位線に接続し、キャパシタミスマッチの補償用の信号を処理するための第4の期間、有限利得の補正用の信号を受けるための第5の期間および有限利得の補正用の信号を処理するための第6の期間に前記第2のキャパシタの前記一端に参照電圧を提供すると共に、前記第5の期間および前記第3の期間に前記第1のキャパシタの一端に前記参照電圧を提供し、前記ゲインステージは、前記第1、第3および第5の期間に前記演算増幅回路の前記出力に反転入力を接続するためのフィードバックスイッチと、前記第2、第4および第6の期間に前記第1のキャパシタの前記一端を前記演算増幅回路の前記出力に接続するための第1のスイッチとを備える、ことを特徴とする請求項2に記載されたアナログディジタル変換器。

【請求項14】前記ディジタル誤差補正回路は、前記アナログ入力に前記アナログ信号を提供するサンプル/ホールド回路のオフセット、前記サンプル/ホールド回路の前記帰還スイッチによるノイズ、前記第1~第4のA/D変換ステージにおけるキャパシタミスマッチ、および前記第1~第4のA/D変換ステージにおける前記ゲインステージの有限利得、の少なくとも一つに起因する誤差を表す補正ディジタルコードを生成すると共に、前記第1~第4のA/D変換ステージからのディジタル信号から生成され前記アナログ信号に対応するディジタルコードを前記補正ディジタルコードを用いて補正する、ことを特徴とする請求項7~請求項13のいずれか一項に記載されたアナログディジタル変換器。

【請求項15】前記第1~第NのA/D変換ステージの段数Nは3であり、前記ゲインステージは、第1~第3のキャパシタおよび演算増幅回路を有しており、前記ゲインステージは、前記ステージ入力からの電荷を前記第1および第2のキャパシタに格納し、また、前記第1のキャパシタに前記所定の電圧を受けることによって前記第1および第2のキャパシタに前記電荷の再配置を行って前記演算増幅回路の出力に演算結果を生成すると共に前記演算結果に対応する電荷を前記第3のキャパシタに格納し、さらに、前記第2のキャパシタに前記所定の電圧を受けることによって前記再配置された電荷および前記第3のキャパシタに格納された前記電荷の再配置を前記第1~第3のキャパシタにおいて行うと共に前記演算増幅回路の前記出力に前記演算値を生成する、ことを特徴とする請求項1に記載されたアナログディジタル変換器。

【請求項16】前記ゲインステージは、前記第1のキャパシタの一端を第1の期間に前記ステージ入力に接続するための第1のスイッチと、前記第2のキャパシタの一端を前記第1の期間に前記ステージ入力に接続するための第2のスイッチと、前記第2のキャパシタの前記一端と前記演算増幅回路の前記出力との間に接続されており、前記第1の期間と異なる第2の期間に前記第2のキャパシタの前記一端を前記演算増幅回路の前記出力に接続するための第3のスイッチと、前記第1のキャパシタの前記一端と前記演算増幅回路の前記出力との間に接続されており、前記第1および第2の期間と異なる第3の期間に前記第1のキャパシタの前記一端を前記出力に接続するための第4のスイッチと、前記第3のキャパシタの一端と前記演算増幅回路の前記反転入力との間に接続されており、前記第3の期間に前記第3のキャパシタの前記一端を前記演算増幅回路の前記反転入力に接続するための第5のスイッチと、前記第3のキャパシタの前記一端と基準電位線との間に接続されており、前記第1および第2の期間に前記第3のキャパシタの前記一端に前記基準電位を提供するための第6のスイッチとを含み、前記演算増幅回路の前記反転入力は、前記第1のキャパシタの他端および前記第2のキャパシタの他端に接続され、前記演算増幅回路の前記出力は、前記第3のキャパシタの他端および前記ステージ出力に接続され、前記D/A変換器は、前記所定の電圧を前記第2の期間に前記第1のキャパシタの前記一端に提供すると共に、前記所定の電圧を前記第3の期間に前記第2のキャパシタの前記一端に提供する、ことを特徴とする請求項15に記載されたアナログディジタル変換器。

【請求項17】前記ディジタル演算回路は、前記第1および第2の標本アナログ信号にそれぞれ対応し前記第1~第3のA/D変換段からのディジタル信号からなる第1および第2のデータ群を格納するための第1~第3の記憶回路と、前記第1~第3の記憶回路に接続されており、前記第1のデータ群の前記ディジタル信号を用いて前記第1の標本アナログ信号に対応する第1のディジタルコードを生成する第1の回路と、前記第1~第3の記憶回路に接続されており、前記第2のデータ群の前記ディジタル信号を用いて前記第2の標本アナログ信号に対応する第2のディジタルコードを生成する第2の回路と、前記第1および第2のディジタルコードの一方を用いて前記第1および第2のディジタルコードの他方を補正して前記A/D変換ディジタルコードを生成する補正回路とを含む、ことを特徴とする請求項15または請求項16に記載されたアナログディジタル変換器。

【請求項18】前記サブA/D変換回路は、前記ステージ入力からの信号を所定の基準信号と比較すると共に比較結果信号を提供するコンパレータを含む、ことを特徴とする請求項1~請求項17のいずれか一項に記載されたアナログディジタル変換器。

【請求項19】前記サブA/D変換回路は、前記ステージ入力からの信号を所定の2つの基準信号と比較することによって3値の冗長ディジタル信号を生成する、ことを特徴とする請求項1~請求項18のいずれか一項に記載されたアナログディジタル変換器。

【請求項20】入力アナログ信号を受ける入力と前記アナログ入力に前記アナログ信号を提供する出力とを有するサンプル/ホールド回路を更に備え、前記サンプル/ホールド回路は、反転入力および非反転出力を有する演算増幅回路と、前記反転入力と前記非反転出力との間に接続された帰還スイッチとを含む、ことを特徴とする請求項1~請求項19のいずれか一項に記載されたアナログディジタル変換器。

【請求項21】前記第1および第2の標本アナログ信号のいずれか一方は、前記入力アナログ信号に対応しており、前記サンプル/ホールド回路の前記帰還スイッチは、前記第1および第2のサンプリング期間のいずれか一方の全期間中に開かれる、ことを特徴とする請求項20に記載されたアナログディジタル変換器。

【請求項22】前記サンプル/ホールド回路の前記帰還スイッチは、前記第1および第2のサンプリング期間のいずれか他方の期間の一部分において閉じられ、前記第1および第2の標本アナログ信号のいずれか他方は、前記サンプル/ホールド回路の前記帰還スイッチが開かれた後に提供される、ことを特徴とする請求項21に記載されたアナログディジタル変換器。

【請求項23】前記サンプル/ホールド回路の前記演算増幅回路は、非反転入力および反転出力をさらに有しており、前記サンプル/ホールド回路は、前記演算増幅回路の前記非反転入力と前記演算増幅回路の前記反転出力との間に接続された別の帰還スイッチを含む、ことを特徴とする請求項20~請求項22のいずれか一項に記載されたアナログディジタル変換器。

【請求項24】ステージ入力と、ステージ出力と、所定のビット数からなる変換結果を示すディジタル信号を前記ステージ入力からのアナログ信号に応答して生成するサブA/D変換回路と、前記ディジタル信号に応じた制御信号を生成する制御回路と、前記ステージ入力からのアナログ信号を受ける第1の入力、前記制御信号を受ける第2の入力、および前記ステージ出力に接続された出力を有するゲインステージとを含み、前記ゲインステージは、一端および他端を有する第1のキャパシタと、一端および他端を有する第2のキャパシタと、前記アナログ信号のサンプリングのための第1の期間に前記第1のキャパシタの前記一端を前記ステージ入力に接続するための第1のサンプリングスイッチと、前記第1の期間に前記第2のキャパシタの前記一端を前記ステージ入力に接続するための第2のサンプリングスイッチと、前記第1のキャパシタの前記他端および前記第2のキャパシタの前記他端に接続された反転入力と、前記ステージ出力に接続された出力とを有する演算増幅回路と、前記第1のキャパシタの前記一端および前記第2のキャパシタの前記一端にそれぞれ接続された第1および第2の出力を有しており、前記アナログ信号の処理のための第2の期間に前記制御信号に応じた所定の電圧を前記第2のキャパシタの前記一端に提供し、キャパシタミスマッチの補償用の信号を受けるための第3の期間に前記第2のキャパシタの前記一端に基準電位線に接続し、キャパシタミスマッチの補償用の信号を処理するための第4の期間、有限利得の補正用の信号を受けるための第5の期間および有限利得の補正用の信号を処理するための第6の期間に前記第2のキャパシタの前記一端に参照電圧を提供すると共に、前記第5の期間および前記第3の期間に前記第1のキャパシタの前記一端に前記参照電圧を提供するD/A変換器と、前記第1、第3および第5の期間に前記演算増幅回路の前記出力に前記反転入力を接続するためのフィードバックスイッチと、前記第2、第4および第6の期間に前記第1のキャパシタの前記一端を前記演算増幅回路の前記出力に接続するための第1のスイッチとを備える、ことを特徴とするA/D変換ステージ。

【請求項25】ステージ入力と、ステージ出力と、所定のビット数からなる変換結果を示すディジタル信号を前記ステージ入力からのアナログ信号に応答して生成するサブA/D変換回路と、前記ディジタル信号に応じた制御信号を生成する制御回路と、前記ステージ入力からのアナログ信号を受ける第1の入力、前記制御信号を受ける第2の入力、および前記ステージ出力に接続された出力を有するゲインステージとを含み、前記ゲインステージは、一端および他端を有する第1のキャパシタと、一端および他端を有する第2のキャパシタと、前記アナログ信号のサンプリングのための第1の期間に前記第1のキャパシタの前記一端を前記ステージ入力に接続するための第1のサンプリングスイッチと、前記第1の期間に前記第2のキャパシタの前記一端を前記ステージ入力に接続するための第2のサンプリングスイッチと、前記第1のキャパシタの前記他端および前記第2のキャパシタの前記他端に接続された反転入力と、前記ステージ出力に接続された出力とを有する演算増幅回路と、前記第1のキャパシタの前記一端および前記第2のキャパシタの前記一端にそれぞれ接続された第1および第2の出力を有しており、前記アナログ信号の処理のための第2の期間に前記制御信号に応じた所定の電圧を前記第2のキャパシタの前記一端に提供し、キャパシタミスマッチの補償用の信号を受けるための第3の期間に前記第2のキャパシタの前記一端に基準電位線に接続し、前記第3の期間に前記第1のキャパシタの前記一端に参照電圧を提供すると共に、キャパシタミスマッチの補償用の信号を処理するための第4の期間に前記第2のキャパシタの前記一端に前記参照電圧を提供するD/A変換器と、前記第1および第3の期間に前記演算増幅回路の前記出力に前記反転入力を接続するためのフィードバックスイッチと、前記第2および第4の期間に前記第1のキャパシタの前記一端を前記演算増幅回路の前記出力に接続するための第1のスイッチとを備える、ことを特徴とするA/D変換ステージ。

【請求項26】ステージ入力と、ステージ出力と、所定のビット数からなる変換結果を示すディジタル信号を前記ステージ入力からの信号に応答して生成するサブA/D変換回路と、前記ディジタル信号に応じた制御信号を生成する制御回路と、前記ステージ入力からのアナログ信号を受ける第1の入力、前記制御信号を受ける第2の入力、および前記ステージ出力に接続された出力を有するゲインステージとを含み、前記ゲインステージは、一端および他端を有する第1のキャパシタと、一端および他端を有する第2のキャパシタと、前記アナログ信号のサンプリングのための第1の期間に前記第1のキャパシタの前記一端を前記ステージ入力に接続するための第1のサンプリングスイッチと、前記第2のキャパシタの前記一端を前記第1の期間に前記ステージ入力に接続するための第2のサンプリングスイッチと、前記第1のキャパシタの前記他端および前記第2のキャパシタの前記他端に接続された反転入力と、前記ステージ出力に接続された出力とを有する演算増幅回路と、前記第1のキャパシタの前記一端および前記第2のキャパシタの前記一端にそれぞれ接続された第1および第2の出力を有しており、前記アナログ信号の処理のための第2の期間に前記制御信号に応じた所定の電圧を前記第2のキャパシタの前記一端に提供し、有限利得の補償のための信号を受けるための第3の期間および有限利得の補償のための信号を処理するための第4の期間に前記第2のキャパシタの前記一端に参照信号を提供すると共に、前記第3の期間に前記第1のキャパシタの前記一端に前記参照信号を提供するD/A変換器と、前記第1および第3の期間に前記演算増幅回路の前記出力に前記反転入力を接続するためのフィードバックスイッチと、前記第2および第4の期間に前記第1のキャパシタの前記一端を前記演算増幅回路の前記出力に接続するための第1のスイッチとを備える、ことを特徴とするA/D変換ステージ。

【請求項27】ゲインステージを用いて、アナログ信号に対応したディジタル信号を生成する方法であって、前記ゲインステージは第1および第2のキャパシタ並びに演算増幅回路を含み、当該方法は、(a)所定の数の値を取るディジタル値を有しており第1および第2の入力アナログ信号のいずれか一方に応じたディジタル信号を生成するステップと、(b)前記第1のキャパシタおよび前記第2のキャパシタに、前記第1の入力アナログ信号に応じた電荷を蓄積するステップと、(c)前記第1および第2のキャパシタに前記電荷を蓄積した後に、前記第1のキャパシタおよび前記第2のキャパシタのいずれか一方の前記電荷を保持すると共に、前記第1のキャパシタおよび前記第2のキャパシタのいずれか他方に前記第2の入力アナログ信号に応じた電荷をサンプリングするステップと、(d)前記第1および第2のキャパシタへのサンプリングの後に、前記第1のキャパシタを前記演算増幅回路の前記出力と前記反転入力との間に接続すると共に前記第2のキャパシタの前記他端に該ディジタル信号に応じた変換アナログ信号を供給することによって、第1の変換値を前記演算増幅回路の前記出力に生成すると共に前記第1および第2のキャパシタの前記電荷を再配置するステップと、(e)前記第1および第2のキャパシタへのサンプリングの後に、前記第2のキャパシタを前記演算増幅回路の前記出力と前記反転入力との間に接続すると共に前記第1のキャパシタの前記他端に該ディジタル信号に応じた変換アナログ信号を供給することによって、第2の変換値を前記演算増幅回路の前記出力に生成すると共に前記第1および第2のキャパシタの前記電荷を再配置するステップとを備える、ことを特徴とする方法。

【請求項28】第1~第4のA/D変換ステージを用いて、アナログ信号に対応したディジタル信号を生成する方法であって、前記第1~第4のA/D変換ステージの各々は第1および第2のキャパシタ並びに演算増幅回路を含み、当該方法は、(a)前記第1のA/D変換ステージにおいてサンプリングされたアナログ信号に所定の変換操作を施して第1の変換結果を生成し前記第1の変換結果に対応するアナログ信号に前記第2のA/D変換ステージにおいて所定のサンプリング操作を施すと共に、前記第3のA/D変換ステージにおいてサンプリングされたアナログ信号に前記所定の変換操作を施して第2の変換結果を生成し前記第2の変換結果に対応したアナログ信号に前記第4のA/D変換ステージにおいて前記所定のサンプリング操作を施すステップと、(b)前記第4のA/D変換ステージにおいてサンプリングされたアナログ信号に前記所定の変換操作を施して第3の変換結果を生成し前記第3の変換結果に対応するアナログ信号に前記第1のA/D変換ステージにおいて前記所定のサンプリング操作を施すと共に、前記第2のA/D変換ステージにおいてサンプリングされたアナログ信号に前記所定の変換操作を施して第4の変換結果を生成し前記第4の変換結果に対応するアナログ信号に前記第3のA/D変換ステージにおいて前記所定のサンプリング操作を施すステップと、(c)前記ステップ(a)および前記ステップ(b)を繰り返すステップとを備え、前記所定のサンプリング操作は、前記第1のキャパシタおよび前記第2のキャパシタに、入力アナログ信号に応じた電荷を蓄積するステップを含み、前記所定の変換操作は、前記第1のキャパシタを前記演算増幅回路の出力と前記演算増幅回路の反転入力との間に接続すると共に当該A/D変換ステージにおけるA/D変換結果を示すディジタル信号に応じた変換アナログ信号を前記第2のキャパシタの前記他端に供給することによって、変換値を前記演算増幅回路の前記出力に生成すると共に、前記第1および第2のキャパシタの前記電荷を再配置するステップを含む、ことを特徴とする方法。

【請求項29】前記ステップ(a)および(b)に先立って、前記第1のA/D変換ステージに第1の標本アナログ信号を受けて、前記第1の標本アナログ信号に前記所定のサンプリング操作を施すステップと、前記第1のA/D変換ステージにおいてサンプリングされたアナログ信号に前記所定の変換操作を施して第5の変換結果を生成し前記第5の変換結果に対応するアナログ信号に前記第2のA/D変換ステージにおいて前記所定のサンプリング操作を施すステップと、前記第1のA/D変換ステージに第2の標本アナログ信号を受けて、前記第2の標本アナログ信号に前記所定のサンプリング操作を施すと共に、前記第2のA/D変換ステージにおいてサンプリングされたアナログ信号に前記所定の変換操作を施して第6の変換結果を生成し前記第6の変換結果に対応するアナログ信号に前記第3のA/D変換ステージにおいて前記所定のサンプリング操作を施すステップとを備える、ことを特徴とする請求項28に記載された方法。

【請求項30】演算増幅回路を含むサンプル/ホールド回路への信号のサンプリング動作を行った後に前記サンプル/ホールド回路を保持動作状態すると共に、保持した信号を前記第1および第2の標本アナログ信号の一方として提供するステップと、前記演算増幅回路の入力と前記演算増幅回路の出力との間に接続されたスイッチを閉じて該閉じたスイッチを開いた後に前記サンプル/ホールド回路を保持動作状態にすると共に、保持した信号を前記第1および第2の標本アナログ信号の他方として提供するステップとを備える、ことを特徴とする請求項27または請求項28に記載された方法。

【請求項31】第1~第4のA/D変換ステージを用いて、アナログ信号に対応したディジタル信号を生成する方法であって、前記第1~第4のA/D変換ステージの各々は第1および第2のキャパシタ並びに演算増幅回路を含み、当該方法は、(a)前記第1のA/D変換ステージにおいてサンプリングされたアナログ信号に第1の変換操作を施して第1の変換結果を生成し前記第1の変換結果に対応するアナログ信号に前記第2のA/D変換ステージにおいて第1のサンプリング操作を施すと共に、前記第3のA/D変換ステージにおいてサンプリングされたアナログ信号に前記第1の変換操作を施して第2の変換結果を生成し前記第2の変換結果に対応したアナログ信号に前記第4のA/D変換ステージにおいて前記第1のサンプリング操作を施すステップと、(b)前記第1のA/D変換ステージにおいて前記第1の変換操作の後に第2の変換操作を行って第3の変換結果を生成し前記第3の変換結果に対応するアナログ信号に前記第2のA/D変換ステージにおいて第2のサンプリング操作を施すと共に、前記第3のA/D変換ステージにおいて前記第1の変換操作の後に前記第2の変換操作を行って第4の変換結果を生成し前記第4の変換結果に対応したアナログ信号に前記第4のA/D変換ステージにおいて前記第2のサンプリング操作を施すステップと、(c)前記第2のA/D変換ステージにおいてサンプリングされたアナログ信号に前記1の変換操作を施して第5の変換結果を生成し前記第5の変換結果に対応するアナログ信号に前記第3のA/D変換ステージにおいて前記第1のサンプリング操作を施すと共に、前記第4のA/D変換ステージにおいて前記第1の変換操作を施して第6の変換結果を生成し前記第6の変換結果に対応するアナログ信号に前記第1のA/D変換ステージにおいて前記第1のサンプリング操作を施すステップと、(d)前記第2のA/D変換ステージにおいて前記第1の変換操作の後に前記第2の変換操作を行って第7の変換結果を生成し前記第7の変換結果に対応するアナログ信号に前記第3A/D変換ステージにおいて前記第2のサンプリング操作を施すと共に、前記第4のA/D変換ステージにおいて前記第1の変換操作の後の前記第2の変換操作を施して第8の変換結果を生成し前記第8の変換結果に対応したアナログ信号に前記第1のA/D変換ステージにおいて前記第2のサンプリング操作を施すステップとを備え、前記第1のサンプリング操作は、前記第1のキャパシタおよび前記第2のキャパシタに、第1の入力アナログ信号に応じた電荷を蓄積するステップを含み、前記第2のサンプリング操作は、前記第1および第2のキャパシタの前記電荷の再配置に先立って、前記第1のキャパシタおよび前記第2のキャパシタのいずれか一方の前記電荷を保持すると共に、前記第1のキャパシタおよび前記第2のキャパシタのいずれか他方に第2のアナログ信号に応じた電荷のサンプリングを行うステップを含み、前記第1の変換操作は、前記第1のキャパシタを前記演算増幅回路の前記出力と前記演算増幅回路の反転入力との間に接続すると共に当該A/D変換ステージにおけるA/D変換結果を示すディジタル信号に応じた変換アナログ信号を前記第2のキャパシタの前記他端に供給することによって、次段のA/D変換ステージのための第1の入力アナログ信号に対応した第1の変換値を前記演算増幅回路の前記出力に生成すると共に、前記第1および第2のキャパシタの前記電荷を再配置するステップを含み、前記第2の変換操作は、前記第2のキャパシタを前記演算増幅回路の前記出力と前記演算増幅回路の前記反転入力との間に接続すると共に当該A/D変換ステージにおけるA/D変換結果を示すディジタル信号に応じた変換アナログ信号を前記第1のキャパシタの前記他端に供給することによって、次段のA/D変換ステージのための第2の入力アナログ信号に対応した第2の変換値を前記演算増幅回路の前記出力に生成すると共に、前記第1および第2のキャパシタの前記電荷を再配置するステップを含む、ことを特徴とする方法。

【請求項32】前記ステップ(a)~前記ステップ(d)を順に繰り返すステップを更に備える、ことを特徴とする請求項31に記載された方法。

【請求項33】前記ステップ(a)~(d)に先立って、前記第1のA/D変換ステージに第1の標本アナログ信号を受けて、前記第1の標本アナログ信号に前記第1及び第2のサンプリング操作を順に施すステップと、前記第1のA/D変換ステージにおいてサンプリングされたアナログ信号に第1の変換操作を施して第9の変換結果を生成し前記第9の変換結果に対応するアナログ信号に前記第2のA/D変換ステージにおいて第1のサンプリング操作を施すステップと、前記第1のA/D変換ステージにおいて前記第1の変換操作の後に第2の変換操作を施して第10の変換結果を生成し前記第10の変換結果に対応するアナログ信号に前記第2のA/D変換ステージにおいて第2のサンプリング操作を施すステップと、前記第1のA/D変換ステージに第2の標本アナログ信号を受けて、前記第2の標本アナログ信号に前記第1のサンプリング操作を施すと共に、前記第2のA/D変換ステージにおいてサンプリングされたアナログ信号に前記第1の変換操作を施して第11の変換結果を生成し前記第11の変換結果に対応するアナログ信号に前記第3のA/D変換ステージにおいて第1のサンプリング操作を施すステップと、前記第1のA/D変換ステージにおいて前記第2の標本アナログ信号に前記第2のサンプリング操作を施すと共に、前記第2のA/D変換ステージにおいて前記第1の変換操作の後に前記第2の変換操作を施して第12の変換結果を生成し前記第12の変換結果に対応するアナログ信号に前記第3のA/D変換ステージにおいて第2のサンプリング操作を施すステップとを備える、ことを特徴とする請求項31または請求項32に記載された方法。

【請求項34】演算増幅回路を含むサンプル/ホールド回路への信号のサンプリング動作を行った後に前記サンプル/ホールド回路を保持動作状態すると共に、前記第1および第2の標本アナログ信号の一方を発生するステップと、前記演算増幅回路の入力と出力との間に接続されたスイッチを閉じて該閉じたスイッチを開いた後に前記サンプル/ホールド回路を保持動作状態にすると共に、前記第1および第2の標本アナログ信号の他方を発生するステップとを備える、ことを特徴とする請求項31~請求項33のいずれか一項に記載された方法。

【請求項35】第1~第3のA/D変換ステージを用いて、アナログ信号に対応したディジタル信号を生成する方法であって、前記第1~第3のA/D変換ステージの各々は、演算増幅回路と、該演算増幅回路の反転入力に接続された一端を有する第1および第2のキャパシタと、該演算増幅回路の出力に接続された一端を有する第3のキャパシタとを含み、当該方法は、(a)前記第1のA/D変換ステージにおいてサンプリングされたアナログ信号に第1の変換操作を施して前記第1のA/D変換ステージのための第1の変換値を生成すると共に、前記第2のA/D変換ステージにおいて前記第1の変換操作の後に第2の変換操作を施して前記第2のA/D変換ステージのための第2の変換値を生成し前記第3のA/D変換ステージにおいて前記第2の変換値に対応したアナログ信号にサンプリング操作を施すステップと、(b)前記第1のA/D変換ステージにおいて前記第1の変換操作の後に前記第2の変換操作を施して前記第1のA/D変換ステージのための第2の変換値を生成し前記第2の変換値に対応したアナログ信号に前記第2のA/D変換ステージにおいて前記サンプリング操作を施すと共に、前記第3のA/D変換ステージにおいてサンプリングされたアナログ信号に前記第1の変換操作を施して前記第3のA/D変換ステージのための第1の変換値を生成するステップと、(c)前記第2のA/D変換ステージにおいてサンプリングされたアナログ信号に前記第1の変換操作を施して前記第2のA/D変換ステージのための第1の変換値を生成すると共に、前記第3のA/D変換ステージにおいて前記第2の変換操作を施して前記第3のA/D変換ステージにおいて第2の変換値を生成し前記第2の変換値に対応したアナログ信号に前記第1のA/D変換ステージにおいて前記サンプリング操作を施すステップとを備え、前記サンプリング操作は、前記第1のキャパシタおよび前記第2のキャパシタの各々に、当該A/D変換ステージに入力されたアナログ信号に応じた電荷を蓄積するステップを含み、前記第1の変換操作は、前記第2のキャパシタを前記演算増幅回路の前記出力と前記反転入力との間に接続すると共に当該A/D変換ステージにおけるA/D変換結果を示すディジタル信号に応じた変換アナログ信号を前記第1のキャパシタの前記他端に供給することによって、前記第1の変換値を前記演算増幅回路の前記出力に生成し前記第1および第2のキャパシタの前記電荷を再配置すると共に前記第1の変換値に対応する電荷を前記第3のキャパシタに蓄積するステップを含み、前記第2の変換操作は、前記第1および第3のキャパシタを前記演算増幅回路の前記出力と前記反転入力との間に接続すると共に当該A/D変換ステージにおけるA/D変換結果を示すディジタル信号に応じた変換アナログ信号を前記第2のキャパシタの前記他端に供給することによって、前記第2の変換値を前記演算増幅回路の前記出力に生成すると共に、前記第1、第2および第3のキャパシタの前記電荷を再配置する第3のステップを含む、ことを特徴とする方法。

【請求項36】前記ステップ(a)~前記ステップ(c)を順に繰り返すステップを更に備える、ことを特徴とする請求項35に記載された方法。

【請求項37】前記ステップ(a)~(c)に先立って、前記第1のA/D変換ステージに第1の標本アナログ信号を受けて、前記第1の標本アナログ信号に前記サンプリング操作を施すステップと、前記ステップ(a)~(c)に先立って、前記第1のA/D変換ステージにおいてサンプリングされたアナログ信号に前記第1および第2の変換操作を施すと共に、前記第2の変換操作による変換値に対応するアナログ信号に前記第2のA/D変換ステージにおいてサンプリング操作を施すステップと、前記ステップ(a)~(c)に先立って、前記第1のA/D変換ステージに第2の標本アナログ信号を受けて、前記第2の標本アナログ信号に前記サンプリング操作を施すと共に、前記第2のA/D変換ステージにおいてサンプリングされたアナログ信号に前記第1の変換操作を施すステップとを更に備える、ことを特徴とする請求項35又は請求項36に記載された方法。

【請求項38】演算増幅回路を含むサンプル/ホールド回路への信号のサンプリング動作を行った後に前記サンプル/ホールド回路を保持動作状態すると共に、保持した信号を前記第1および第2の標本アナログ信号の一方として発生するステップと、前記演算増幅回路の入力と前記演算増幅回路の出力との間に接続されたスイッチを閉じて該閉じたスイッチを開いた後に前記サンプル/ホールド回路を保持動作状態にすると共に、保持した信号を前記第1および第2の標本アナログ信号の他方として発生するステップとを備える、ことを特徴とする請求項35~請求項37のいずれか一項に記載された方法。

【請求項39】アナログ信号に対応したディジタル信号を生成するためのA/D変換ステージおける変換誤差を示す信号を生成する方法であって、前記A/D変換ステージは第1および第2のキャパシタと該第1および第2のキャパシタの一端に接続された反転入力を有する演算増幅回路とを含み、前記変換誤差は前記第1および第2のキャパシタのミスマッチに関連する誤差を含み、当該方法は、(a)前記演算増幅回路の出力と前記反転入力とを接続すると共に前記第2のキャパシタの他端を基準電位線に接続すると共に前記第1のキャパシタの他端に参照電圧を加えることによって、前記演算増幅回路の前記出力に第1の変換値を生成すると共に前記第1および第2のキャパシタに電荷を配置するステップと、(b)前記演算増幅回路の出力と前記反転入力との間に前記第1のキャパシタを接続すると共に前記第2のキャパシタの他端に前記参照電圧を加えることによって、前記演算増幅回路の前記出力に第2の変換値を生成すると共に前記第1および第2のキャパシタに電荷を再配置するステップとを含む、ことを特徴とする方法。

【請求項40】ループ状に接続された4個のA/D変換ステージSTG1、STG2、STG3、STG4を用いて、アナログ信号に対応したディジタル信号を生成する方法であって、前記A/D変換ステージの各々は第1および第2のキャパシタと該第1および第2のキャパシタの一端に接続された反転入力を有する演算増幅回路とを含むと共に、当該A/D変換ステージにおけるディジタル値を示す信号を生成し、当該方法は、(a)前記A/D変換ステージSTG1において、前記演算増幅回路の出力と前記反転入力とを接続し前記第2のキャパシタの他端を基準電位線に接続すると共に前記第1のキャパシタの他端に参照電圧を加えることによって、前記第1および第2のキャパシタに電荷を配置し、さらに、前記A/D変換ステージSTG2内のアナログ信号に所定の変換操作を行って該アナログ信号に対応する変換値を前記演算増幅回路の前記出力に生成すると共に、この変換値を前記A/D変換ステージSTG3に提供して前記A/D変換ステージSTG3において所定のサンプリング操作を行うステップと、(b)前記ステップ(a)の後に、前記A/D変換ステージSTG1において、前記演算増幅回路の出力と前記反転入力との間に前記第1のキャパシタを接続すると共に、前記第2のキャパシタの他端に前記参照電圧を加えることによって、前記演算増幅回路の前記出力に変換値を生成すると共に、この変換値を前記A/D変換ステージSTG2に提供して前記A/D変換ステージSTG2において前記所定のサンプリング操作を行い、さらに、前記A/D変換ステージSTG3においてサンプリングされた信号に前記所定の変換操作を行って該サンプリングされた信号に対応する変換値を前記演算増幅回路の前記出力に生成すると共に、この変換値を前記A/D変換ステージSTG4に提供して前記A/D変換ステージSTG4において前記所定のサンプリング操作を行うステップと、(c)前記A/D変換ステージSTG2においてサンプリングされた信号に前記所定の変換操作を行って該サンプリングされた信号に対応する変換値を前記演算増幅回路の前記出力に生成すると共に、この変換値を前記A/D変換ステージSTG3に提供して前記A/D変換ステージSTG3において前記所定のサンプリング操作を行い、さらに、前記A/D変換ステージSTG4においてサンプリングされた信号に前記所定の変換操作を行って該サンプリングされた信号に対応する変換値を前記演算増幅回路の前記出力に生成すると共に、この変換値を前記A/D変換ステージSTG1に提供して前記A/D変換ステージSTG1において前記所定のサンプリング操作を行うステップと、(d)前記A/D変換ステージSTG3においてサンプリングされた信号に前記所定の変換操作を行って該サンプリングされた信号に対応する変換値を前記演算増幅回路の前記出力に生成すると共に、この変換値を前記A/D変換ステージSTG4に提供して前記A/D変換ステージSTG4において前記所定のサンプリング操作を行い、さらに、前記A/D変換ステージSTG1においてサンプリングされた信号に前記所定の変換操作を行って該サンプリングされた信号に対応する変換値を前記演算増幅回路の前記出力に生成すると共に、この変換値を前記A/D変換ステージSTG2に提供して前記A/D変換ステージSTG2において所定のサンプリング操作を行うステップとを備え、前記所定のサンプリング操作は、前記第1のキャパシタおよび前記第2のキャパシタに、入力アナログ信号に応じた電荷を蓄積するステップを含み、前記所定の変換操作は、前記第1のキャパシタを前記演算増幅回路の出力と前記演算増幅回路の反転入力との間に接続すると共に当該A/D変換ステージにおけるA/D変換結果を示すディジタル信号に応じた変換アナログ信号を前記第2のキャパシタの前記他端に供給することによって、前記演算増幅回路の前記出力に変換値を生成すると共に前記第1および第2のキャパシタの前記電荷を再配置するステップを含む、ことを特徴とする方法。

【請求項41】前記A/D変換ステージSTG1~STG4の内のいずれかのA/D変換ステージの入力にサンプル/ホールド回路が接続されているおり、前記ステップ(a)における前記アナログ信号は、前記サンプル/ホールド回路から入力された標本アナログ信号に関係している、ことを特徴とする請求項40に記載された方法。

【請求項42】アナログ信号に対応したディジタル信号を生成するためのA/D変換ステージにおける変換誤差を示す信号を生成する方法であって、前記A/D変換ステージは第1および第2のキャパシタと該第1および第2のキャパシタの一端に接続された反転入力を有する演算増幅回路とを含み、該変換誤差は該演算増幅回路の利得に関連する誤差を含み、当該方法は、(a)前記第2のキャパシタの他端および前記第1のキャパシタの他端に参照電圧を加えると共に前記演算増幅回路の出力と前記反転入力とを接続することによって、前記演算増幅回路の前記出力に第1の変換値を生成すると共に前記第1および第2のキャパシタに電荷を配置するステップと、(b)前記演算増幅回路の出力と前記反転入力との間に前記第1のキャパシタを接続すると共に前記第2のキャパシタの他端に前記参照電圧を加えることによって、前記演算増幅回路の前記出力に第2の変換値を生成すると共に前記第1および第2のキャパシタに電荷を再配置するステップとを含む、ことを特徴とする方法。

【請求項43】ループ状に接続された4個のA/D変換ステージSTG1、STG2、STG3、STG4を用いて、アナログ信号に対応したディジタル信号を生成する方法であって、前記A/D変換ステージの各々は第1および第2のキャパシタと該第1および第2のキャパシタの一端に接続された反転入力を有する演算増幅回路とを含むと共に、当該A/D変換ステージにおけるディジタル値を示す信号を生成し、当該方法は、(a)前記A/D変換ステージSTG1において、前記第2のキャパシタの他端および前記第1のキャパシタの他端に参照電圧を加えると共に前記演算増幅回路の出力と前記反転入力とを接続することによって、前記第1および第2のキャパシタに電荷を配置し、さらに、前記A/D変換ステージSTG2内のアナログ信号に所定の変換操作を行って該アナログ信号に対応する変換値を前記演算増幅回路の前記出力に生成すると共に、この変換値を前記A/D変換ステージSTG3に提供して前記A/D変換ステージSTG3において所定のサンプリング操作を行うステップと、(b)前記ステップ(a)の後に、前記A/D変換ステージSTG1において、前記演算増幅回路の出力と前記反転入力との間に前記第1のキャパシタを接続すると共に前記第2のキャパシタの他端に前記参照電圧を加えることによって、前記演算増幅回路の前記出力に変換値を生成すると共に、この変換値を前記A/D変換ステージSTG2に提供して前記A/D変換ステージSTG2において前記所定のサンプリング操作を行い、さらに、前記A/D変換ステージSTG3においてサンプリングされた信号に前記所定の変換操作を行って該サンプリングされた信号に対応する変換値を前記演算増幅回路の前記出力に生成すると共に、この変換値を前記A/D変換ステージSTG4に提供して前記A/D変換ステージSTG4において前記所定のサンプリング操作を行うステップと、(c)前記A/D変換ステージSTG2においてサンプリングされた信号に前記所定の変換操作を行って該サンプリングされた信号に対応する変換値を前記演算増幅回路の前記出力に生成すると共に、この変換値を前記A/D変換ステージSTG3に提供して前記A/D変換ステージSTG3において前記所定のサンプリング操作を行い、さらに、前記A/D変換ステージSTG4においてサンプリングされた信号に前記所定の変換操作を行って該サンプリングされた信号に対応する変換値を前記演算増幅回路の前記出力に生成すると共に、この変換値を前記A/D変換ステージSTG1に提供して前記A/D変換ステージSTG1において前記所定のサンプリング操作を行うステップと、(d)前記A/D変換ステージSTG3においてサンプリングされた信号に前記所定の変換操作を行って該サンプリングされた信号に対応する変換値を前記演算増幅回路の前記出力に生成すると共に、この変換値を前記A/D変換ステージSTG4に提供して前記A/D変換ステージSTG4において前記所定のサンプリング操作を行い、さらに、前記A/D変換ステージSTG1においてサンプリングされた信号に前記所定の変換操作を行って該サンプリングされた信号に対応する変換値を前記演算増幅回路の前記出力に生成すると共に、この変換値を前記A/D変換ステージSTG2に提供して前記A/D変換ステージSTG2において前記所定のサンプリング操作を行うステップとを備え、前記所定のサンプリング操作は、前記第1のキャパシタおよび前記第2のキャパシタに、入力アナログ信号に応じた電荷を蓄積するステップを含み、前記所定の変換操作は、前記第1のキャパシタを前記演算増幅回路の出力と前記演算増幅回路の反転入力との間に接続すると共に当該A/D変換ステージにおけるA/D変換結果を示すディジタル信号に応じた変換アナログ信号を前記第2のキャパシタの前記他端に供給することによって、前記演算増幅回路の前記出力に変換値を生成すると共に、前記第1および第2のキャパシタの前記電荷を再配置するステップを含む、ことを特徴とする方法。

【請求項44】前記A/D変換ステージSTG1~STG4の内のいずれか一つのA/D変換ステージの入力にサンプル/ホールド回路が接続されており、前記ステップ(a)における前記アナログ信号は、前記サンプル/ホールド回路から入力された標本アナログ信号に関係している、ことを特徴とする請求項43に記載された方法。
  • Applicant
  • ※All designated countries except for US in the data before July 2012
  • NATIONAL UNIVERSITY CORPORATION SHIZUOKA UNIVERSITY
  • Inventor
  • KAWAHITO, Shoji
IPC(International Patent Classification)
Specified countries AE(UTILITY MODEL),AG,AL(UTILITY MODEL),AM(PROVISIONAL PATENT)(UTILITY MODEL),AT(UTILITY MODEL),AU,AZ(UTILITY MODEL),BA,BB,BG(UTILITY MODEL),BH,BR(UTILITY MODEL),BW,BY(UTILITY MODEL),BZ(UTILITY MODEL),CA,CH,CN(UTILITY MODEL),CO(UTILITY MODEL),CR(UTILITY MODEL),CU(INVENTOR'S CERTIFICATE),CZ(UTILITY MODEL),DE(UTILITY MODEL),DK(UTILITY MODEL),DM,DO,DZ,EC(UTILITY MODEL),EE(UTILITY MODEL),EG(UTILITY MODEL),ES(UTILITY MODEL),FI(UTILITY MODEL),GB,GD,GE(UTILITY MODEL),GH,GM,GT,HN,HR(CONSENSUAL PATENT),HU(UTILITY MODEL),ID,IL,IN,IS,JP(UTILITY MODEL),KE(UTILITY MODEL),KG(UTILITY MODEL),KM,KN,KP(INVENTOR'S CERTIFICATE)(UTILITY MODEL),KR(UTILITY MODEL),KZ(PROVISIONAL PATENT)(UTILITY MODEL),LA,LC,LK,LR,LS(UTILITY MODEL),LT,LU,LY,MA,MD(UTILITY MODEL),MG,MK,MN,MW,MX(UTILITY MODEL),MY(UTILITY-INNOVATION),MZ(UTILITY MODEL),NA,NG,NI(UTILITY MODEL),NO,NZ,OM,PG,PH(UTILITY MODEL),PL(UTILITY MODEL),PT(UTILITY MODEL),RO,RS(PETTY PATENT),RU(UTILITY MODEL),SC,SD,SE,SG,SK(UTILITY MODEL),SL(UTILITY MODEL),SM,SV,SY,TJ(UTILITY MODEL),TM(PROVISIONAL PATENT),TN,TR(UTILITY MODEL),TT(UTILITY CERTIFICATE),TZ,UA(UTILITY MODEL),UG(UTILITY CERTIFICATE),US,UZ(UTILITY MODEL),VC(UTILITY CERTIFICATE),VN,ZA,ZM,ZW,EP(AT,BE,BG,CH,CY,CZ,DE,DK,EE,ES,FI,FR,GB,GR,HU,IE,IS,IT,LT,LU,LV,MC,MT,NL,PL,PT,RO,SE,SI,SK,TR),OA(BF(UTILITY MODEL),BJ(UTILITY MODEL),CF(UTILITY MODEL),CG(UTILITY MODEL),CI(UTILITY MODEL),CM(UTILITY MODEL),GA(UTILITY MODEL),GN(UTILITY MODEL),GQ(UTILITY MODEL),GW(UTILITY MODEL),ML(UTILITY MODEL),MR(UTILITY MODEL),NE(UTILITY MODEL),SN(UTILITY MODEL),TD(UTILITY MODEL),TG(UTILITY MODEL)),AP(BW,GH,GM,KE,LS,MW,MZ,NA,SD,SL,SZ,TZ,UG,ZM,ZW),EA(AM,AZ,BY,KG,KZ,MD,RU,TJ,TM)
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