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A/D CONVERTER AND READING CIRCUIT

Foreign code F110002589
File No. S2006-1208-C0
Posted date Mar 28, 2011
Country WIPO
International application number 2007JP064986
International publication number WO 2008/016049
Date of international filing Jul 31, 2007
Date of international publication Feb 7, 2008
Priority data
  • P2006-208664 (Jul 31, 2006) JP
Title A/D CONVERTER AND READING CIRCUIT
Abstract An A/D convert (11) performs sampling of a signal (S1) by a plurality of times during a period (T1) and sampling of a signal (S2) by a plurality of times during a period (T2). During the period (T2), the A/D conversion circuit (17) provides a digital signal in accordance with a signal from an output (15b) of a gain stage (15). The digital signal may have a value "1" or a value "0". The A/D conversion circuit (17) includes a circuit (18) which provides a signal SA/DM corresponding to the number of appearances of the value "1". A switch (24) operates in response to the clock .phi.s and is used to sample the signal from a pixel (2a). A capacity circuit (27) includes a switch (29) and a capacitor (31) between an inversion input (23a) and a non-inversion output (23b). The switch (29) operates in response to clock.phi.3 and is used for integration to the capacitor (31).
Scope of claims (In Japanese)
【請求項1】イメージセンサのためのA/D変換器であって、前記イメージセンサからの信号を受ける入力と出力とを有しており、ノイズに係る成分を含む第1の信号の複数回の標本化および標本値の積分を第1の期間に行うと共に、前記イメージセンサの画素からの光誘起信号成分およびノイズに係る成分を含む第2の信号の複数回の標本化および標本値の積分を第1の信号に対する積分とは逆極性となるように第2の期間に行うためのゲインステージと、前記ゲインステージの前記出力からの信号に応じた第1および第2の値を取りうるディジタル信号を提供するA/D変換回路と、前記第1の値の出現回数に対応する信号を提供する回路と、前記ディジタル信号に応答して制御信号を生成する論理回路と、前記第1の期間に前記ゲインステージに所定の電圧信号の提供を行うと共に、前記第2の期間に前記ゲインステージに前記制御信号に応じた電圧信号の提供を行うD/A変換回路とを備え、前記ゲインステージは、前記標本化のための第1のキャパシタと、前記積分のための第2のキャパシタと、前記第1のキャパシタに標本化された信号を前記第2のキャパシタへ積分するための演算増幅回路とを含む、ことを特徴とするA/D変換器。

【請求項2】前記第1のキャパシタは、前記D/A変換回路に接続された一端および前記演算増幅回路の反転入力に接続された他端を有しており、前記ゲインステージは、前記演算増幅回路の非反転出力と前記反転入力との間に接続された第1の容量回路と、前記入力と前記第1のキャパシタの前記一端との間に接続されており前記イメージセンサからの信号を標本化するための第1のスイッチと、前記反転入力と前記非反転出力との間に接続された第1の帰還スイッチとを含み、前記第1の容量回路は、前記第2のキャパシタおよび第2のスイッチを有し、前記第2のキャパシタおよび第2のスイッチは直列に接続されている、ことを特徴とする請求項1に記載されたA/D変換器。

【請求項3】前記ゲインステージは、前記ゲインステージの前記出力からの信号に応じたディジタル信号に対応して前記D/A変換回路から提供される電圧信号に用いて、前記第1および第2の期間の後の第3の期間に巡回A/D変換を行う、ことを特徴とする請求項1または請求項2に記載されたA/D変換器。

【請求項4】前記A/D変換回路は、前記巡回A/D変換のために、前記ゲインステージの前記出力からの信号に応じた三値のディジタル信号を前記第3の期間に提供し、前記ゲインステージは、前記第1のキャパシタの前記一端と前記非反転出力との間に接続された別の帰還スイッチと、前記第1のキャパシタの前記他端と前記反転入力との間に接続された転送スイッチとを含む、ことを特徴とする請求項3に記載されたA/D変換器。

【請求項5】前記A/D変換回路は、前記ゲインステージの前記出力からの信号を第1および第2の参照信号と比較する比較器を含み、前記比較器は、前記第1の参照信号を前記第2の期間に受け、前記比較器は、前記第2の参照信号を前記第3の期間に受ける、ことを特徴とする請求項3または請求項4に記載されたA/D変換器。

【請求項6】前記第2の参照信号の値は、前記第1の参照信号の値より小さい、ことを特徴とする請求項5に記載されたA/D変換器。

【請求項7】前記第1のキャパシタは、前記標本化のために前記第1および第2の信号を受けるように設けられており、前記ゲインステージは、前記D/A変換回路からの信号提供および前記第1のキャパシタへの標本化のいずれか一方に応答して、前記演算増幅回路を用いて前記第1の信号を前記第2のキャパシタへ積分し、前記ゲインステージは、前記D/A変換回路からの信号提供および前記第1のキャパシタへの標本化のいずれか他方に応答して、前記演算増幅回路を用いて前記第2の信号を前記第2のキャパシタへ積分する、ことを特徴とする請求項1~請求項6のいずれか一項に記載されたA/D変換器。

【請求項8】前記ゲインステージは、前記標本化のための第3のキャパシタおよび前記積分のための第4のキャパシタを更に含み、前記第1および第3のキャパシタの一方は、前記標本化のために前記第1の信号を受けるように設けられており、前記第1および第3のキャパシタの他方は、前記標本化のために前記第2の信号を受けるように設けられており、前記演算増幅回路は、前記D/A変換回路からの信号に応答して、前記第1および第3のキャパシタに標本化された値を前記第2および第4のキャパシタに積分する、ことを特徴とする請求項1~請求項6のいずれか一項に記載されたA/D変換器。

【請求項9】前記第3のキャパシタは、前記D/A変換回路に接続された一端および前記非反転入力に接続された他端を有しており、前記ゲインステージは、前記第1のキャパシタの前記一端と前記第3のキャパシタの前記一端との間に接続された第3のスイッチと、前記第4のキャパシタおよび第4のスイッチを有し、前記演算増幅回路の非反転入力と前記演算増幅回路の反転出力との間に接続された第2の容量回路と、前記非反転入力と前記反転出力との間に接続された第2の帰還スイッチと、前記入力と前記第3のキャパシタの前記一端との間に接続されており前記イメージセンサからの信号を標本化するための第5のスイッチとを更に含み、前記第4のキャパシタおよび前記第4のスイッチは直列に接続されている、ことを特徴とする請求項8に記載されたA/D変換器。

【請求項10】前記ゲインステージは、前記D/A変換回路に接続された一端および前記非反転入力に接続された他端を有する第3のキャパシタと、前記第1のキャパシタの前記一端と前記第3のキャパシタの前記一端との間に接続された第3のスイッチと、第4のキャパシタおよび第4のスイッチを有し、前記演算増幅回路の非反転入力と前記演算増幅回路の反転出力との間に接続された第2の容量回路と、前記非反転入力と前記反転出力との間に接続された第2の帰還スイッチとを更に含み、前記第4のキャパシタおよび前記第4のスイッチは直列に接続されている、ことを特徴とする請求項2~請求項7のいずれか一項に記載されたA/D変換器。

【請求項11】前記A/D変換回路は、前記ゲインステージが前記第1および第2の期間の後の第3の期間に巡回A/D変換のための動作を行うために、前記ゲインステージの前記出力からの信号に応じた三値のディジタル信号を前記第3の期間に提供し、前記ゲインステージは、前記第1のキャパシタの前記他端と前記第3のキャパシタの前記他端との間に接続された第6のスイッチと、前記第1のキャパシタの前記一端と前記非反転出力との間に接続された第3の帰還スイッチと、前記第3のキャパシタの前記一端と前記反転出力との間に接続された第4の帰還スイッチと、前記第1のキャパシタの前記他端と前記反転入力との間に接続された第1の転送スイッチと、前記第3のキャパシタの前記他端と前記非反転入力との間に接続された第2の転送スイッチとを含む、ことを特徴とする請求項10に記載されたA/D変換器。

【請求項12】前記第1の容量回路において、前記第2のキャパシタの一端は前記反転入力に接続されており、前記第2のスイッチは前記第2のキャパシタの他端と前記非反転出力との間に接続されており、前記第1の容量回路は、前記第2のキャパシタの前記他端と前記第2のスイッチとの間の第1のノードに接続された第5のキャパシタを含む、ことを特徴とする請求項1~請求項11のいずれか一項に記載されたA/D変換器。

【請求項13】前記画素はCMOSイメージセンサの画素であり、前記画素の浮遊拡散層がリセット状態に置かれたとき、前記画素からの信号により前記第1の信号が提供され、前記リセット後に前記浮遊拡散層が光誘起電荷の蓄積状態に置かれたとき、前記画素からの信号により前記第2の信号が提供される、ことを特徴とする請求項1~請求項12のいずれか一項に記載されたA/D変換器。

【請求項14】前記イメージセンサの画素と前記ゲインステージの前記入力との間に接続され、前記第1および第2の信号を提供するプリアンプを更に備え、前記プリアンプは、演算増幅回路と、該演算増幅回路の入力に接続された第1のキャパシタと、該演算増幅回路の出力と前記入力との間に接続された第2のキャパシタと、前記出力と前記入力との間に接続されたスイッチとを含み、前記第1および第2のキャパシタの容量比に応じて前記画素からの信号を増幅し、前記第1の信号は前記プリアンプのノイズに係る成分を含み、前記第2の信号は、0前記画素の浮遊拡散層がリセット状態にあるとき前記画素が提供する信号と、前記リセット状態の後に前記浮遊拡散層が光誘起電荷の蓄積状態にあるとき前記画素が提供する信号との差分を示す成分を前記プリアンプのノイズに係る成分に加えて含む、ことを特徴とする請求項1~請求項12のいずれか一項に記載されたA/D変換器。

【請求項15】イメージセンサのための読み出し回路であって、前記イメージセンサの画素は、前記画素の浮遊拡散層がリセット状態にあるとき第1の信号を生成すると共に、前記画素の浮遊拡散層が光誘起電荷の蓄積状態にあるとき第2の信号を生成し、演算増幅回路と、該演算増幅回路の入力に接続された第1のキャパシタと、該演算増幅回路の出力と前記入力との間に接続された第2のキャパシタを含み、前記第1および第2のキャパシタの容量比に応じて前記第1および第2の信号を増幅するプリアンプと、前記プリアンプの出力に接続された標本化スイッチを含み、前記増幅された第1の信号の複数回の積分を該標本化スイッチを用いて行うと共に前記増幅された第2の信号の複数回の積分を第1の信号に対する積分とは逆極性となるように該標本化スイッチを用いて行うことによって、前記第1の信号と前記第2の信号との差分を増幅する積分器と、を備える、ことを特徴とする読み出し回路。
  • Applicant
  • ※All designated countries except for US in the data before July 2012
  • NATIONAL UNIVERSITY CORPORATION SHIZUOKA UNIVERSITY
  • Inventor
  • KAWAHITO, Shoji
IPC(International Patent Classification)
Specified countries AE(UTILITY MODEL),AG,AL(UTILITY MODEL),AM(PROVISIONAL PATENT)(UTILITY MODEL),AT(UTILITY MODEL),AU,AZ(UTILITY MODEL),BA,BB,BG(UTILITY MODEL),BH,BR(UTILITY MODEL),BW,BY(UTILITY MODEL),BZ(UTILITY MODEL),CA,CH,CN(UTILITY MODEL),CO(UTILITY MODEL),CR(UTILITY MODEL),CU(INVENTOR'S CERTIFICATE),CZ(UTILITY MODEL),DE(UTILITY MODEL),DK(UTILITY MODEL),DM,DO,DZ,EC(UTILITY MODEL),EE(UTILITY MODEL),EG(UTILITY MODEL),ES(UTILITY MODEL),FI(UTILITY MODEL),GB,GD,GE(UTILITY MODEL),GH,GM,GT,HN,HR(CONSENSUAL PATENT),HU(UTILITY MODEL),ID,IL,IN,IS,JP(UTILITY MODEL),KE(UTILITY MODEL),KG(UTILITY MODEL),KM,KN,KP(INVENTOR'S CERTIFICATE)(UTILITY MODEL),KR(UTILITY MODEL),KZ(PROVISIONAL PATENT)(UTILITY MODEL),LA,LC,LK,LR,LS(UTILITY MODEL),LT,LU,LY,MA,MD(UTILITY MODEL),ME,MG,MK,MN,MW,MX(UTILITY MODEL),MY(UTILITY-INNOVATION),MZ(UTILITY MODEL),NA,NG,NI(UTILITY MODEL),NO,NZ,OM,PG,PH(UTILITY MODEL),PL(UTILITY MODEL),PT(UTILITY MODEL),RO,RS(PETTY PATENT),RU(UTILITY MODEL),SC,SD,SE,SG,SK(UTILITY MODEL),SL(UTILITY MODEL),SM,SV,SY,TJ(UTILITY MODEL),TM(PROVISIONAL PATENT),TN,TR(UTILITY MODEL),TT(UTILITY CERTIFICATE),TZ,UA(UTILITY MODEL),UG(UTILITY CERTIFICATE),US,UZ(UTILITY MODEL),VC(UTILITY CERTIFICATE),VN,ZA,ZM,ZW,EP(AT,BE,BG,CH,CY,CZ,DE,DK,EE,ES,FI,FR,GB,GR,HU,IE,IS,IT,LT,LU,LV,MC,MT,NL,PL,PT,RO,SE,SI,SK,TR),OA(BF(UTILITY MODEL),BJ(UTILITY MODEL),CF(UTILITY MODEL),CG(UTILITY MODEL),CI(UTILITY MODEL),CM(UTILITY MODEL),GA(UTILITY MODEL),GN(UTILITY MODEL),GQ(UTILITY MODEL),GW(UTILITY MODEL),ML(UTILITY MODEL),MR(UTILITY MODEL),NE(UTILITY MODEL),SN(UTILITY MODEL),TD(UTILITY MODEL),TG(UTILITY MODEL)),AP(BW,GH,GM,KE,LS,MW,MZ,NA,SD,SL,SZ,TZ,UG,ZM,ZW),EA(AM,AZ,BY,KG,KZ,MD,RU,TJ,TM)
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