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THREE-DIMENSIONALLY INTEGRATED SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME

Foreign code F110002849
File No. S2008-0950-C0
Posted date May 6, 2011
Country WIPO
International application number 2009JP001999
International publication number WO 2009/136496
Date of international filing May 7, 2009
Date of international publication Nov 12, 2009
Priority data
  • P2008-123446 (May 9, 2008) JP
Title THREE-DIMENSIONALLY INTEGRATED SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME
Abstract On the both surfaces of a wiring board, connecting pad sections for connecting various types of circuit elements and a wiring pattern for connecting the connecting pad sections are arranged, and penetrating wiring sections for connecting the connecting pad sections and the wiring patterns on each surface are provided. A post electrode component is formed by integrally forming a plurality of post electrodes which are supported by a supporting section. A semiconductor chip is mounted on the rear surface of the wiring board and is connected to the connecting pad section on the rear surface. A post electrode component is fixed at a prescribed position on the wiring pattern and electrically connected to the wiring pattern, and after resin-sealing is performed, the supporting section is peeled and a post electrode end surface or the rear surface wiring connected to the post electrode end surface is exposed. Another circuit element is arranged on the connecting pad section on the front surface of the wiring board and connected to the connecting pad section.
Scope of claims (In Japanese)
【請求項1】配線基板の両面に半導体チップを含む各種回路素子を取り付けた3次元実装半導体装置において、
 前記配線基板は一方の主面及び他方の主面のそれぞれに、各種回路素子を接続するための接続パッド部とそれらを接続する配線パターンを有し、かつ、一方及び他方の主面のそれぞれの接続パッド部及び配線パターンを互いに接続するための貫通配線部を有し、
 前記配線基板の一方の主面において、半導体チップを装着して該一方の主面上の接続パッド部に接続し、かつ、該配線パターンの所定の位置に、支持部に支持される複数個のポスト電極を一体に形成したポスト電極部品を固定して電気的に接続し、樹脂封止後に前記支持部を剥離することにより、前記ポスト電極端面を露出させ、
 前記配線基板の他方の主面において、該他方の主面上の接続パッド部に、別の回路素子を配置して、接続する、
ことから成る3次元実装半導体装置。

【請求項2】前記ポスト電極部品は、前記ポスト電極に接続される配線を有し、前記支持部を剥離した際には前記配線を露出させた請求項1に記載の3次元実装半導体装置。

【請求項3】前記ポスト電極及びそれに接続される配線は、前記支持部の上に剥離可能の接着剤により貼り付けた絶縁基材の上に形成され、前記支持部を剥離することにより露出した絶縁基材を保護膜として用い、かつ、この保護膜に穴を空け、開口により露出した前記配線と接続される外部電極を設けた請求項2に記載の3次元実装半導体装置。

【請求項4】前記絶縁基材は、ガラスエポキシ基板及びその上に形成される配線を覆うソルダーレジストであり、前記支持部を剥離することにより露出したソルダーレジストを保護膜として用い、かつ、この保護膜に空けた開口を通して前記配線と接続される外部電極を設けた請求項3に記載の3次元実装半導体装置。

【請求項5】前記配線基板の他方の主面において、前記別の回路素子を樹脂封止した請求項1に記載の3次元実装半導体装置。

【請求項6】前記配線基板の一方の主面において、前記樹脂封止は、前記ポスト電極を側面に露出するように行う請求項1に記載の3次元実装半導体装置。

【請求項7】前記側面に露出したポスト電極が、その側面にメニスカスを作るように半田フィレットを形成して、マザー基板の配線パターンの上に半田付けされる請求項6に記載の3次元実装半導体装置。

【請求項8】前記半導体チップは、前記一方の主面上の接続パッド部にボンディングワイヤ接続、或いは、フリップチップ接続される請求項1に記載の3次元実装半導体装置。

【請求項9】前記各種回路素子は、3段以上の多段に積層された請求項1に記載の3次元実装半導体装置。

【請求項10】配線基板の両面に半導体チップを含む各種回路素子を取り付けた3次元実装半導体装置の製造方法において、
 前記配線基板は一方の主面及び他方の主面のそれぞれに、各種回路素子を接続するための接続パッド部とそれらを接続する配線パターンを有し、かつ、一方及び他方の主面のそれぞれの接続パッド部及び配線パターンを互いに接続するための貫通配線部を有し、
 支持部に支持される複数個のポスト電極を一体に形成したポスト電極部品を形成し、
 前記配線基板の一方の主面において、半導体チップを装着して該一方の主面上の接続パッド部に接続し、かつ、該配線パターンの所定の位置に前記ポスト電極部品を固定して電気的に接続し、樹脂封止後、前記支持部を剥離して前記ポスト電極端面を露出させ、
 前記配線基板の他方の主面において、該他方の主面上の接続パッド部に、別の回路素子を配置して、接続する、
ことから成る3次元実装半導体装置の製造方法。

【請求項11】前記ポスト電極部品は、前記ポスト電極に接続される配線を有し、樹脂封止後、前記支持部を剥離した際には前記配線を露出させた請求項10に記載の3次元実装半導体装置の製造方法。

【請求項12】前記ポスト電極及びそれに接続される配線は、前記支持部の上に剥離可能の接着剤により貼り付けた絶縁基材の上に形成され、樹脂封止後、前記支持部を剥離することにより露出した絶縁基材を、保護膜として用い、かつ、この保護膜に穴を空け、開口により露出した前記配線と接続される外部電極を設けた請求項11に記載の3次元実装半導体装置の製造方法。

【請求項13】前記絶縁基材は、ガラスエポキシ基板及びその上に形成される配線を覆うソルダーレジストであり、樹脂封止後、前記支持部を剥離することにより露出したソルダーレジストを保護膜として用い、かつ、この保護膜に空けた開口を通して前記配線と接続される外部電極を設けた請求項12に記載の3次元実装半導体装置の製造方法。

【請求項14】前記配線基板の他方の主面において、前記別の回路素子を樹脂封止した請求項10に記載の3次元実装半導体装置の製造方法。

【請求項15】前記配線基板の一方の主面において、前記樹脂封止は、前記ポスト電極を側面に露出するように行う請求項10に記載の3次元実装半導体装置の製造方法。

【請求項16】前記側面に露出したポスト電極が、その側面にメニスカスを作るように半田フィレットを形成して、マザー基板の配線パターンの上に半田付けされる請求項15に記載の3次元実装半導体装置の製造方法。

【請求項17】前記半導体チップは、前記一方の主面上の接続パッド部にボンディングワイヤ接続、或いは、フリップチップ接続される請求項10に記載の3次元実装半導体装置の製造方法。

【請求項18】前記各種回路素子は、3段以上の多段に積層された請求項10に記載の3次元実装半導体装置の製造方法。

【請求項19】配線基板の両面に半導体チップを含む各種回路素子を取り付けた3次元実装半導体装置において、
 前記配線基板は一方の主面及び他方の主面のそれぞれに、各種回路素子を接続するための接続パッド部とそれらを接続する配線パターンを有し、かつ、一方及び他方の主面のそれぞれの接続パッド部及び配線パターンを互いに接続するための貫通配線部を有し、
 前記配線基板の一方の主面において、半導体チップを装着して該一方の主面上の接続パッド部に接続し、かつ、該配線パターンの所定の位置に、複数個のポスト電極を電気的に接続して、そのポスト電極端面を露出するように樹脂封止し、
 前記配線基板の他方の主面において、該他方の主面上の接続パッド部に、別の回路素子を配置して、接続する、
ことから成る3次元実装半導体装置。

【請求項20】配線基板の両面に半導体チップを含む各種回路素子を取り付けた3次元実装半導体装置において、
 前記配線基板は一方の主面及び他方の主面のそれぞれに、各種回路素子を接続するための接続パッド部とそれらを接続する配線パターンを有し、かつ、一方及び他方の主面のそれぞれの接続パッド部及び配線パターンを互いに接続するための貫通配線部を有し、
 前記配線基板の一方の主面において、半導体チップを装着して該一方の主面上の接続パッド部に接続し、かつ、該配線パターンの所定の位置に、絶縁基材と配線を背面に備えた複数個のポスト電極を電気的に接続して、そのポスト電極端面を露出するように樹脂封止し、
 前記配線基板の他方の主面において、該他方の主面上の接続パッド部に、別の回路素子を配置して、接続する、
ことから成る3次元実装半導体装置。

【請求項21】前記絶縁基材は、ガラスエポキシ基板及びその上に形成される配線を覆うソルダーレジストであり、該ソルダーレジストを保護膜として用い、かつ、この保護膜に空けた開口を通して前記配線と接続される外部電極を設けた請求項20に記載の3次元実装半導体装置。
 
  • Applicant
  • ※All designated countries except for US in the data before July 2012
  • KYUSHU INSTITUTE OF TECHNOLOGY
  • Inventor
  • ISHIHARA, Masamichi
IPC(International Patent Classification)
Specified countries AE(UTILITY MODEL),AG,AL(UTILITY MODEL),AM(PROVISIONAL PATENT)(UTILITY MODEL),AO(UTILITY MODEL),AT(UTILITY MODEL),AU,AZ(UTILITY MODEL),BA,BB,BG(UTILITY MODEL),BH(UTILITY MODEL),BR(UTILITY MODEL),BW(UTILITY MODEL),BY(UTILITY MODEL),BZ(UTILITY MODEL),CA,CH,CN(UTILITY MODEL),CO(UTILITY MODEL),CR(UTILITY MODEL),CU(INVENTOR'S CERTIFICATE),CZ(UTILITY MODEL),DE(UTILITY MODEL),DK(UTILITY MODEL),DM(UTILITY MODEL),DO(UTILITY MODEL),DZ,EC(UTILITY MODEL),EE(UTILITY MODEL),EG(UTILITY MODEL),ES(UTILITY MODEL),FI(UTILITY MODEL),GB,GD,GE(UTILITY MODEL),GH(UTILITY CERTIFICATE),GM,GT(UTILITY MODEL),HN,HR(CONSENSUAL PATENT),HU(UTILITY MODEL),ID,IL,IN,IS,JP(UTILITY MODEL),KE(UTILITY MODEL),KG(UTILITY MODEL),KM,KN,KP(INVENTOR'S CERTIFICATE)(UTILITY MODEL),KR(UTILITY MODEL),KZ(PROVISIONAL PATENT)(UTILITY MODEL),LA,LC,LK,LR,LS(UTILITY MODEL),LT,LU,LY,MA,MD(UTILITY MODEL),ME,MG,MK,MN,MW,MX(UTILITY MODEL),MY(UTILITY-INNOVATION),MZ(UTILITY MODEL),NA,NG,NI(UTILITY MODEL),NO,NZ,OM(UTILITY MODEL),PG,PH(UTILITY MODEL),PL(UTILITY MODEL),PT(UTILITY MODEL),RO,RS(PETTY PATENT),RU(UTILITY MODEL),SC,SD,SE,SG,SK(UTILITY MODEL),SL(UTILITY MODEL),SM,ST,SV(UTILITY MODEL),SY,TJ(UTILITY MODEL),TM(PROVISIONAL PATENT),TN,TR(UTILITY MODEL),TT(UTILITY CERTIFICATE),TZ,UA(UTILITY MODEL),UG(UTILITY CERTIFICATE),US,UZ(UTILITY MODEL),VC(UTILITY CERTIFICATE),VN(PATENT FOR UTILITY SOLUTION),ZA,ZM,ZW,EP(AT,BE,BG,CH,CY,CZ,DE,DK,EE,ES,FI,FR,GB,GR,HR,HU,IE,IS,IT,LT,LU,LV,MC,MK,MT,NL,NO,PL,PT,RO,SE,SI,SK,TR),OA(BF(UTILITY MODEL),BJ(UTILITY MODEL),CF(UTILITY MODEL),CG(UTILITY MODEL),CI(UTILITY MODEL),CM(UTILITY MODEL),GA(UTILITY MODEL),GN(UTILITY MODEL),GQ(UTILITY MODEL),GW(UTILITY MODEL),ML(UTILITY MODEL),MR(UTILITY MODEL),NE(UTILITY MODEL),SN(UTILITY MODEL),TD(UTILITY MODEL),TG(UTILITY MODEL)),AP(BW(UTILITY MODEL),GH(UTILITY MODEL),GM(UTILITY MODEL),KE(UTILITY MODEL),LS(UTILITY MODEL),MW(UTILITY MODEL),MZ(UTILITY MODEL),NA(UTILITY MODEL),SD(UTILITY MODEL),SL(UTILITY MODEL),SZ(UTILITY MODEL),TZ(UTILITY MODEL),UG(UTILITY MODEL),ZM(UTILITY MODEL),ZW(UTILITY MODEL)),EA(AM,AZ,BY,KG,KZ,MD,RU,TJ,TM)
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