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CYCLIC A/D CONVERTER, IMAGE SENSOR DEVICE, AND METHOD FOR GENERATING DIGITAL SIGNAL FROM ANALOG SIGNAL

Foreign code F110002929
File No. S2009-0276-C0
Posted date May 9, 2011
Country WIPO
International application number 2009JP067853
International publication number WO 2010/044444
Date of international filing Oct 15, 2009
Date of international publication Apr 22, 2010
Priority data
  • P2008-269001 (Oct 17, 2008) JP
Title CYCLIC A/D CONVERTER, IMAGE SENSOR DEVICE, AND METHOD FOR GENERATING DIGITAL SIGNAL FROM ANALOG SIGNAL
Abstract Provided is a cyclic A/D converter which can reduce the number of reference voltages used for D/A conversion. The cyclic A/D converter (11) includes: a gain stage (15); an A/D conversion circuit (17); a logic circuit (19); and a D/A conversion circuit (21). The gain stage (15) performs a calculation operation by using a calculation amplification circuit (23) and capacitors (25, 27, 29) so as to generate a calculation value VOP. The gain stage (15) uses a switch circuit (31) to switch two types of voltage signals VDA1 and VDA2 to capacitors (25, 27) so that an operation is performed as if three types of voltage signals were received from the D/A conversion circuit (21). That is, the D/A conversion circuit (21) supplies voltage signal VRH to the capacitors (25, 27) in response to the value (D = 2) of digital signals (B0, B1), supplies the voltage signals VRH and VRL to the capacitors (25, 27) in response to the value (D = 1) of the digital signals (B0, B1), and supplies the voltage signal VRL to the capacitors (25, 27) in response to the value (D = 0) of the digital signals (B0, B1).
Scope of claims (In Japanese)
【請求項1】 巡回型A/D変換器であって、
 ディジタル値に変換されるアナログ信号を受ける入力、出力、並びに第1の入力、第2の入力及び出力を有するシングルエンド型の演算増幅回路を含むゲインステージと、
 前記ゲインステージの前記出力からの信号又は前記アナログ信号に応じて、複数ビットを含むディジタル信号を生成するA/D変換回路と、
 前記ディジタル信号に応じて、第1~第3の値を有する制御信号を生成する論理回路と、
 前記制御信号に応答して前記ゲインステージに第1及び第2の電圧信号の少なくともいずれか一方を提供するD/A変換回路と
を備え、
 前記ゲインステージは、第1~第3のキャパシタを含み、
 前記演算増幅回路の前記第2の入力は、基準電位を受け、
 前記ゲインステージは、前記演算増幅回路及び前記第1~第3のキャパシタにより演算値を生成する演算動作と、該演算値を前記第1及び第2のキャパシタに格納する格納動作を行い、
 前記D/A変換回路は、前記第1及び第2のキャパシタにそれぞれ接続された第1及び第2の出力を有しており、
 前記演算動作では、前記第3のキャパシタが前記演算増幅回路の前記出力と前記第1の入力との間に接続されると共に前記第1及び第2のキャパシタが前記D/A変換回路と前記第1の入力との間に接続されて、前記演算値が当該ゲインステージの前記出力に生成され、
 前記D/A変換回路は、前記制御信号に応答して、前記第1の出力に前記第1及び第2の電圧信号のいずれかを提供すると共に前記第2の出力に前記第1及び第2の電圧信号のいずれかを提供するためのスイッチ回路を含む、ことを特徴とする巡回型A/D変換器。

【請求項2】 前記スイッチ回路は、前記制御信号の前記第1の値に応答して、前記第1及び第2のキャパシタの両方に前記第1の電圧信号を供給し、前記制御信号の前記第2の値に応答して、前記第1及び第2のキャパシタにそれぞれ第1及び第2の電圧信号を供給し、前記制御信号の前記第3の値に応答して、前記第1及び第2のキャパシタの両方に前記第2の電圧信号を供給する、ことを特徴とする請求項1に記載された巡回型A/D変換器。

【請求項3】 前記スイッチ回路は、前記第1の電圧信号源と前記第1の出力との間に接続された第1のスイッチと、前記第2の電圧信号源と前記第2の出力との間に接続された第2のスイッチと、並びに前記第1の出力と前記第2の出力との間に接続された第3のスイッチとから構成され、
 前記D/A変換回路は、前記制御信号の前記第1の値に応答して、前記第1のスイッチ及び前記第3のスイッチをオンすることにより、それぞれ前記第1の出力、第2の出力を介して前記第1のキャパシタ及び第2のキャパシタに前記第1の電圧信号を供給し、
 前記D/A変換回路は、前記制御信号の前記第2の値に応答して、前記第1のスイッチをオンすることにより、前記第1の出力を介して前記第1のキャパシタに前記第1の電圧信号を供給すると共に、前記第2のスイッチをオンすることにより、前記第2の出力を介して前記第2のキャパシタに前記第2の電圧信号を供給し、
 前記D/A変換回路は、前記制御信号の前記第3の値に応答して、前記第2のスイッチ及び前記第3のスイッチをオンすることにより、それぞれ前記第1の出力、第2の出力を介して前記第1のキャパシタ及び第2のキャパシタに前記第2の電圧信号を供給する、ことを特徴とする請求項1又は請求項2に記載された巡回型A/D変換器。

【請求項4】 前記格納動作では、前記第3のキャパシタが前記演算増幅回路の前記出力と前記第1の入力との間に接続されると共に前記第1及び第2のキャパシタが前記演算増幅回路の前記出力と前記基準電位との間に接続される、ことを特徴とする請求項1~請求項3のいずれか一項に記載された巡回型A/D変換器。

【請求項5】 前記ゲインステージは、さらに、初期リセット動作を行うことができ、
 前記初期リセット動作では、前記第1~第3のキャパシタは、前記演算増幅回路の前記第1の入力と前記演算増幅回路の前記出力との間に接続されると共に、前記演算増幅回路の前記第1の入力が前記演算増幅回路の前記出力に接続される、ことを特徴とする請求項1~請求項4のいずれか一項に記載された巡回型A/D変換器。

【請求項6】 前記ゲインステージは、初期格納動作では、前記演算増幅回路の前記第1の入力と前記演算増幅回路の前記出力とを互いに接続すると共に、前記アナログ信号を前記第1~第3のキャパシタに受ける、ことを特徴とする請求項1~請求項5のいずれか一項に記載された巡回型A/D変換器。

【請求項7】 イメージセンサデバイスであって、
 イメージセンサセルのアレイを含むセルアレイと、
 前記セルアレイに接続されており複数の巡回型A/D変換器を含む変換器アレイと
を備え、
 前記巡回型A/D変換器の各々は、前記セルアレイのカラム線を介して前記イメージセンサセルに接続されており、
 前記巡回型A/D変換器の各々は請求項1~請求項6のいずれか一項に記載されたものである、ことを特徴とするイメージセンサデバイス。

【請求項8】 前記イメージセンサセルは、リセットレベルを示す第1の信号と該リセットレベルに重畳された信号レベルを示す第2の信号とを生成可能であり、
 前記ゲインステージは、前記演算増幅回路の前記出力と前記第1の入力とを互いに接続すると共に、前記ゲインステージの前記入力と前記演算増幅回路の前記第1の入力との間に前記第1及び第2のキャパシタを接続して、前記リセットレベルの信号を前記第1及び第2のキャパシタに受けており、
 前記ゲインステージは、前記第3のキャパシタを前記演算増幅回路の前記出力と前記第1の入力との間に接続すると共に、前記ゲインステージの前記入力と前記演算増幅回路の前記第1の入力との間に接続して、前記信号レベルの信号を前記第1及び第2のキャパシタに受けている、ことを特徴とする請求項7に記載されたイメージセンサデバイス。

【請求項9】 ノイズキャンセル回路を更に備え、
 前記イメージセンサセルは、リセットレベルを示す、第1の冗長ビット例からなる第1の信号と該リセットレベルに重畳された信号レベルを示す、第2の冗長ビット例からなる第2の信号とを生成可能であり、
 前記ノイズキャンセル回路は、前記リセットレベルの信号の第1のA/D変換値を格納する第1の記憶回路と、前記信号レベルの信号の第2のA/D変換値を格納する第2の記憶回路と、前記第1のA/D変換値と前記第2のA/D変換値との差を生成して前記第2の信号から該リセットレベルを差し引いてリセットノイズをキャンセルする演算回路とを含む、ことを特徴とする請求項7に記載されたイメージセンサデバイス。

【請求項10】 前記演算回路は、前記第1及び第2の冗長ビット列を第1及び第2の非冗長ビット列にそれぞれ変換する第1及び第2冗長-非冗長反感回路、補数器、並びに加算器を含み、
 前記演算回路は、前記第1冗長-非冗長変換回路の出力値と前記第2冗長-非冗長変換回路の出力値との差分をノイズキャンセル値として出力する、ことを特徴とする請求項9に記載されたイメージセンサデバイス。

【請求項11】 前記第1の電圧信号を発生する第1の基準電圧回路と、
 前記第2の電圧信号を発生する第2の基準電圧回路と、
 前記第1の基準電圧回路に接続された第1の導電線と、
 前記第2の基準電圧回路に接続された第2の導電線と
を更に備え、
 各巡回型A/D変換器内の前記D/A変換回路は、前記第1及び第2の導電線に接続されている、ことを特徴とする請求項7~請求項10のいずれか一項に記載されたイメージセンサデバイス。

【請求項12】 巡回型A/D変換を用いてアナログ信号からディジタル信号を生成する方法であって、
(a)第1~第3のキャパシタにアナログ値を有するA信号を格納するステップと、
(b)前記A信号のディジタル値を表しており第1~第3の値のいずれかを有するD0信号を生成するステップと、
(c)前記D0信号を生成した後に、前記第3のキャパシタを演算増幅回路の出力と演算増幅回路の第1の入力との間に接続すると共に前記第1及び第2のキャパシタの一端を前記演算増幅回路の前記第1の入力に接続して、前記第1のキャパシタの他端及び前記第2のキャパシタの他端にD/A信号を加えることによって、前記演算増幅回路の前記出力に演算値を生成するステップと、
(d)前記第1及び第2のキャパシタに前記演算値を格納すると共に、前記演算値のディジタル値を表しており第1~第3の値を有するDi信号を生成するステップと、
(e)ステップ(c)及び(d)を繰り返して、前記ディジタル信号を生成するステップと
を備え、
 前記D/A信号は、前記D0信号又は前記Di信号に応じたアナログ値の第1及び第2の電圧信号の少なくともいずれかであり、
 前記D0信号が前記第1の値であるとき、前記第1の電圧信号が前記第1のキャパシタの他端及び前記第2のキャパシタの他端に加えられ、
 前記D0信号が前記第2の値であるとき、前記第2の電圧信号が前記第1のキャパシタの他端及び前記第2のキャパシタの他端に加えられ、
 前記D0信号が前記第3の値であるとき、前記第1及び第2の電圧信号が、それぞれ、前記第1及び第2のキャパシタの他端に加えられ、
 前記Di信号が前記第1の値であるとき、前記第1の電圧信号が前記第1のキャパシタの他端及び前記第2のキャパシタの他端に加えられ、
 前記Di信号が前記第2の値であるとき、前記第2の電圧信号が前記第1のキャパシタの他端及び前記第2のキャパシタの他端に加えられ、
 前記Di信号が前記第3の値であるとき、前記第1及び第2の電圧信号が、それぞれ、前記第1及び第2のキャパシタの他端に加えられる、ことを特徴とする方法。
  • Applicant
  • ※All designated countries except for US in the data before July 2012
  • NATIONAL UNIVERSITY CORPORATION SHIZUOKA UNIVERSITY
  • Inventor
  • KAWAHITO Shoji
  • PARK Jong-ho
  • AOYAMA Satoshi
  • ISOBE Keigo
IPC(International Patent Classification)
Specified countries AE(UTILITY MODEL),AG,AL(UTILITY MODEL),AM(PROVISIONAL PATENT)(UTILITY MODEL),AO(UTILITY MODEL),AT(UTILITY MODEL),AU,AZ(UTILITY MODEL),BA,BB,BG(UTILITY MODEL),BH(UTILITY MODEL),BR(UTILITY MODEL),BW(UTILITY MODEL),BY(UTILITY MODEL),BZ(UTILITY MODEL),CA,CH,CL(UTILITY MODEL),CN(UTILITY MODEL),CO(UTILITY MODEL),CR(UTILITY MODEL),CU(INVENTOR'S CERTIFICATE),CZ(UTILITY MODEL),DE(UTILITY MODEL),DK(UTILITY MODEL),DM,DO(UTILITY MODEL),DZ,EC(UTILITY MODEL),EE(UTILITY MODEL),EG(UTILITY MODEL),ES(UTILITY MODEL),FI(UTILITY MODEL),GB,GD,GE(UTILITY MODEL),GH(UTILITY CERTIFICATE),GM,GT(UTILITY MODEL),HN,HR(CONSENSUAL PATENT),HU(UTILITY MODEL),ID,IL,IN,IS,JP(UTILITY MODEL),KE(UTILITY MODEL),KG(UTILITY MODEL),KM,KN,KP(INVENTOR'S CERTIFICATE)(UTILITY MODEL),KR(UTILITY MODEL),KZ(PROVISIONAL PATENT)(UTILITY MODEL),LA,LC,LK,LR,LS(UTILITY MODEL),LT,LU,LY,MA,MD(UTILITY MODEL),ME,MG,MK,MN,MW,MX(UTILITY MODEL),MY(UTILITY-INNOVATION),MZ(UTILITY MODEL),NA,NG,NI(UTILITY MODEL),NO,NZ,OM(UTILITY MODEL),PE(UTILITY MODEL),PG,PH(UTILITY MODEL),PL(UTILITY MODEL),PT(UTILITY MODEL),RO,RS(PETTY PATENT),RU(UTILITY MODEL),SC,SD,SE,SG,SK(UTILITY MODEL),SL(UTILITY MODEL),SM,ST,SV(UTILITY MODEL),SY,TJ(UTILITY MODEL),TM(PROVISIONAL PATENT),TN,TR(UTILITY MODEL),TT(UTILITY CERTIFICATE),TZ,UA(UTILITY MODEL),UG(UTILITY CERTIFICATE),US,UZ(UTILITY MODEL),VC(UTILITY CERTIFICATE),VN(PATENT FOR UTILITY SOLUTION),ZA,ZM,ZW,EP(AT,BE,BG,CH,CY,CZ,DE,DK,EE,ES,FI,FR,GB,GR,HR,HU,IE,IS,IT,LT,LU,LV,MC,MK,MT,NL,NO,PL,PT,RO,SE,SI,SK,SM,TR),OA(BF(UTILITY MODEL),BJ(UTILITY MODEL),CF(UTILITY MODEL),CG(UTILITY MODEL),CI(UTILITY MODEL),CM(UTILITY MODEL),GA(UTILITY MODEL),GN(UTILITY MODEL),GQ(UTILITY MODEL),GW(UTILITY MODEL),ML(UTILITY MODEL),MR(UTILITY MODEL),NE(UTILITY MODEL),SN(UTILITY MODEL),TD(UTILITY MODEL),TG(UTILITY MODEL)),AP(BW(UTILITY MODEL),GH(UTILITY MODEL),GM(UTILITY MODEL),KE(UTILITY MODEL),LS(UTILITY MODEL),MW(UTILITY MODEL),MZ(UTILITY MODEL),NA(UTILITY MODEL),SD(UTILITY MODEL),SL(UTILITY MODEL),SZ(UTILITY MODEL),TZ(UTILITY MODEL),UG(UTILITY MODEL),ZM(UTILITY MODEL),ZW(UTILITY MODEL)),EA(AM,AZ,BY,KG,KZ,MD,RU,TJ,TM)
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