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COMPARATOR AND ANALOG/DIGITAL CONVERTER

Foreign code F110002970
File No. S2010-0693-N0
Posted date May 9, 2011
Country WIPO
International application number 2009JP068514
International publication number WO 2010/050515
Date of international filing Oct 28, 2009
Date of international publication May 6, 2010
Priority data
  • P2008-282387 (Oct 31, 2008) JP
Title COMPARATOR AND ANALOG/DIGITAL CONVERTER
Abstract Provided are a comparator and an A/D converter having the comparator which can eliminate the problem of a timing shift between two clock signals of different polarities existing in a conventional comparator and enables a low-power operation. The comparator includes: a differential amplification circuit unit which inputs a first and a second input voltage signal and a clock signal, operates in accordance with the clock signal, and outputs a first and a second output voltage signal amplified and corresponding to the values of the first and the second input voltage signal, respectively; and a differential latch circuit unit which operates in accordance with the first and the second output voltage signal, holds the comparison result between the first and the second input voltage signal, and outputs the comparison result. The A/D converter includes a plurality of the comparators.
Scope of claims (In Japanese)
【請求項1】 第1及び第2入力電圧信号、並びに、クロック信号が入力され、前記クロック信号に基づいて動作し、前記第1及び第2入力電圧信号の値にそれぞれ対応し且つ増幅された第1及び第2出力電圧信号を出力する差動増幅回路部と、
 前記第1及び第2出力電圧信号に基づいて動作し、前記第1及び第2入力電圧信号の比較結果を保持し且つ出力する差動ラッチ回路部と
 を備える比較器。

【請求項2】 前記差動増幅回路部は、チャネルの極性が第1の極性である第1~第3MOSトランジスタと、チャネルの極性が前記第1の極性と異なる第2の極性である第4及び第5MOSトランジスタとを有し、
 前記第1MOSトランジスタのゲート端子が前記第1入力電圧信号の入力端子に接続されており、
 前記第2MOSトランジスタのゲート端子が前記第2入力電圧信号の入力端子に接続されており、
 前記第3MOSトランジスタのゲート端子が前記クロック信号の入力端子に接続され、前記第3MOSトランジスタの入力側端子が前記第1及び第2MOSトランジスタの出力側端子に接続され、且つ、前記第3MOSトランジスタの出力側端子が接地されており、
 前記第4MOSトランジスタのゲート端子が前記クロック信号の入力端子に接続され、前記第4MOSトランジスタの入力側端子が電源電圧の入力端子に接続され、且つ、前記第4MOSトランジスタの出力側端子が前記第1MOSトランジスタの入力側端子に接続されており、
 前記第5MOSトランジスタのゲート端子が前記クロック信号の入力端子に接続され、前記第5MOSトランジスタの入力側端子が前記電源電圧の入力端子に接続され、且つ、前記第5MOSトランジスタの出力側端子が前記第2MOSトランジスタの入力側端子に接続されており、
 前記第1MOSトランジスタの入力側端子と前記第4MOSトランジスタの出力側端子との第1接続点から前記第1出力電圧信号が出力され、且つ、前記第2MOSトランジスタの入力側端子と前記第5MOSトランジスタの出力側端子との第2接続点から前記第2出力電圧信号が出力される
 請求項1に記載の比較器。

【請求項3】 前記差動ラッチ回路部は、チャネルの極性が第1の極性である第6~第9MOSトランジスタと、チャネルの極性が前記第1の極性と異なる第2の極性である第10~第13MOSトランジスタとを有し、
 前記第6MOSトランジスタのゲート端子が前記第10MOSトランジスタのゲート端子に接続され、前記第6MOSトランジスタの入力側端子が前記第10MOSトランジスタの出力側端子に接続され、且つ、前記第6MOSトランジスタの出力側端子が接地されており、
 前記第7MOSトランジスタのゲート端子が前記第11MOSトランジスタのゲート端子に接続され、前記第7MOSトランジスタの入力側端子が前記第11MOSトランジスタの出力側端子に接続され、且つ、前記第7MOSトランジスタの出力側端子が接地されており、
 前記第6MOSトランジスタの入力側端子と前記第10MOSトランジスタの出力側端子との第3接続点、及び、前記第7MOSトランジスタの入力側端子と前記第11MOSトランジスタの出力側端子との第4接続点が、それぞれ、前記第7MOSトランジスタのゲート端子と前記第11MOSトランジスタのゲート端子との第5接続点、及び、前記第6MOSトランジスタのゲート端子と前記第10MOSトランジスタのゲート端子との第6接続点に接続されており、
 前記第8MOSトランジスタのゲート端子が前記差動増幅回路部内の前記第1出力電圧信号の出力端子に接続され、前記第8MOSトランジスタの入力側端子が前記第6MOSトランジスタの入力側端子に接続され、且つ、前記第8MOSトランジスタの出力側端子が接地されており、
 前記第9MOSトランジスタのゲート端子が前記差動増幅回路部内の前記第2出力電圧信号の出力端子に接続され、第9MOSトランジスタの入力側端子が前記第7MOSトランジスタの入力側端子に接続され、且つ、第9MOSトランジスタの出力側端子が接地されており、
 前記第12MOSトランジスタのゲート端子が前記差動増幅回路部内の前記第1出力電圧信号の出力端子に接続され、前記第12MOSトランジスタの入力側端子が電源電圧の入力端子に接続され、且つ、前記第12MOSトランジスタの出力側端子が前記第10MOSトランジスタの入力側端子に接続されており、
 前記第13MOSトランジスタのゲート端子が前記差動増幅回路部内の前記第2出力電圧信号の出力端子に接続され、前記第13MOSトランジスタの入力側端子が前記電源電圧の入力端子に接続され、且つ、前記第13MOSトランジスタの出力側端子が前記第11MOSトランジスタの入力側端子に接続されており、
 前記第3及び第4接続点から前記比較結果が出力される
 請求項1または2に記載の比較器。

【請求項4】 前記差動ラッチ回路部は、さらに、チャネルの極性が前記第1の極性である第14及び第15MOSトランジスタを有し、
 前記第14MOSトランジスタのゲート端子が前記差動増幅回路部内の前記第1出力電圧信号の出力端子に接続され、前記第14MOSトランジスタの入力側端子が前記第10MOSトランジスタの入力側端子に接続され、且つ、前記第14MOSトランジスタの出力側端子が接地されており、
 前記第15MOSトランジスタのゲート端子が前記差動増幅回路部内の前記第2出力電圧信号の出力端子に接続され、前記第15MOSトランジスタの入力側端子が前記第11MOSトランジスタの入力側端子に接続され、且つ、前記第15MOSトランジスタの出力側端子が接地されている
 請求項3に記載の比較器。

【請求項5】 さらに、オフセット電圧を補償するオフセット電圧補償回路を備え、
 前記オフセット電圧補償回路は、
 入力側及び出力側端子が、前記第1MOSトランジスタの入力側及び出力側端子にそれぞれ接続された第1補償用MOSトランジスタと、
 入力側及び出力側端子が、前記第2MOSトランジスタの入力側及び出力側端子にそれぞれ接続された第2補償用MOSトランジスタと、
 前記第1及び第2補償用トランジスタの各ゲート端子に接続され、各ゲート電圧を調整する電圧調整部と、
 前記電圧調整部での前記第1及び第2補償用トランジスタの前記ゲート電圧の調整動作を制御する制御回路部と、
 前記第1及び第2入力電圧信号の比較を行う動作と、前記オフセット電圧を補償する動作とを切換える切換え部とを有する
 請求項2~4のいずれか一項に記載の比較器。

【請求項6】 さらに、オフセット電圧を補償するオフセット電圧補償回路を備え、
 前記オフセット電圧補償回路は、
 前記差動増幅回路部内の前記第1出力電圧信号の出力端子に接続された第1可変容量素子と、
 前記差動増幅回路部内の前記第2出力電圧信号の出力端子に接続された第2可変容量素子と、
 前記第1及び第2可変容量素子の容量の調整制御を行う制御回路部と、
 前記第1及び第2入力電圧信号の比較を行う動作と、前記オフセット電圧を補償する動作とを切換える切換え部とを有する
 請求項2~4のいずれか一項に記載の比較器。

【請求項7】 前記差動増幅回路部は、さらに、チャネルの極性が前記第1の極性である第16及び第17MOSトランジスタを有し、
 前記第16MOSトランジスタの入力側及び出力側端子が前記第1MOSトランジスタの入力側及び出力側端子にそれぞれ接続され、且つ、前記第16MOSトランジスタのゲート端子が第3入力電圧信号の入力端子に接続されており、
 前記第17MOSトランジスタの入力側及び出力側端子が前記第2MOSトランジスタの入力側及び出力側端子にそれぞれ接続され、且つ、前記第17MOSトランジスタのゲート端子が第4入力電圧信号の入力端子に接続されており、
 前記第1、第2、第16及び第17MOSトランジスタのそれぞれのチャネル幅Wとチャネル長Lとの比W/Lが、所定の補間電圧で比較動作が行えるように調整されている
 請求項2~6のいずれか一項に記載の比較器。

【請求項8】 入力電圧信号、該入力電圧信号と比較する参照電圧信号及びクロック信号が入力され、前記入力電圧信号と前記参照電圧信号との比較結果を出力する複数の比較器と、
 複数の前記比較器から出力される前記比較結果に基づいて、前記入力電圧信号に対応するデジタル信号を出力するエンコーダとを備え、
 前記比較器は、前記クロック信号に基づいて動作し、前記入力電圧信号及び前記参照電圧信号の値にそれぞれ対応し且つ増幅された第1及び第2出力電圧信号を出力する差動増幅回路部と、前記第1及び第2出力電圧信号に基づいて動作し、前記入力電圧信号及び前記参照電圧信号との前記比較結果を保持し且つ出力する差動ラッチ回路部とを有する
 アナログデジタル変換器。
  • Applicant
  • ※All designated countries except for US in the data before July 2012
  • Tokyo Institute of Technology
  • Inventor
  • MATSUZAWA Akira
  • MIYAHARA Masaya
IPC(International Patent Classification)
Specified countries AE(UTILITY MODEL),AG,AL(UTILITY MODEL),AM(PROVISIONAL PATENT)(UTILITY MODEL),AO(UTILITY MODEL),AT(UTILITY MODEL),AU,AZ(UTILITY MODEL),BA,BB,BG(UTILITY MODEL),BH(UTILITY MODEL),BR(UTILITY MODEL),BW(UTILITY MODEL),BY(UTILITY MODEL),BZ(UTILITY MODEL),CA,CH,CL(UTILITY MODEL),CN(UTILITY MODEL),CO(UTILITY MODEL),CR(UTILITY MODEL),CU(INVENTOR'S CERTIFICATE),CZ(UTILITY MODEL),DE(UTILITY MODEL),DK(UTILITY MODEL),DM,DO(UTILITY MODEL),DZ,EC(UTILITY MODEL),EE(UTILITY MODEL),EG(UTILITY MODEL),ES(UTILITY MODEL),FI(UTILITY MODEL),GB,GD,GE(UTILITY MODEL),GH(UTILITY CERTIFICATE),GM,GT(UTILITY MODEL),HN,HR(CONSENSUAL PATENT),HU(UTILITY MODEL),ID,IL,IN,IS,KE(UTILITY MODEL),KG(UTILITY MODEL),KM,KN,KP(INVENTOR'S CERTIFICATE)(UTILITY MODEL),KR(UTILITY MODEL),KZ(PROVISIONAL PATENT)(UTILITY MODEL),LA,LC,LK,LR,LS(UTILITY MODEL),LT,LU,LY,MA,MD(UTILITY MODEL),ME,MG,MK,MN,MW,MX(UTILITY MODEL),MY(UTILITY-INNOVATION),MZ(UTILITY MODEL),NA,NG,NI(UTILITY MODEL),NO,NZ,OM(UTILITY MODEL),PE(UTILITY MODEL),PG,PH(UTILITY MODEL),PL(UTILITY MODEL),PT(UTILITY MODEL),RO,RS(PETTY PATENT),RU(UTILITY MODEL),SC,SD,SE,SG,SK(UTILITY MODEL),SL(UTILITY MODEL),SM,ST,SV(UTILITY MODEL),SY,TJ(UTILITY MODEL),TM(PROVISIONAL PATENT),TN,TR(UTILITY MODEL),TT(UTILITY CERTIFICATE),TZ,UA(UTILITY MODEL),UG(UTILITY CERTIFICATE),US,UZ(UTILITY MODEL),VC(UTILITY CERTIFICATE),VN(PATENT FOR UTILITY SOLUTION),ZA,ZM,ZW,EP(AT,BE,BG,CH,CY,CZ,DE,DK,EE,ES,FI,FR,GB,GR,HR,HU,IE,IS,IT,LT,LU,LV,MC,MK,MT,NL,NO,PL,PT,RO,SE,SI,SK,SM,TR),OA(BF(UTILITY MODEL),BJ(UTILITY MODEL),CF(UTILITY MODEL),CG(UTILITY MODEL),CI(UTILITY MODEL),CM(UTILITY MODEL),GA(UTILITY MODEL),GN(UTILITY MODEL),GQ(UTILITY MODEL),GW(UTILITY MODEL),ML(UTILITY MODEL),MR(UTILITY MODEL),NE(UTILITY MODEL),SN(UTILITY MODEL),TD(UTILITY MODEL),TG(UTILITY MODEL)),AP(BW(UTILITY MODEL),GH(UTILITY MODEL),GM(UTILITY MODEL),KE(UTILITY MODEL),LS(UTILITY MODEL),MW(UTILITY MODEL),MZ(UTILITY MODEL),NA(UTILITY MODEL),SD(UTILITY MODEL),SL(UTILITY MODEL),SZ(UTILITY MODEL),TZ(UTILITY MODEL),UG(UTILITY MODEL),ZM(UTILITY MODEL),ZW(UTILITY MODEL)),EA(AM,AZ,BY,KG,KZ,MD,RU,TJ,TM)
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