Optically reconfigurable logic circuit
| 外国特許コード | F110005597 |
|---|---|
| 整理番号 | RSP53P16WO |
| 掲載日 | 2011年9月9日 |
| 出願国 | アメリカ合衆国 |
| 出願番号 | 59747405 |
| 公報番号 | 20090296178 |
| 公報番号 | 07876483 |
| 出願日 | 平成17年5月11日(2005.5.11) |
| 公報発行日 | 平成21年12月3日(2009.12.3) |
| 公報発行日 | 平成23年1月25日(2011.1.25) |
| 国際出願番号 | PCT/JP2005/008612 |
| 国際公開番号 | WO2005/117262 |
| 国際出願日 | 平成17年5月11日(2005.5.11) |
| 国際公開日 | 平成17年12月8日(2005.12.8) |
| 優先権データ |
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| 発明の名称 （英語） | Optically reconfigurable logic circuit |
| 発明の概要（英語） | To provide an optically reconfigurable logic circuit in which a mount area of an optical circuit is reduced as much as possible and a high gate density is realized.In an optically reconfigurable logic circuit 1 provided with a plurality of configuration information input circuits 6 for converting an optical signal including logic circuit configuration information into an electric signal and holding and outputting this electric signal and a logic configuration variable circuit 7 for performing logic configuration on the basis of the logic circuit configuration information, the configuration information input circuits 6 holds the logic circuit configuration information as electric charge with use of a junction capacitance and a floating capacitance of a photoconductive device P. An inter-terminal voltage of the photoconductive device P is converted into binary data by a binary circuit and output as a circuit configuration signal. Then, the logic configuration variable circuit 7 is configured to execute a logic arithmetic processing before the inter-terminal voltage of the photoconductive device P drops to be equal to or lower than a logic threshold of the binary circuit due to a leak current. |
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| 国際特許分類(IPC) |
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| 米国特許分類/主・副 |
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日本語項目の表示
| 発明の名称 | 光再構成可能論理回路 |
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『 Optically reconfigurable logic circuit 』に関するお問合せ
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