LAMINATED STRUCTURE, FERROELECTRIC GATE THIN FILM TRANSISTOR, AND FERROELECTRIC THIN FILM CAPACITOR
| 外国特許コード | F130007388 |
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| 整理番号 | E086P33 |
| 掲載日 | 2013年6月5日 |
| 出願国 | 世界知的所有権機関（ＷＩＰＯ） |
| 国際出願番号 | 2012JP077326 |
| 国際公開番号 | WO 2013/073347 |
| 国際出願日 | 平成24年10月23日(2012.10.23) |
| 国際公開日 | 平成25年5月23日(2013.5.23) |
| 優先権データ |
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| 発明の名称 （英語） | LAMINATED STRUCTURE, FERROELECTRIC GATE THIN FILM TRANSISTOR, AND FERROELECTRIC THIN FILM CAPACITOR |
| 発明の概要（英語） |
This ferroelectric gate thin film transistor (20) comprises: a channel layer (28) a gate electrode layer (22) that controls the conduction state of the channel layer (28) and a gate insulation layer (25) comprising a ferroelectric layer arranged between the channel layer (28) and the gate electrode layer (22). The gate insulation layer (ferroelectric layer) (25) has a structure wherein a PZT layer (23) and a BLT layer (24) (Pb diffusion-preventing layer) are stacked and the channel layer (28) (oxide conductor layer) (28) is arranged on a surface on the BLT layer (Pb diffusion-preventing layer) (24) side of the gate insulation layer (ferroelectric layer) (25). This ferroelectric gate thin film transistor (20) is capable of solving a variety of issues, such as the issue of ready deterioration of transmission properties of ferroelectric gate thin film transistors (e.g., ready narrowing of memory window width), and other issues that may arise caused by diffusion of Pb atoms from PZT layers in oxide conductor layers. |
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| 国際特許分類(IPC) |
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| 参考情報 （研究プロジェクト等） | ERATO SHIMODA Nano-Liquid Process AREA |
日本語項目の表示
| 発明の名称 | 積層構造体、強誘電体ゲート薄膜トランジスター及び強誘電体薄膜キャパシター |
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