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SEMICONDUCTOR STORAGE DEVICE

Foreign code F140007872
File No. S2012-0660-C0
Posted date Jun 5, 2014
Country WIPO
International application number 2013JP062791
International publication number WO 2013168685
Date of international filing May 3, 2013
Date of international publication Nov 14, 2013
Priority data
  • P2012-105558 (May 6, 2012) JP
Title SEMICONDUCTOR STORAGE DEVICE
Abstract A semiconductor storage device (1) includes an input control unit (3) and an associative memory block (2) connected to the input control unit (3). Each word circuit (4) in the associative memory block (2) comprises a first stage sub-word circuit (4a) with k bits which is connected to the search line (1) (SL1) of the input control unit (3) and a second stage sub-word circuit (4b) with n-k bits which is connected to the search line (2) (SL2) of the input control unit (3). The first stage sub-word circuit (4a) with k bits and the second stage sub-word circuit (4b) with n-k bits are divided by a segmentation circuit (5). When the first stage sub-word circuit outputs a match signal, the match result is stored in the segmentation circuit (5), and a plurality of local match circuits in the second stage sub-word circuit (4b) is operated.
Scope of claims (In Japanese)[請求項1]
レジスタとコンパレータとモード制御部とを含んで構成される入力制御部と、該入力制御部に接続される連想メモリブロックと、
を含み、
上記連想メモリブロックの各ワード回路は、上記入力制御部のサーチライン1に接続されるkビットの第1段サブワード回路と、上記入力制御部のサーチライン2に接続されるn-kビットの第2段サブワード回路と、からなり、
上記kビットの第1段サブワード回路と上記n-kビットの第2段サブワード回路とは、セグメント化回路を介して接続されている、半導体記憶装置。
[請求項2]
前記第2段サブワード回路は、さらに分割されたサブ-サブワード回路と各該サブ-サブワード回路に接続されるローカル一致回路と、該サブ-サブワード回路全体のグローバル一致回路とからなる、請求項1に記載の半導体記憶装置。
[請求項3]
前記サブ-サブワード回路はkビットである、請求項2に記載の半導体記憶装置。
[請求項4]
前記入力制御部は、高速モード及び低速モードで動作する、請求項1~3の何れかに記載の半導体記憶装置。
[請求項5]
前記入力制御部は、前記kビットの第1段サブワードが検索ワードと一致しないと判定した場合には、異なる入力に対して連続的に一致動作を続けるように前記高速モードで動作する、請求項4に記載の半導体記憶装置。
[請求項6]
前記入力制御部は、前記kビットの第1段サブワードが検索ワードと一致すると判定した場合には、前記低速モードで動作する、請求項4又は5に記載の半導体記憶装置。
[請求項7]
前記連想メモリブロックの検索において、各ワード回路は次の検索を行う前にマッチ線が充電され、該ワード回路内において一致したマッチ線だけが、該ワード回路内で生成された局所的制御信号により充電される、請求項1~6の何れかに記載の半導体記憶装置。
[請求項8]
前記連想メモリブロックの検索において、各ワード回路は次の検索を行う前にマッチ線が充電され、該ワード回路のグローバル一致回路の動作の後で該ワード回路のマッチ線が充電される、請求項1~6の何れかに記載の半導体記憶装置。
[請求項9]
前記一致回路は、ワード毎に非同期又は同期して制御されることを特徴とする、請求項2に記載の半導体記憶装置。
[請求項10]
前記入力制御部は、同期信号又は非同期信号により駆動されることを特徴とする、請求項1~8の何れかに記載の半導体記憶装置。
[請求項11]
前記連想メモリブロックは、2値の連想メモリセルからなることを特徴とする、請求項1に記載の半導体記憶装置。
[請求項12]
前記連想メモリブロックは、3値の連想メモリセルからなることを特徴とする、請求項1に記載の半導体記憶装置。
[請求項13]
前記ワード回路は、自律事前充電回路を含んで構成されていることを特徴とする、請求項7又は8に記載の半導体記憶装置。
[請求項14]
前記一致回路を、ワード毎に非同期で制御し、
検索するワードと記憶されているワードの一致を判定する一致操作の後で、一致したワードのマッチラインを、局所的制御信号により自律事前充電し、該自律事前充電における遅延時間TPAを、前記連想メモリブロックのサイクルタイムTCAに影響しないように動作させる、請求項9に記載の半導体記憶装置。
  • Applicant
  • ※All designated countries except for US in the data before July 2012
  • TOHOKU UNIVERSITY
  • Inventor
  • HANYU TAKAHIRO
  • MATSUNAGA SHOUN
  • ONIZAWA NAOYA
  • GAUDET VINCENT
IPC(International Patent Classification)
Specified countries National States: AE AG AL AM AO AT AU AZ BA BB BG BH BN BR BW BY BZ CA CH CL CN CO CR CU CZ DE DK DM DO DZ EC EE EG ES FI GB GD GE GH GM GT HN HR HU ID IL IN IS KE KG KM KN KP KR KZ LA LC LK LR LS LT LU LY MA MD ME MG MK MN MW MX MY MZ NA NG NI NO NZ OM PA PE PG PH PL PT QA RO RS RU RW SC SD SE SG SK SL SM ST SV SY TH TJ TM TN TR TT TZ UA UG US UZ VC VN ZA ZM ZW
ARIPO: BW GH GM KE LR LS MW MZ NA RW SD SL SZ TZ UG ZM ZW
EAPO: AM AZ BY KG KZ RU TJ TM
EPO: AL AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HR HU IE IS IT LT LU LV MC MK MT NL NO PL PT RO RS SE SI SK SM TR
OAPI: BF BJ CF CG CI CM GA GN GQ GW ML MR NE SN TD TG
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