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SEMICONDUCTOR DEVICE FOR HIGH-VOLTAGE INSULATED GATE POWER, AND METHOD FOR MANUFACTURING SAME commons meetings

Foreign code F140007873
File No. S2012-0781-C0
Posted date Jun 18, 2014
Country WIPO
International application number 2013JP064943
International publication number WO 2013180186
Date of international filing May 29, 2013
Date of international publication Dec 5, 2013
Priority data
  • P2012-123462 (May 30, 2012) JP
  • P2012-195347 (Sep 5, 2012) JP
Title SEMICONDUCTOR DEVICE FOR HIGH-VOLTAGE INSULATED GATE POWER, AND METHOD FOR MANUFACTURING SAME commons meetings
Abstract Provided is a high-productivity semiconductor device for high-voltage insulated gate power in which the step for forming a trench gate on a wafer requires only a short period of time, and which is suitable for reducing the thickness and increasing the diameter of the wafer. In the semiconductor device for high-voltage insulated gate power, the width (S), trench depth (DT), gate insulation film thickness (Tox), and gate driving voltage (Vge) of a mesa region that is a structural portion including the portion having the MOS transistor structure and the trench gate, which is the principal part of the structure of a trench IGBT, have an inverse relationship with the scale ratio (k) of size reduction relative to a reference structure. The cell width (2W) is the same as that in the reference structure. The reference structure is such that the scale ratio (k) is equal to or greater than 3 when the trench depth (DT) is 5 to 6 μm, the distance between the centers of adjacent trenches is 3 to 4 μm, the total cell width (2W) is 15 to 20 μm, and the gate driving voltage (Vge) in a conducting state is 15 V.
Scope of claims (In Japanese)[請求項1]
低濃度第1導電型ベース層と、
前記低濃度第1導電型ベース層の表面側に、広い間隔と狭い間隔を交互に有するように選択的に形成された複数のトレンチと、
前記トレンチの表面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の内側に形成されたゲート電極と、
前記狭い間隔で隣り合うトレンチ間に選択的に形成された第2導電型ベース層と、
前記第2導電型ベース層の表面に選択的に形成された高濃度の第1導電型ソース層と、
前記第2導電型ベース層と第1導電型ソース層の双方に接続する第一の主電極と、
前記第1導電型ソース層と、前記第2導電型ベース層と、前記低濃度第1導電型ベース層の表面部に形成されたMOSトランジスタ構造と、
前記低濃度第1導電型ベース層の裏面側に一様に形成され、該低濃度第1導電型ベース層よりも不純物濃度の高い第1導電型バッファ層と、
該第1導電型バッファ層の表面に一様に形成された高濃度の第2導電型エミッタ層と、
該第2導電型エミッタ層の表面に形成された第2の主電極と
を有する高電圧絶縁ゲート型電力用半導体装置において、
前記トレンチのゲート絶縁膜と前記MOSトランジスタ構造が形成される部分を含む構造部分であるメサ領域の幅S、トレンチ深さDTが、基準となる構造に対する小型化のスケール比率kの逆数となる関係を有し、
セル幅2Wは前記基準となる構造に対し、スケール比率kの逆数となる関係よりも大きく、前記基準となる構造が、トレンチ深さDTが5~6μm、全体のセル幅2Wが15~20μmであり、前記基準となる構造を有する前記電力用半導体装置の導通状態でのスケール比率kが3以上であることを特徴とする、高電圧絶縁ゲート型電力用半導体装置。
[請求項2]
前記トレンチのゲート絶縁膜と前記MOSトランジスタ構造が形成される部分を含む構造部分であるメサ領域の幅S、トレンチ深さDT、ゲート絶縁膜厚Tox、ゲート駆動電圧Vgeが、基準となる構造に対する小型化のスケール比率kの逆数となる関係を有し、
セル幅2Wは前記基準となる構造に対し、スケール比率kの逆数となる関係よりも大きくかつ基準となる幅と同じか小さく、前記基準となる構造が、トレンチ深さDTが5~6μm、隣接するトレンチの中心間距離が3~4μmで、全体のセル幅2Wが15~20μmであり、前記基準となる構造を有する前記電力用半導体装置の導通状態でのゲート駆動電圧Vgeが15Vであるとするとき、スケール比率kが3以上であることを特徴とする、請求項1記載の高電圧絶縁ゲート型電力用半導体装置。
[請求項3]
前記スケール比率kが3以上であり、第2導電型エミッタ層の不純物濃度の傾斜の平均値を第2導電型エミッタ層の不純物総量で割った値が、前記電位が固定されない第2導電型層や第2導電型ベース層の、不純物濃度の傾斜の平均値をそれぞれの不純物総量で割った値より低いことを特徴とする請求項1または2記載の高電圧絶縁ゲート型電力用半導体装置。
[請求項4]
前記スケール比率kが5以上であることを特徴とする、請求項1から3のいずれかの項に記載の高電圧絶縁ゲート型電力用半導体装置。
[請求項5]
前記第2導電型エミッタ層の厚みが1μm以下であり、前記第2導電型エミッタ層を形成する不純物イオンの注入工程が、前記第2導電型ベース層および前記電位が固定されない第2導電型層を形成する不純物イオンの注入工程より前にあることを特徴とする請求項1から4のいずれかの項に記載の高電圧絶縁ゲート型電力用半導体装置。
[請求項6]
前記低濃度第1導電型ベース層の裏面側に形成される前記第2導電型エミッタ層の厚みが、1μm以下10nm以上であることを特徴とする、請求項1から5のいずれかの項に記載の高電圧絶縁ゲート型電力用半導体装置。
[請求項7]
前記トレンチ内部のゲート電極がP型ポリシリコンであることを特徴とする請求項1記載の高電圧絶縁ゲート型電力用半導体装置。
[請求項8]
請求項6記載の高電圧絶縁ゲート型電力用半導体装置を製造するに際し、最初に、低濃度第1導電型ベース層の裏面側の第1導電型バッファ層と第2導電型エミッタ層を形成し、その後、前記低濃度第1導電型ベース層の表面側のトレンチおよびMOSトランジスタ構造を含む表面構造を形成することを特徴とする高電圧絶縁ゲート型電力用半導体装置の製造方法。
[請求項9]
低濃度第1導電型ベース層と、
前記低濃度第1導電型ベース層の表面側に、広い間隔と狭い間隔を交互に有するように選択的に形成された複数のトレンチと、
前記トレンチの表面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の内側に形成されたゲート電極と、
前記狭い間隔で隣り合うトレンチ間に選択的に形成された第2導電型ベース層と、
前記第2導電型ベース層の表面に選択的に形成された高濃度の第1導電型ソース層と、
前記第2導電型ベース層と第1導電型ソース層の双方に接続する第一の主電極と、
前記第1導電型ソース層と、前記第2導電型ベース層と、前記低濃度第1導電型ベース層の表面部に形成されたMOSトランジスタ構造と、
前記広い間隔で隣り合うトレンチ間に、前記第一の主電極と接続しないように、あるいは前記第一の主電極と接続しても高抵抗を介して接続され、前記トレンチと同程度の深さを有する、電位が固定されない第2導電型層と、
前記低濃度第1導電型ベース層の裏面側に一様に形成され、該低濃度第1導電型ベース層よりも不純物濃度の高い第1導電型バッファ層と、
該第1導電型バッファ層の表面に一様に形成された高濃度の第2導電型エミッタ層と、
該第2導電型エミッタ層の表面に形成された第2の主電極と
を有する高電圧絶縁ゲート型電力用半導体装置において、
前記トレンチのゲート絶縁膜と前記MOSトランジスタ構造が形成される部分を含む構造部分であるメサ領域の幅S、トレンチ深さDT、ゲート絶縁膜厚Tox、ゲート駆動電圧Vgeが、基準となる構造に対する小型化のスケール比率kの逆数となる関係を有し、セル幅2Wは前記基準となる構造と同じであり、前記基準となる構造が、トレンチの中心で挟まれた面積のうち、エミッタ電極およびコンタクトがある部分と、コンタクトがないかあっても高抵抗にコンタクトされている部分との面積比が、1:4~1:6程度であり、前記基準となる構造を有する前記電力用半導体装置の導通状態でのゲート駆動電圧Vgeが15Vであるとするとき、スケール比率kが3以上であることを特徴とする、高電圧絶縁ゲート型電力用半導体装置。
[請求項10]
前記スケール比率kが3以上であり、第2導電型エミッタ層の不純物濃度の傾斜の平均値を第2導電型エミッタ層の不純物総量で割った値が、前記電位が固定されない第2導電型層や第2導電型ベース層の、不純物濃度の傾斜の平均値をそれぞれの不純物総量で割った値より低いことを特徴とする請求項9記載の高電圧絶縁ゲート型電力用半導体装置。
[請求項11]
前記スケール比率kが5以上であることを特徴とする、請求項9または10に記載の高電圧絶縁ゲート型電力用半導体装置。
[請求項12]
前記第2導電型エミッタ層の厚みが1μm以下であり、前記第2導電型エミッタ層を形成する不純物イオンの注入工程が、前記第2導電型ベース層および前記電位が固定されない第2導電型層を形成する不純物イオンの注入工程より前にあることを特徴とする請求項9から11のいずれかの項に記載の高電圧絶縁ゲート型電力用半導体装置。
[請求項13]
前記低濃度第1導電型ベース層の裏面側に形成される前記第2導電型エミッタ層の厚みが、1μm以下10nm以上であることを特徴とする、請求項9から12のいずれかの項に記載の高電圧絶縁ゲート型電力用半導体装置。
[請求項14]
請求項13記載の高電圧絶縁ゲート型電力用半導体装置を製造するに際し、最初に、低濃度第1導電型ベース層の裏面側の第1導電型バッファ層と第2導電型エミッタ層を形成し、その後、前記低濃度第1導電型ベース層の表面側のトレンチおよびMOSトランジスタ構造を含む表面構造を形成することを特徴とする高電圧絶縁ゲート型電力用半導体装置の製造方法。
  • Applicant
  • ※All designated countries except for US in the data before July 2012
  • KYUSHU INSTITUTE OF TECHNOLOGY
  • Inventor
  • OMURA ICHIRO
  • TANAKA MASAHIRO
  • TSUKUDA MASANORI
  • MIKI YAMATO
IPC(International Patent Classification)
Specified countries National States: AE AG AL AM AO AT AU AZ BA BB BG BH BN BR BW BY BZ CA CH CL CN CO CR CU CZ DE DK DM DO DZ EC EE EG ES FI GB GD GE GH GM GT HN HR HU ID IL IN IS JP KE KG KN KP KR KZ LA LC LK LR LS LT LU LY MA MD ME MG MK MN MW MX MY MZ NA NG NI NO NZ OM PA PE PG PH PL PT QA RO RS RU RW SC SD SE SG SK SL SM ST SV SY TH TJ TM TN TR TT TZ UA UG US UZ VC VN ZA ZM ZW
ARIPO: BW GH GM KE LR LS MW MZ NA RW SD SL SZ TZ UG ZM ZW
EAPO: AM AZ BY KG KZ RU TJ TM
EPO: AL AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HR HU IE IS IT LT LU LV MC MK MT NL NO PL PT RO RS SE SI SK SM TR
OAPI: BF BJ CF CG CI CM GA GN GQ GW KM ML MR NE SN TD TG
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