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ASSOCIATIVE MEMORY

Foreign code F140007964
File No. S2012-0663-C0
Posted date Sep 26, 2014
Country WIPO
International application number 2013JP060326
International publication number WO 2014030383
Date of international filing Apr 4, 2013
Date of international publication Feb 27, 2014
Priority data
  • P2012-183975 (Aug 23, 2012) JP
Title ASSOCIATIVE MEMORY
Abstract An associative memory is provided with R distance/clock converters (DC1 to DCR), each of which includes a counter match detection circuit (31 to 3W). Each distance signal (D11 to D1W) represents the distance between data to be retrieved and reference data. The counter match detection circuit (31) counts the number of clocks that has a counter value that matches the distance signal (D11). Thereafter, the counter match detection circuit (32) counts the number of clocks that has a counter value that matches the distance signal (D12). Similarly, when the counter match detection circuit (3W-1) counts the number of clocks that has a counter value that matches the distance signal (D1W-1), the counter match detection circuit (3W) counts the number of clocks that has a counter value that matches the distance signal (D1W).
Scope of claims (In Japanese)[請求項1]
各々がM×W(Mは1以上の整数、Wは2以上の整数)ビットのビット長を有するR(Rは2以上の整数)個の参照データを保存する参照データ保存回路と、
前記R個の参照データに対応して設けられ、各々がM×Wビットのビット長を有し、かつ、検索対象である検索データと前記参照データとの距離を表わすR個の距離信号を出力するR個の距離演算回路と、
前記R個の距離演算回路に対応して設けられ、各々が対応する距離演算回路から各々がMビットのビット長を有するW個の距離信号を受け、その受けたW個の距離信号の和に一致するカウンタ値が得られるときのクロック信号のクロック数をカウントし、前記クロック数をカウントしたタイミングである一致タイミングを示すタイミング信号を出力するR個の距離/クロック数変換回路と、
前記R個の距離/クロック数変換回路から受けたR個のタイミング信号に基づいて、前記一致タイミングが早い順にk(kは1≦k<Rを満たす整数)個のタイミング信号を検出し、その検出したk個のタイミング信号を前記検索データと前記参照データとの類似度を示すマッチ信号として出力するWinner検出器とを備える連想メモリ。
[請求項2]
前記R個の距離/クロック数変換回路の各々は、各々がMビットのビット長を有するW個の距離信号に対応して設けられ、かつ、直列に接続されたW個のカウンタ一致検出回路を含み、
前記W個のカウンタ一致検出回路は、W=2である場合、
前記W個の距離信号を一列に配列したときの一方端の距離信号である1番目の距離信号に対応して設けられ、前記1番目の距離信号を受けると、カウンタ値をクロック信号に同期して昇順にカウントしたときに、前記受けた1番目の距離信号に一致するカウンタ値が得られるときのクロック信号の第1のクロック数をカウントし、前記第1のクロック数をカウントしたタイミングを示す第1の一致信号を出力する第1のカウンタ一致検出回路と、
前記一方端からW番目の距離信号に対応して設けられ、前記第1のカウンタ一致検出回路から前記第1の一致信号を受けると駆動されるとともに前記W番目の距離信号を受け、カウンタ値をクロック信号に同期して昇順にカウントしたときに、前記受けたW番目の距離信号に一致するカウンタ値が得られるときのクロック信号の第2のクロック数をカウントし、前記第2のクロック数をカウントしたタイミングを示す前記タイミング信号を前記Winner検出器へ出力する第2のカウンタ一致検出回路とを含み、
前記W個のカウンタ一致検出回路は、Wが3以上である場合、
前記第1のカウンタ一致検出回路と、
2番目の距離信号からW-1番目の距離信号までのW-2個の距離信号に対応して設けられ、各々が、前記第1のカウンタ一致検出回路またはw-1(wは2≦w≦W-1を満たす整数)番目の距離信号に対応して設けられたカウンタ一致検出回路から前記1番目または前記w番目の距離信号に一致するカウンタ値が得られるときのクロック信号のクロック数をカウントしたタイミングを示す第2の一致信号を受けると駆動されるとともに前記w番目の距離信号を受け、カウンタ値をクロック信号に同期して昇順にカウントしたときに、前記受けたw番目の距離信号に一致するカウンタ値が得られるときのクロック信号の第3のクロック数をカウントし、前記第3のクロック数をカウントしたタイミングを示す第3の一致信号を出力するW-2個の第3のカウンタ一致検出回路と、
W番目の距離信号に対応して設けられ、W-1番目の距離信号に対応して設けられたカウンタ一致検出回路から前記第3の一致信号を受けると駆動されるとともに前記W番目の距離信号を受け、カウンタ値をクロック信号に同期して昇順にカウントしたときに、前記受けたW番目の距離信号に一致するカウンタ値が得られるときのクロック信号の第4のクロック数をカウントし、前記第4のクロック数をカウントしたタイミングを示す前記タイミング信号を前記Winner検出器へ出力する第4のカウンタ一致検出回路とを含む、請求項1に記載の連想メモリ。
[請求項3]
前記第1のカウンタ一致検出回路は、
Mビットのビット値を昇順にカウントし、そのカウントしたカウンタ値を順次出力する第1のカウンタと、
前記第1のカウンタから前記カウンタ値を順次受けるとともに前記距離演算回路から前記1番目の距離信号を受け、前記受けたカウンタ値が前記1番目の距離信号に一致するときの前記第1のクロック数をカウントし、前記第1のクロック数が得られると、前記第1の一致信号を出力する第1の一致検出回路とを含み、
前記第2のカウンタ一致検出回路は、
Mビットのビット値を昇順にカウントし、そのカウントしたカウンタ値を順次出力する第2のカウンタと、
前記第2のカウンタから前記カウンタ値を順次受けるとともに前記距離演算回路から前記W番目の距離信号を受け、前記第1のカウンタ一致検出回路から前記第1の一致信号を受けると駆動され、前記受けたカウンタ値が前記W番目の距離信号に一致するときの前記第2のクロック数をカウントし、前記第2のクロック数が得られると、前記タイミング信号を前記Winner検出器へ出力する第2の一致検出回路とを含み、
前記W-2個の第3のカウンタ一致検出回路の各々は、
Mビットのビット値を昇順にカウントし、そのカウントしたカウンタ値を順次出力する第3のカウンタと、
前記第3のカウンタから前記カウンタ値を順次受けるとともに前記距離演算回路から前記w番目の距離信号を受け、前記第2の一致信号を受けると駆動され、前記受けたカウンタ値が前記w番目の距離信号に一致するときの前記第3のクロック数をカウントし、前記第3のクロック数が得られると、前記第3の一致信号を出力する第3の一致検出回路とを含み、
前記第4のカウンタ一致検出回路は、
Mビットのビット値を昇順にカウントし、そのカウントしたカウンタ値を順次出力する第4のカウンタと、
前記第4のカウンタから前記カウンタ値を順次受けるとともに前記距離演算回路から前記W番目の距離信号を受け、前記第3の一致信号を受けると駆動され、前記受けたカウンタ値が前記W番目の距離信号に一致するときの前記第4のクロック数をカウントし、前記第4のクロック数が得られると、前記タイミング信号を前記Winner検出器へ出力する第4の一致検出回路とを含む、請求項2に記載の連想メモリ。
[請求項4]
前記Wは、2i(iは2以上の整数)からなり、
前記R個の距離/クロック数変換回路の各々は、W/s(sはW以下である2xに等しい。xは正の整数)個の距離信号に対応して設けられ、各々がMビットのビット長を有するW個の距離信号に基づいて、前記タイミング信号を出力するW/s個のカウンタ一致検出回路を含み、
前記W/s個のカウンタ一致検出回路は、各々が前記W/s個の距離信号からなるs組の距離信号を受けると、カウンタ値をクロック信号に同期して昇順にカウントしたときに、前記受けたs組の距離信号に含まれるW個の距離信号の和に一致するカウンタ値が得られるときの前記クロック数をカウントし、前記クロック数をカウントしたタイミングを示す前記タイミング信号を前記Winner検出器へ出力する、請求項1に記載の連想メモリ。
[請求項5]
前記W/s個のカウンタ一致検出回路は、前記W/s個の距離信号を受けると、カウンタ値をクロック信号に同期して昇順にカウントしたときに、前記受けたW/s個の距離信号の和に一致するカウンタ値が得られるときのクロック信号の第1のクロック数をカウントし、前記第1のクロック数をカウントしたタイミングを示す第1の一致信号を出力する処理をs-1回繰り返し実行し、前記第1の一致信号を前記s-1回出力し、かつ、s回目に前記W/s個の距離信号を受けると、カウンタ値をクロック信号に同期して昇順にカウントしたときに、前記受けたW/s個の距離信号の和に一致するカウンタ値が得られるときのクロック信号の第2のクロック数をカウントし、前記第2のクロック数をカウントしたタイミングを示す前記タイミング信号を前記Winner検出器へ出力する、請求項4に記載の連想メモリ。
[請求項6]
前記W/s個のカウンタ一致検出回路は、
前記W個の距離信号を一列に配列したときの一方端からp(pは1≦p<Wを満たす奇数)番目の距離信号を受けると、カウンタ値をクロック信号に同期して昇順にカウントしたときに、前記p番目の距離信号に一致するカウンタ値が得られるときのクロック信号の第3のクロック数をカウントし、前記第3のクロック数をカウントしたタイミングを示す第2の一致信号を出力する第1の一致処理をW/2回繰り返し実行する第1のカウンタ一致検出回路と、
前記一方端からq(qは1<q≦Wを満たす偶数)番目の距離信号を受けると、カウンタ値をクロック信号に同期して昇順にカウントしたときに、前記q番目の距離信号に一致するカウンタ値が得られるときのクロック信号の第4のクロック数をカウントし、前記第4のクロック数をカウントしたタイミングを示す第3の一致信号を出力する第2の一致処理を((W/2)-1)回繰り返し実行し、前記第2の一致信号を前記W/2回受け、かつ、W番目の距離信号を受けると、カウンタ値をクロック信号に同期して昇順にカウントしたときに、前記W番目の距離信号に一致するカウンタ値が得られるときのクロック信号の第5のクロック数をカウントし、前記第5のクロック数をカウントしたタイミングを示す前記タイミング信号を前記Winner検出器へ出力する第2のカウンタ一致検出回路とを含む、請求項4に記載の連想メモリ。
[請求項7]
前記R個の距離/クロック数変換回路の各々は、
前記第1のカウンタ一致検出回路から前記第2の一致信号を受けると、その受けた第2の一致信号を前記第2のカウンタ一致検出回路へ出力し、前記第2のカウンタ一致検出回路から前記第3の一致信号を受けると、その受けた第3の一致信号を前記第1のカウンタ一致検出回路へ出力するスイッチング制御回路を更に含み、
前記第1のカウンタ一致検出回路は、前記スイッチング制御回路から前記第3の一致信号を受ける毎に前記第1の一致処理を1回実行し、
前記第2のカウンタ一致検出回路は、前記スイッチング制御回路から前記第2の一致信号を受ける毎に前記第2の一致処理を1回実行するとともに、前記第2の一致信号を前記W/2回受けると、前記第5のクロック数をカウントし、前記タイミング信号を前記Winner検出器へ出力する、請求項6に記載の連想メモリ。
[請求項8]
前記第1のカウンタ一致検出回路は、
Mビットのビット値を昇順にカウントし、そのカウントしたカウンタ値を順次出力する第1の出力処理を前記W/2回繰り返し実行する第1のカウンタと、
前記第1のカウンタから前記カウンタ値を順次受けるとともに前記距離演算回路から前記p番目の距離信号を受け、カウンタ値をクロック信号に同期して昇順にカウントしたときに、前記受けたカウンタ値が前記p番目の距離信号に一致するときの前記第3のクロック数をカウントし、前記第2の一致信号を出力する第2の出力処理を前記W/2回繰り返し実行する第1の一致検出回路とを含み、
前記第2のカウンタ一致検出回路は、
Mビットのビット値を昇順にカウントし、そのカウントしたカウンタ値を順次出力する第3の出力処理を前記W/2回繰り返し実行する第2のカウンタと、
前記第2のカウンタから前記カウンタ値を順次受けるとともに前記距離演算回路から前記q番目の距離信号を受け、カウンタ値をクロック信号に同期して昇順にカウントしたときに、前記受けたカウンタ値が前記q番目の距離信号に一致するときの前記第4のクロック数をカウントし、前記第3の一致信号を出力する第2の出力処理を前記((W/2)-1)回繰り返し実行し、前記第2の一致信号を前記W/2回受けると、前記受けたカウンタ値が前記W番目の距離信号に一致するときの前記第5のクロック数をカウントし、前記タイミング信号を前記Winner検出器へ出力する第2の一致検出回路とを含む、請求項6または請求項7に記載の連想メモリ。
[請求項9]
前記第1から第4のカウンタの各々は、Mビットのカウンタ値を昇順に出力するM個の分周器からなり、
前記Mビットのカウンタ値の最下位ビットから最上位ビットへ向かう方向において第m(mは1≦m≦Mを満たす整数)位のビット値を出力する分周器は、クロック信号を2m-1回に分周した信号を出力する、請求項3または請求項8に記載の連想メモリ。
  • Applicant
  • ※All designated countries except for US in the data before July 2012
  • HIROSHIMA UNIVERSITY
  • Inventor
  • MATTAUSCH HANS JUERGEN
  • KOIDE TETSUSHI
  • SASAKI SEIRYU
  • AKAZAWA TOMONOBU
IPC(International Patent Classification)
Specified countries National States: AE AG AL AM AO AT AU AZ BA BB BG BH BN BR BW BY BZ CA CH CL CN CO CR CU CZ DE DK DM DO DZ EC EE EG ES FI GB GD GE GH GM GT HN HR HU ID IL IN IS KE KG KM KN KP KR KZ LA LC LK LR LS LT LU LY MA MD ME MG MK MN MW MX MY MZ NA NG NI NO NZ OM PA PE PG PH PL PT QA RO RS RU RW SC SD SE SG SK SL SM ST SV SY TH TJ TM TN TR TT TZ UA UG US UZ VC VN ZA ZM ZW
ARIPO: BW GH GM KE LR LS MW MZ NA RW SD SL SZ TZ UG ZM ZW
EAPO: AM AZ BY KG KZ RU TJ TM
EPO: AL AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HR HU IE IS IT LT LU LV MC MK MT NL NO PL PT RO RS SE SI SK SM TR
OAPI: BF BJ CF CG CI CM GA GN GQ GW ML MR NE SN TD TG

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